KR20090060507A - 가변적인 대역폭을 위한 프로그램 가능한 데시메이터 장치및 방법 - Google Patents

Abstract

본 발명은 프로그램 가능한 데시메이터(Decimator)에 관한 것으로 프로그램 가능한 데시메이터 장치에 있어서 제어부로부터 제 1 제어 신호를 수신하고, 상기 채널 대역 폭에 맞는 ADC클럭 및 제 2 제어 신호를 생성하고 상기 ADC 클럭은 ADC로 출력하고 상기 제 2 제어 신호는 다운 샘플러로 출력하는 클럭 생성기와 상기 ADC로부터 입력 데이터를 상기 제 2 제어 신호에 따라 다운 샘플링하여 출력하는 다운 샘플러를 포함하는 것으로 가변적인 채널 대역폭이나 가변적인 ADC 샘플링 클럭에 제한받지 않고, 항상 일정한 배수 또는 일정한 속도로 데이터를 출력할 수 있기 때문에 이후의 채널필터의 필터계수를 항상 일정하게 유지할 수 있어, 불필요한 필터의 사용을 줄일 수 있는 이점이 있다.

데시메이터, 다운 샘플링, ADC, 샘플링 레이트.

Description

가변적인 대역폭을 위한 프로그램 가능한 데시메이터 장치 및 방법{PROGRAMMABLE DECIMATOR APPARATUS AND METHOD FOR SCALABLE BANDWIDTH}

본 발명은 ADC(Analog to digital converter) 출력 신호의 샘플링 레이트(Sampling Rate)를 다운샘플링(Down Sampling)하는 데시메이션(Decimation) 기법을 사용하여 가변적으로 샘플링 레이트를 조정하기 위한 장치 및 방법에 관한 것이다.

데시메이터는 ADC를 통해 변환된 디지털 신호의 클럭 주파수를 디지털 프로세서가 처리할 수 있는 샘플링 레이트로 다운샘플링하는 역할을 수행하고, 이를 위해 입력 클럭의 주파수를 샘플링 팩터(N)로 나누어 특정 샘플링 레이트로 다운샘플링한다.

W-CDMA(Wideband Code Division Multiple Access) 통신 시스템은 채널 대역폭이 3.84Mhz로 고정되어 있어, 신호가 ADC에서 4 오버샘플링이 되어, 채널선택필터를 통과하고, 보간기(Interpolator)를 거쳐 8 오버샘플 데이터 레이트의 신호로 변환이 된 후에 복조를 위해 수신단 복조기에 입력된다.

모바일 와이맥스(Mobile-WiMAX) 통신 시스템은 가변적인 채널대역폭을 사용하기 때문에, 일정한 속도의 오버샘플링을 위해서는 ADC의 샘플링주파수를 이에 맞게 변경해야 한다. 그리고 오버샘플링의속도는 고정이 되어 있어, 일정한 상수 값을 가지는 계수의 로우 패스 필터(Lowpass-filter)로 채널선택을 수행한다.

일반적인 이동통신 시스템에서의 수신 기저대역 전단(Baseband Front-end)에서는 채널 대역폭이 일정한 대역폭으로 고정이 되어 있거나 또는 그 대역폭의 크기가 가변적이라 할지라도, 시스템 동작 중에 변하지는 않는다.

그러나, 최근의 LTE(Long Term Evolution)와 같은 이동통신 시스템에서는,수신 기저대역 전단이 1.92Mhz ~ 20Mhz까지의 다양한 대역폭을 만족해야 하고, 시스템 동작 중에 그 대역폭을 변경해야 하는 경우가 있기 때문에, 일정한 속도의 오버샘플링을 위해서는 ADC 샘플링 주파수가 변경 가능할 필요가 있다.

또한, 샘플링 주파수가 고정된 ADC를 사용하거나, 2 오버샘플링이나 4 오버샘플링 등 대역폭마다 가변적인 오버샘플링을 요구하는 경우라면, 그때마다 다른 필터계수를 가진 추가적인 채널선택필터를 이용할 필요가 있다. 따라서, 가변적인 대역폭에도 적용 가능한 기술이 필요하다.

본 발명의 목적은 가변적인 대역폭을 위한 프로그램 가능한 데시메이터 장치 및 방법을 제공함에 있다.

본 발명의 다른 목적은 LTE와 같은 3.5 세대 이상의 이동통신단말 시스템의 수신 기저대역 전단에서, 채널 대역폭이 가변적일 때, ADC 샘플링 주파수가 고정된 ADC를 사용하거나 2 오버샘플링이나 4 오버샘플링 등 대역폭마다 가변적인 오버샘플링을 요구하는 경우, 일정한 필터계수를 가진 채널선택필터 하나만을 사용하기 위해 ADC와 채널선택필터 사이에 그 입력 샘플링 레이트에 대하여 일정한 배수의 샘플링 레이트의 출력을 생성할 수 있는 프로그램 가능한 데시메이터를 구성하여 채널선택필터를 통과하기 전에 일정한 배수의 샘플링 레이트로 다운 샘플링을 하는 장치 및 방법을 제공함에 있다.

본 발명의 목적을 달성하기 위한 본 발명의 제 1 견지에 따르면, 프로그램 가능한 데시메이터 장치에 있어서 제어부로부터 제 1 제어 신호를 수신하고, 상기 채널 대역 폭에 맞는 ADC클럭 및 제 2 제어 신호를 생성하고, 상기 ADC 클럭은 ADC로 출력하고 상기 제 2 제어 신호는 다운 샘플러로 출력하는 클럭 생성기와 상기 ADC로부터 입력 데이터를 상기 제 2 제어 신호에 따라 다운 샘플링하여 출력하는 다운 샘플러를 포함하는 것을 특징으로 한다.

본 발명의 목적을 달성하기 위한 본 발명의 제 2 견지에 따르면, 프로그램 가능한 데시메이터 장치의 데시메이션 방법에 있어서 클럭 생성기가 제어부로부터 제 1 제어 신호를 수신하는 과정과 상기 클럭 생성기가 상기 제 1 제어 신호를 이 용하여 상기 채널 대역 폭에 맞는 AD C클럭 및 제 2 제어 신호를 생성하는 과정과 상기 클럭 생성기가 상기 ADC로 ADC 클럭을 그리고 다운 샘플러로 상기 제 2 제어 신호를 출력하는 과정과 상기 다운 샘플러가 상기 ADC로부터의 입력 데이터를 상기 제 2 제어 신호에 따라 다운 샘플링하여 출력하는 과정을 포함하는 것을 특징으로 한다.

본 발명은 가변적인 채널 대역폭이나 가변적인 ADC 샘플링 클럭에 제한받지 않고, 항상 일정한 배수 또는 일정한 속도로 데이터를 출력할 수 있기 때문에 이후의 채널필터의 필터계수를 항상 일정하게 유지할 수 있어, 불필요한 필터의 사용을 줄일 수 있는 이점이 있다.

그리고, 시스템 동작 중 임의의 채널대역폭에 따라, 샘플링 레이트을 변경할 수 있고, 이는 내부 시스템 클럭을 변경하는 것이 아니므로 시스템의 안전성을 저하시키지 않는 이점이 있다.

이하 본 발명의 바람직한 실시 예를 첨부된 도면의 참조와 함께 상세히 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다.

이하, 본 발명은 가변적인 대역폭을 위한 프로그램 가능한 데시메이터 장치 및 방법에 대해 설명할 것이다.

본 발명은 데시메이터로 입력되는 디지털 신호의 클럭 주파수가 다양한 주파수 값을 갖더라도 이미 알고 있는 데시메이션 클럭 주파수를 사용하여 가변적으로 다운샘플링 레이트로 변환할 수 있는 기술에 대해 설명한다.

도 1은 본 발명의 실시 예에 따른 전단(Front-end)의 대략적인 구성을 도시한 도면이다.

상기 도 1을 참조하면, 안테나(미도시)를 통해서 입력된 아날로그 RF(Radio Frequency) 신호는 저잡음 증폭기(LNA:Low Noise Amplifier)(120)을 거쳐 잡음 성분의 최소화를 유지한 채로 증폭되고, 믹서(120)에서 로컬 오실레이터(122)가 출력하는 주파수와 믹싱된다.

이후, 상기 믹서(120)에서 출력된 아날로그 신호는 ADC(125)를 통해서 아날로그 신호에서 디지털 신호로 변환되고, 디지털로 변환된 신호는 ADC 클럭에 동기가 맞추어져, ADC 클럭과 동일한 속도의 샘플링 레이트로 변환된다.

상기 디지털 신호는 프로그램 가능한 데시메이터(132)를 거쳐, 채널 선택 필터(134)가 요구하는 일정한 배수의 샘플링 레이트로 다운 샘플링된다. 다운 샘플링된 신호는 FFT(Fast Fourier Transform)(140)로 입력되어 FFT 연산이 수행된다.

예를 들어, 상기 채널 선택 필터(134)가 요구하는 샘플링 레이트의 배수는 2 오버샘플링이고, 채널대역폭이 1.25Mhz 인 경우, ADC 클럭이 61.44Mhz로 고정되어 있다면, 1.25Mhz의 샘플링 주파수는 1.92Mhz(61.44 MHz 를 이용하여 생성하고 상기 1.25Mhz의 주파수에 가장 가까운 주파수)이므로 상기 ADC(125)를 통과한 디지털 신호는 61.44Mhz이므로 32 오버샘플링이 된다. 여기서, 채널필터가 요구하는 2 오버샘플링으로 다운샘플링하기 위해서는 1/16 데시메이션이 필요하다.

이러한 채널대역폭(1.25Mhz)을 유지하다 채널상황이 변하여 10Mhz로 채널대역폭이 바뀐다면, 상기 ADC(125)를 통과한 디지털 신호는 61.44Mhz로 4 오버샘플링(15.36Mhz x 4)이 되므로 1/2 데시메이션이 필요하다. (여기서, 61.44 MHz 를 이용하여 생성하고 상기 10MHz 에 가장 가까운 주파수는 15,36MHz이다.)

이를 위해, 제어부(150)가 데이메이션 클럭 선택 신호 및 ADC 클럭 선택 신호를 출력하고, 상기 프로그램 가능한 데시메이터(132)는 이 값들을 제공받아 이러한 시스템 동작 중에 발생하는 가변하는 대역폭에 대해서 항상 일정한 배수의 샘플링 레이트의 신호를 통과시키는 것을 가능하게 한다. 또한 가변적인 ADC 클럭과 채널필터의 계수에도 충분히 대응하게 한다.

도 2는 본 발명의 실시 예에 따른 프로그램 가능한 데시메이터의 블록 구성을 도시한 것이다.

상기 도 2를 참조하면, 상기 프로그램 가능한 데시메이터는 다운 샘플러(210)과 클럭 생성기(220)로 구성된다.

제어부에 의해 ADC 클럭과 데시메이션 클럭이 정해지면 ADC 클럭 선택 신호 및 데시메이션 클럭 선택 신호가 출력된다. 여기서, ADC 클럭과 데시메이션 클럭은 정확히 동기가 맞추어진 배수의 형태로 출력된다.

상기 다운 샘플러(210)에 입력되는 데이터의 샘플링 레이트을 Fi 라 하고, 다운샘플링을 하기 위해 입력되는 데시메이션 클럭의 주파수를 Fd, 상기 다운 샘플러(210)에서 출력되는 출력 데이터의 샘플링 레이트을 Fo 라고 하면, 이들 사이의 관계식은 하기 수식과 같다.

Fo = Fd/2

Fd = (Fi·2)/N (단, Fi ≥ Fd)

Fo = Fi/N

여기서, 상기 Fi는 상기 다운 샘플러(210)에 입력되는 데이터의 샘플링 레이트를 나타내고, 상기 Fd는 다운샘플링을 하기 위해 입력되는 데시메이션 클럭의 주파수를 나타내고, 상기 Fo는 상기 다운 샘플러(210)에서 출력되는 출력 데이터의 샘플링 레이트를 나타낸다. 그리고 N은 데시메이션 팩터를 나타낸다.

상기 <수학식 1>에서와 같이, 다운샘플링을 위해 생성되는 데시메이션 클럭의 주파수는(Fd)는 출력 데이터의 샘플링 레이트(Fo)보다 항상 2배 빠르다.

그리고, 상기 데시메이션 클럭의 주파수는(Fd)는 상기 입력 데이터의 샘플링 레이트(Fi)보다 같거나 작으며 클 수는 없다.

상기 <수학식 1>에서 상기 데시메이션 클럭의 주파수를 잘 조정하면 입력 데이터의 샘플링 레이트에 상관없이 원하는 비율의 다운 샘플링을 유도할 수 있다.

예를 들어, 입력 데이터가 61.44Mhz인데 1/2 데시메이션을 원한다면, 데시메 이션 클럭을 61.44Mhz로 설정하면 되고, 1/4 데시메이션을 원한다면 30.72Mhz로 설정하면 된다.

이렇게 함으로써, 입력 데이터의 분주 비에 해당하는 출력 데이터를 데시메이션 클럭을 조정함으로써 유도할 수 있다.

아래 <표 1>은 입력 데이터 샘플링 레이트(Fi)가 1.92Mhz ~ 61.44Mhz 일때, 가능한 분주 비의 조합을 나타낸 것이다.

Fi(MHz)	N(1/N decimation)	Fd(MHz)	Fo(MHz)
61.44	2	61.44	30.72
61.44	4	30.72	15.36
61.44	8	15.36	7.68
61.44	16	7.68	3.84
61.44	32	3.84	1.92
30.72	2	30.72	15.36
30.72	4	15.36	7.68
30.72	8	7.68	3.84
30.72	16	3.84	1.92
15.36	2	15.36	7.68
15.36	4	7.68	3.84
15.36	8	3.84	1.92
7.68	2	7.68	3.84
7.68	4	3.84	1.92

상기 <표 1>을 참고할 경우, 채널 선택 필터가 요구하는 샘플링 레이트의 배수는 2 오버샘플링이고, 채널대역폭이 1.25Mhz 인 경우, ADC 클럭이 61.44Mhz로 고정되어 있다면, 1.25Mhz의 샘플링 주파수는 1.92Mhz(61.44 MHz 를 이용하여 생성하고 상기 1.25Mhz의 주파수에 가장 가까운 주파수)이므로 ADC를 통과한 디지털 신호는 61.44Mhz이므로 32 오버샘플링이 된다. 여기서, 채널필터가 요구하는 2 오버샘플링으로 다운샘플링하기 위해서는 1/16 데시메이션이 필요하다.

이러한 채널대역폭(1.25Mhz)을 유지하다 채널상황이 변하여 10Mhz로 채널대역폭이 바뀐다면, ADC를 통과한 디지털 신호는 61.44Mhz로 4 오버샘플링(15.36Mhz x 4)이 되므로 1/2 데시메이션이 필요하다. (여기서, 61.44 MHz 를 이용하여 생성하고 상기 10MHz 에 가장 가까운 주파수는 15,36MHz이다.)

IQ 데시메이션 스위치 및 스위칭 주기 선택 신호는 입력 데이터가 I,Q로 분리된 복소 데이터일 경우, 다운 샘플러의 데시메이션 포인트가 I,Q 어느 한 쪽으로 치우치는 것을 방지하기 위해서 I,Q 데시메이션 포인트를 서로 샘플링 주기의 1/2로 엇갈려서 샘플링하기 위한 것이며, 스위칭 주기는 엇갈려서 샘플링하는 주기를 나타내고, 이는 일정한 주기마다 데시메이션 포인트의 위치를 변경하기 위한 것이고 상기 다운 샘플러(210)가 이 기능을 상기 클럭 생성기(220)으로부터 제공받는다. 제어부(미도시)는 채널 대역폭이 변할 경우, 변경 사항을 반영하여 새로운 데시메이션 클럭 신호 또는 ADC 클럭 선택 신호을 상기 클럭 생성기(220)로 제공한다.

만약, 상기 ADC 클럭이 고정될 경우, 데시메이션 클럭 선택만을 이용하여 데시메이션을 수행할 수 있다.

도 3는 본 발명의 실시 예에 따른 1/N 데시메이션 과정을 도시한 것이다.

상기 도 3을 참조하면, ADC 클럭 및 데시메이션 클럭을 선택한다(310 단계). 이후, IQ 데시메이션 스위칭을 할 것인지, 스위칭 주기는 얼마로 할 것인지를 결정한다(315 단계).

이후, 결정한 ADC 클럭과 데시메이션 클럭을 생성하고(320 단계). 채널 대역폭에 변화가 있다면(325 단계), 다시 이에 맞는 ADC 클럭과 데시메이션 클럭을 재선택한다(310 단계).

만약, 채널 대역폭에 변화가 없다면(325 단계), 원하는 속도의 다운샘플링 데이터를 구한다(330 단계).

추가적으로, 상기 채널 대역폭에 변화가 있는지 없는지 검사하는 과정(325 단계)는, 상기 도 3의 전체 과정 중에서 임의로 배치할 수 있다. 즉, 상기 전체 과정 중에서 적절한 위치에서 수행될 수 있다.

도 4는 본 발명의 실시 예에 따른 2 폴드 폴리페이즈 필터로 구현한 채널 선택 필터의 예를 도시한 것이다.

상기 도 4a를 참조하면, 63탭의 계수를 이용할 때 통과대역 주파수가 0.43pi인 것을 알 수 있다.

상기 도 4b를 참조하면, 필터의 스케일링(scaling) 팩터가 2048일때의 특성을 도시한 것으로 스케일링 팩터가 2048이면 약 55dB의 감쇠 이득을 얻을 수 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

도 1은 본 발명의 실시 예에 따른 전단(Front-end)의 대략적인 구성을 도시한 도면,

도 2는 본 발명의 실시 예에 따른 프로그램 가능한 데시메이터의 블록 구성을 도시한 도면,

도 3는 본 발명의 실시 예에 따른 1/N 데시메이션 과정을 도시한 도면, 및,

도 4는 본 발명의 실시 예에 따른 2 폴드 폴리페이즈 필터로 구현한 채널 선택 필터의 예를 도시한 도면.

Claims (16)

1. 프로그램 가능한 데시메이터 장치에 있어서,

   제어부로부터 제 1 제어 신호를 수신하고, 상기 채널 대역 폭에 맞는 ADC클럭 및 제 2 제어 신호를 생성하고, 상기 ADC 클럭은 ADC로 출력하고 상기 제 2 제어 신호는 다운 샘플러로 출력하는 클럭 생성기와,

   상기 ADC로부터 입력 데이터를 상기 제 2 제어 신호에 따라 다운 샘플링하여 출력하는 다운 샘플러를 포함하는 것을 특징으로 하는 장치.
2. 제 1항에 있어서,

   상기 제 1 제어 신호는 데시메이션 클럭 선택 신호 및 ADC 클럭 신호인 것을 특징으로 하는 장치.
3. 제 1항에 있어서,

   상기 제 2 제어 신호는 데시메이션 클럭, IQ 데이메이션 스위치 신호 및 스위칭 주기 신호인 것을 특징으로 하는 장치.
4. 제 3항에 있어서,

   상기 다운 샘플러는 상기 IQ 데이메이션 스위치 신호, 상기 스위칭 주기 신호를 이용하여 스위칭 주기에 따라 상기 입력 데이터가 I,Q로 분리된 복소 데이터일 경우, 다운 샘플러의 데시메이션 포인트가 I,Q 어느 한 쪽으로 치우치는 것을 방지하기 위해서 I,Q 데시메이션 포인트를 서로 샘플링 주기의 1/2로 엇갈려서 샘플링하는 것을 특징으로 하는 장치.
5. 제 1항에 있어서,

   상기 클럭 생성기는 상기 ADC 가 고정된 클럭을 사용할 경우, 고정된 클럭을 상기 ADC로 출력하는 것을 특징으로 하는 장치.
6. 제 1항에 있어서,

   채널 대역폭에 변경이 있을 경우, 상기 클럭 생성기는 상기 제어부로부터 변경된 ADC클럭 및 변경된 제 2 제어신호를 생성하여 출력하는 것을 특징으로 하는 장치.
7. 제 1항에 있어서,

   상기 다운 샘플러는 상기 입력 데이터를 1/N 데이메이션하여 출력하는 것을 특징으로 하는 장치.
8. 제 7항에 있어서,

   상기 입력 데이터, 상기 다운 샘플러가 출력하는 출력 데이터의 관계는 하기 <수학식 2> 및 <표 2>와 같음을 특징으로 하는 장치.

   Fo = Fd/2

   Fd = (Fi·2)/N (단, Fi ≥ Fd)

   Fo = Fi/N

   여기서, 상기 Fi는 상기 다운 샘플러에 입력되는 입력 데이터의 샘플링 레이트를 나타내고, 상기 Fd는 다운샘플링을 하기 위해 입력되는 데시메이션 클럭의 주파수를 나타내고, 상기 Fo는 상기 다운 샘플러에서 출력되는 출력 데이터의 샘플링 레이트를 나타낸다. 그리고 N은 데시메이션 팩터를 나타낸다.

   Fi(MHz) N(1/N decimation) Fd(MHz) Fo(MHz) 61.44 2 61.44 30.72 61.44 4 30.72 15.36 61.44 8 15.36 7.68 61.44 16 7.68 3.84 61.44 32 3.84 1.92 30.72 2 30.72 15.36 30.72 4 15.36 7.68 30.72 8 7.68 3.84 30.72 16 3.84 1.92 15.36 2 15.36 7.68 15.36 4 7.68 3.84 15.36 8 3.84 1.92 7.68 2 7.68 3.84 7.68 4 3.84 1.92
9. 프로그램 가능한 데시메이터 장치의 데시메이션 방법에 있어서,

   클럭 생성기가 제어부로부터 제 1 제어 신호를 수신하는 과정과,

   상기 클럭 생성기가 상기 제 1 제어 신호를 이용하여 상기 채널 대역 폭에 맞는 AD C클럭 및 제 2 제어 신호를 생성하는 과정과,

   상기 클럭 생성기가 상기 ADC로 ADC 클럭을 그리고 다운 샘플러로 상기 제 2 제어 신호를 출력하는 과정과,

   상기 다운 샘플러가 상기 ADC로부터의 입력 데이터를 상기 제 2 제어 신호에 따라 다운 샘플링하여 출력하는 과정을 포함하는 것을 특징으로 하는 방법.
10. 제 9항에 있어서,

    상기 제 1 제어 신호는 데시메이션 클럭 선택 신호 및 ADC 클럭 신호인 것을 특징으로 하는 방법.
11. 제 9항에 있어서,

    상기 제 2 제어 신호는 데시메이션 클럭, IQ 데이메이션 스위치 신호 및 스위칭 주기 신호인 것을 특징으로 하는 방법.
12. 제 11항에 있어서,

    상기 다운 샘플러가 상기 ADC로부터의 입력 데이터를 상기 제 2 제어 신호에 따라 다운 샘플링하여 출력하는 과정은,

    상기 다운 샘플러가 상기 IQ 데이메이션 스위치 신호, 상기 스위칭 주기 신호를 이용하여 스위칭 주기에 따라 상기 입력 데이터가 I,Q로 분리된 복소 데이터일 경우, 다운 샘플러의 데시메이션 포인트가 I,Q 어느 한 쪽으로 치우치는 것을 방지하기 위해서 I,Q 데시메이션 포인트를 서로 샘플링 주기의 1/2로 엇갈려서 샘플링하는 것을 특징으로 하는 방법.
13. 제 9항에 있어서,

    상기 ADC 가 고정된 클럭을 사용할 경우, 상기 클럭 생성기가 고정된 클럭을 상기 ADC로 출력하는 과정을 더 포함하는 것을 특징으로 하는 방법.
14. 제 9항에 있어서,

    채널 대역폭에 변경이 있을 경우, 상기 클럭 생성기는 상기 제어부로부터 변경된 ADC클럭 및 변경된 제 2 제어신호를 생성하여 출력하는 과정을 더 포함하는 것을 특징으로 하는 방법.
15. 제 9항에 있어서,

    상기 다운 샘플러가 상기 ADC로부터의 입력 데이터를 상기 제 2 제어 신호에 따라 다운 샘플링하여 출력하는 과정은,

    상기 다운 샘플러가 상기 입력 데이터를 1/N 데이메이션하여 출력하는 과정을 더 포함하는 것을 특징으로 하는 방법.
16. 제 15항에 있어서,

    상기 입력 데이터, 상기 다운 샘플러가 출력하는 출력 데이터의 관계는 하기 <수학식 3> 및 <표 4>와 같음을 특징으로 하는 방법.

    Fo = Fd/2

    Fd = (Fi·2)/N (단, Fi ≥ Fd)

    Fo = Fi/N

    여기서, 상기 Fi는 상기 다운 샘플러에 입력되는 입력 데이터의 샘플링 레이트를 나타내고, 상기 Fd는 다운샘플링을 하기 위해 입력되는 데시메이션 클럭의 주파수를 나타내고, 상기 Fo는 상기 다운 샘플러에서 출력되는 출력 데이터의 샘플링 레이트를 나타낸다. 그리고 N은 데시메이션 팩터를 나타낸다.

    Fi(MHz) N(1/N decimation) Fd(MHz) Fo(MHz) 61.44 2 61.44 30.72 61.44 4 30.72 15.36 61.44 8 15.36 7.68 61.44 16 7.68 3.84 61.44 32 3.84 1.92 30.72 2 30.72 15.36 30.72 4 15.36 7.68 30.72 8 7.68 3.84 30.72 16 3.84 1.92 15.36 2 15.36 7.68 15.36 4 7.68 3.84 15.36 8 3.84 1.92 7.68 2 7.68 3.84 7.68 4 3.84 1.92

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