KR20090054403A - 얼라인먼트 방법, 노광 방법, 패턴 형성 방법, 및 노광 장치 - Google Patents

얼라인먼트 방법, 노광 방법, 패턴 형성 방법, 및 노광 장치 Download PDF

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Abstract

제1 층 및 제2 층을 포함하는 기판의 얼라인먼트를 상기 제2 층에 제2 패턴을 형성할 때 실행하는 얼라인먼트 방법이 제공된다. 이 방법은, 상기 제2 층에 제1 패턴 및 제2 얼라인먼트 마크를 형성할 때 실행하는 얼라인먼트에 사용되는 제1 얼라인먼트 계측 데이터를 기억하는 단계 - 상기 제1 얼라인먼트 계측 데이터는 상기 제1 얼라인먼트 마크를 계측하여 취득함 -; 상기 제2 층 위에 도포된 레지스트를 통해 상기 제2 얼라인먼트 마크를 계측하여 제2 얼라인먼트 계측 데이터를 취득하는 단계; 상기 제2 층 위에 도포된 레지스트를 통해 상기 제1 얼라인먼트 마크를 계측하여 제3 얼라인먼트 계측 데이터를 취득하는 단계; 및 상기 제1 얼라인먼트 계측 데이터와 상기 제2 얼라인먼트 계측 데이터 간의 차이에 따라서, 또는 상기 제1 얼라인먼트 계측 데이터와 상기 제2 얼라인먼트 계측 데이터 간의 차이 및 상기 제1 얼라인먼트 계측 데이터와 상기 제3 얼라인먼트 계측 데이터 간의 차이에 따라서, 상기 기판의 얼라인먼트를 실행하는 단계를 포함한다.
얼라인먼트 마크, 패턴 형성, 얼라인먼트 계측 데이터, 기판 얼라인먼트

Description

얼라인먼트 방법, 노광 방법, 패턴 형성 방법, 및 노광 장치{ALIGNMENT METHOD, EXPOSURE METHOD, PATTERN FORMING METHOD, AND EXPOSURE APPARATUS}
본 발명은 일반적으로, 얼라인먼트 방법, 노광 방법, 패턴 형성 방법, 및 노광 장치에 관한 것이다.
근래 반도체 디바이스 패턴의 미세화와 반도체 디바이스 제조 프로세스의 효율화의 요구에 수반하여, 반도체 디바이스를 제조하는 데에 이용되는 고해상도와 고효율화를 실현할 수 있는 노광 장치의 요구가 점점 커지고 있다.
노광 장치에서는, 레티클이나 마스크와 같은 원판에 형성된 회로 패턴을 감광성 재료(레지스트)가 도포된 웨이퍼나 유리판과 같은 기판에 전사한다. 일반적으로, 회로 패턴을 노광 전사하는 데에는, 원판과 기판 간의 상대적인 위치 결정, 즉 얼라인먼트가 고정밀도로 실현되는 것이 중요하다.
공지의 얼라인먼트 방법에서는, 얼라인먼트 마크는 원판 상의 회로 패턴과 동시에 기판에 노광 전사된다. 이러한 얼라인먼트 마크를 각각 포함하는 모든 노광 쇼트(shot) 중에서, 몇개의 쇼트가 미리 선택되고 이들 미리 선택된 쇼트에서의 얼라인먼트 마크의 위치를 얼라인먼트 검출 광학계로 계측한다. 계측 결과는 통계 적으로 처리되어 모든 쇼트의 얼라인먼트 상태를 산출한다. 산출 결과에 따라서, 원판에 대하여 기판이 위치 결정된다.
최근에, 액침 노광 및 케미컬 쉬링크를 포함하여, 해상도를 향상시키기 위한 여러 기술들이 개발되고 있다. 특히, 노광 시스템에 상당한 변형을 가하지 않고도 실현될 수 있는 더블 패터닝(이중 노광)으로 불리는 기술이 회로 패턴의 미세화를 실현하기 위한 유망한 선택안으로 생각되고 있다.
도 15는 더블 패터닝의 프로세스를 나타내는 개략도이다. 더블 패터닝에서는, 회로 패턴이 형성된 제1 레티클을 이용하여 (a) 제1 노광, (b) 현상, 및 (c) 제1 에칭을 실행한다. 제1 노광 이전에, 기판의 제1 층에 형성된 제1 얼라인먼트 마크 A1을 계측하여, 각 쇼트에 대한 기판의 얼라인먼트를 실행한다. 이런 식으로, 제1 레티클의 회로 패턴이 제2 얼라인먼트 마크 A2와 함께 기판의 타겟층에 전사된다. 다음에, 레지스트를 다시 도포한 후에, 제1 레티클의 것과는 다른 패턴이 형성된 제2 레티클를 이용하여 (d) 제2 노광, (e) 현상, 및 (f) 제2 에칭을 실행한다. 따라서, 각각의 레티클 상의 패턴이 동일한 층에 전사된다. 제2 노광 이전에, 타겟층에 전사된 제2 얼라인먼트 마크 A2를 계측하여, 각 쇼트에 대한 기판의 얼라인먼트를 실행한다. 더블 패터닝의 실행으로 패턴의 해상도를 향상시킬 수 있다는 것이 이해될 것이다("Manufacturing Challenges in Double Patterning Lithography", William Arnold et al., Manufacturing Control and Execution (MC)-233, International symposium on Semiconductor Manufacturing (ISSM) 2006, 15th 참조). 더블 패터닝은 네거티브 또는 포지티브 레지스트 어느 것에도 적용될 수 있다.
더블 패터닝에서, 제1 노광과 제2 노광 사이에서 기판의 얼라인먼트의 오차는 흔히 임계 치수(CD, 즉 최소 선폭)의 균일성에 영향을 준다. 따라서, 제1 노광과 제2 노광 사이에서 고정밀도로 기판을 얼라인먼트하는 것이 필요하다. 일반적으로, 더블 패터닝에서 허용 가능한 얼라인먼트 오차는 CD의 10% 미만이다. 예를 들어, 45nm의 하프 피치를 갖는 패턴을 형성하는 경우, 허용 가능한 얼라인먼트 오차는 2.6nm이다.
그러나, 제2 노광 바로 이전에 타겟층에 형성된 제2 얼라인먼트 마크 A2를 계측하는 경우, 그 마크 A2 자체의 비대칭성으로 인해 마크 A2의 중심을 정확하게 산출할 수 없다. 또한, 도 15를 참조하면, 마크 A2 위에 도포된 제2-2 층에 포함되는 저부 반사 방지 코팅층(BARC)과 레지스트의 비대칭성으로 인해 마크 A2를 정확하게 계측할 수 없다. 이와 같은 계측으로 얻어진 데이터를 제2 노광시에 실행되는 기판 얼라인먼트에 이용한다면, 얼라인먼트 오차가 발생할 수 있다. 따라서, 패턴 시프트가 일어날 수 있다.
본 발명은 더블 패터닝에서 고정밀도의 기판 얼라인먼트를 가능하게 하는 얼라인먼트 방법 및 이런 방법에 이용되는 노광 장치를 제공한다.
본 발명의 제1 형태에 따르면, 제1 얼라인먼트 마크를 갖는 제1 층과 상기 제1 층 위에 놓이며 제1 패턴 및 제2 얼라인먼트 마크를 갖는 제2 층을 포함하는 기판의 얼라인먼트를 상기 제2 층에 제2 패턴을 형성할 때 실행하는 얼라인먼트 방법을 제공하고 있다. 이 방법은, 상기 제2 층에 상기 제1 패턴 및 상기 제2 얼라인먼트 마크를 형성할 때 실행하는 얼라인먼트에 사용되는 제1 얼라인먼트 계측 데이터를 기억하는 단계 - 상기 제1 얼라인먼트 계측 데이터는 상기 제1 얼라인먼트 마크를 계측하여 취득함 -; 상기 제2 층 위에 도포된 레지스트를 통해 상기 제2 얼라인먼트 마크를 계측하여 제2 얼라인먼트 계측 데이터를 취득하는 단계; 상기 제1 얼라인먼트 계측 데이터와 상기 제2 얼라인먼트 계측 데이터 간의 제1 차이를 제1 임계치와 제1 비교하는 단계; 상기 제1 차이가 상기 제1 임계치보다 큰 경우, 상기 제1 얼라인먼트 계측 데이터와 제3 얼라인먼트 계측 데이터 간의 제2 차이를 제2 임계치와 제2 비교하는 단계 - 상기 제3 얼라인먼트 계측 데이터는 상기 제2 층 위에 도포된 레지스트를 통해 상기 제1 얼라인먼트 마크를 계측하여 취득함 -; 및 상기 제1 차이가 상기 제1 임계치보다 크고 상기 제2 차이가 상기 제2 임계치보다 작은 경우에는 상기 제3 얼라인먼트 계측 데이터에 따르고, 상기 제1 차이가 상기 제1 임계치보다 작거나 같거나 상기 제2 차이가 상기 제2 임계치보다 크거나 같은 경우에는 상기 제2 얼라인먼트 계측 데이터에 따라서, 상기 기판의 얼라인먼트를 실행하는 단계를 포함한다.
본 발명의 제2 형태에 따르면, 제1 얼라인먼트 마크를 갖는 제1 층과 상기 제1 층 위에 놓이며 제1 패턴 및 제2 얼라인먼트 마크를 갖는 제2 층을 포함하는 기판의 얼라인먼트를 상기 제2 층에 제2 패턴을 형성할 때 실행하는 얼라인먼트 방 법을 제공하고 있다. 이 방법은, 상기 제2 층에 상기 제1 패턴 및 상기 제2 얼라인먼트 마크를 형성할 때 실행하는 얼라인먼트에 사용되는 제1 얼라인먼트 계측 데이터를 기억하는 단계 - 상기 제1 얼라인먼트 계측 데이터는 상기 제1 얼라인먼트 마크를 계측하여 취득함 -; 상기 제2 층 위에 도포된 레지스트를 통해 상기 제2 얼라인먼트 마크 및 상기 제1 얼라인먼트 마크를 계측하여 각각 제2 얼라인먼트 계측 데이터 및 제3 얼라인먼트 계측 데이터를 취득하는 단계; 상기 제1 얼라인먼트 계측 데이터와 상기 제2 얼라인먼트 계측 데이터 간의 제1 차이를 제1 임계치와 제1 비교하는 단계; 상기 제1 차이가 상기 제1 임계치보다 큰 경우, 상기 제1 얼라인먼트 계측 데이터와 상기 제3 얼라인먼트 계측 데이터 간의 제2 차이를 제2 임계치와 제2 비교하는 단계; 및 상기 제1 차이가 상기 제1 임계치보다 크고 상기 제2 차이가 상기 제2 임계치보다 작은 경우에는 상기 제3 얼라인먼트 계측 데이터에 따르고, 상기 제1 차이가 상기 제1 임계치보다 작거나 같거나 상기 제2 차이가 상기 제2 임계치보다 크거나 같은 경우에는 상기 제2 얼라인먼트 계측 데이터에 따라서, 상기 기판의 얼라인먼트를 실행하는 단계를 포함한다.
본 발명의 제3 형태에 따르면, 원판의 패턴의 상을 기판에 노광 전사하도록 구성된 노광 장치를 제공하고 있다. 이 장치는, 상기 기판에 형성된 얼라인먼트 마크를 계측하도록 구성된 계측부; 상기 계측부가 상기 얼라인먼트 마크를 계측하여 취득한 얼라인먼트 계측 데이터를 기억하도록 구성된 기억부; 및 상기 기억부에 기억된 상기 얼라인먼트 계측 데이터에 따라서 상기 기판의 얼라인먼트를 제어하도록 구성된 제어부를 포함한다. 상기 기억부는, 상기 계측부가 제1 얼라인먼트 마 크를 계측하여 취득한 제1 얼라인먼트 계측 데이터 - 상기 제1 얼라인먼트 마크는 상기 기판의 제1 층에 형성됨 - ; 상기 계측부가 제2 얼라인먼트 마크를 계측하여 취득한 제2 얼라인먼트 계측 데이터 - 상기 제1 얼라인먼트 계측 데이터에 따라서 상기 제어부의 제어하에서 상기 기판을 얼라인먼트한 후에 상기 제1 층 위에 놓인 제2 층에 상기 제2 얼라인먼트 마크를 제1 패턴과 함께 형성하고, 상기 제2 층 위에 도포된 레지스트를 통해 상기 제2 얼라인먼트 마크를 계측함 - ; 및 상기 제2 층 위에 도포된 레지스트를 통해 상기 계측부가 상기 제1 얼라인먼트 마크를 계측하여 취득한 제3 얼라인먼트 계측 데이터를 기억한다. 상기 제2 층에 형성되는 제2 패턴의 상이 상기 레지스트에 노광 전사되는 경우, 상기 제어부는, 상기 제1 얼라인먼트 계측 데이터와 상기 제2 얼라인머트 계측 데이터 간의 차이가 제1 임계치 보다 크고 상기 제1 얼라인먼트 계측 데이터와 상기 제3 얼라인먼트 계측 데이터 간의 차이가 제2 임계치보다 작은 경우에는 상기 제3 얼라인먼트 계측 데이터에 따르고, 상기 제1 얼라인먼트 계측 데이터와 상기 제2 얼라인먼트 계측 데이터 간의 차이가 상기 제1 임계치보다 작거가 같거나 상기 제1 얼라인먼트 계측 데이터와 상기 제3 얼라인먼트 계측 데이터 간의 차이가 상기 제2 임계치보다 크거나 같은 경우에는 상기 제2 얼라인먼트 계측 데이터에 따라서, 상기 기판의 얼라인먼트를 제어한다.
본 발명의 제4 형태에 따르면, 제1 얼라인먼트 마크를 갖는 제1 층과 상기 제1 층 위에 놓이며 제1 패턴 및 제2 얼라인먼트 마크를 갖는 제2 층을 포함하는 기판의 얼라인먼트를 상기 제2 층에 제2 패턴을 형성할 때 실행하는 얼라인먼트 방 법을 제공하고 있다. 이 방법은, 상기 제2 층에 상기 제1 패턴 및 상기 제2 얼라인먼트 마크를 형성할 때 실행하는 얼라인먼트에 사용되는 제1 얼라인먼트 계측 데이터를 기억하는 단계 - 상기 제1 얼라인먼트 계측 데이터는 상기 제1 얼라인먼트 마크를 계측하여 취득함 -; 상기 제2 층 위에 도포된 레지스트를 통해 상기 제2 얼라인먼트 마크를 계측하여 제2 얼라인먼트 계측 데이터를 취득하는 단계; 상기 제2 층 위에 도포된 레지스트를 통해 상기 제1 얼라인먼트 마크를 계측하여 제3 얼라인먼트 계측 데이터를 취득하는 단계; 및 상기 제1 얼라인먼트 계측 데이터와 상기 제2 얼라인먼트 계측 데이터 간의 차이에 따라서, 또는 상기 제1 얼라인먼트 계측 데이터와 상기 제2 얼라인먼트 계측 데이터 간의 차이 및 상기 제1 얼라인먼트 계측 데이터와 상기 제3 얼라인먼트 계측 데이터 간의 차이에 따라서, 상기 기판의 얼라인먼트를 실행하는 단계를 포함한다.
본 발명의 다른 특성 및 장점은 첨부한 도면과 관련한 다음 설명으로부터 명확하게 될 것이며, 이 도면에서 유사한 참조 부호는 도면 전체에 걸쳐 동일하거나 유사한 부분을 가리킨다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제1 실시예
본 발명의 제1 실시예를 설명한다. 도 2는 노광 장치(1)의 개략도이다. 노광 장치(1)에서는, 원판(마스크 또는 레티클) 상에 형성된 회로 패턴을 예를 들어, 스텝-앤드-스캔 또는 스텝 앤드 리피트 노광법에 의해 기판(웨이퍼)에 전사한다. "스텝-앤드-스캔 노광법"은 레티클에 대해 이동되는 웨이퍼를 연속적으로 스캔하여 레티클 패턴을 웨이퍼에 전사함과 함께, 각 노광 쇼트 이후에 후속하는 노광 쇼트에 대응하는 위치로 스테핑 방식으로 웨이퍼를 이동시키는 노광법이다. "스텝-앤드-리피트 노광법"은 레티클에 대해 웨이퍼를 정지 유지시켜 레티클 패턴을 웨이퍼에 전사(즉, 일괄 노광)함과 함께, 각 일괄 노광 쇼트 이후에 후속 노광 쇼트에 대응하는 위치로 스테핑 방식으로 웨이퍼를 이동시키는 노광 방법이다.
도 2를 참조하면, 노광 장치(1)는 조명 광학계(100), 투영 광학계(120), 웨이퍼 청크(chunk)(145), 웨이퍼 스테이지(140), 얼라인먼트 광학계(150), 신호 처리부(160) 및 제어부(17)를 포함한다. 조명 광학계(100)는 광원(10)으로부터 방사된 광으로 레티클(110)을 조명한다. 투영 광학계(120)는 레티클(110) 상에 형성된 패턴(회로 패턴 등)을 웨이퍼(130) 상에 축소 투영한다. 웨이퍼 청크(145)는 웨이퍼(130)를 유지시킨다. 웨이퍼(130)에는 전단 프로세스에서 하지 패턴과 얼라인먼트 마크(180)가 형성되어 있다. 웨이퍼 스테이지(140)는 미리 결정된 위치에 웨이퍼(130)를 설정한다. 얼라인먼트 광학계(150)는 웨이퍼(130)에 형성된 얼라인먼트 마크(180)를 계측한다.
제어부(170)는 중앙 처리 장치(CPU) 및 메모리 (기억 매체)를 포함하고, 노광 장치(1)의 동작을 제어한다. 제어부(170)는 광원(10), 조명 광학계(100), 레티클 스테이지, 웨이퍼 스테이지(140) 및 신호 처리부(160)에 전기적으로 접속되어, 이들을 개별적으로 제어한다. 제어부(170)는 신호 처리부(160)로부터 보내진 얼라인먼트 정보에 따라서 웨이퍼 스테이지(140)를 제어하고, 이로 인해 웨이퍼의 얼라 인먼트(위치 결정)가 실행된다.
다음에, 얼라인먼트 마크(180)의 계측을 설명한다. 도 3은 얼라인먼트 마크(180)를 계측하도록 구성된 계측부로 작용하는 얼라인먼트 광학계(150)의 개략도이다. 도 3과 관련하여, 광원(151)으로부터의 조명광은 빔 스필리터(152)에 의해 반사되고, 대물 렌즈(153)를 통과하여, 웨이퍼(130)의 얼라인먼트 마크(180)를 조명한다. 얼라인먼트 마크(180)로부터의 광(반사광 및 회절광)은 대물 렌즈(153), 빔 스플리터(152) 및 렌즈(154)를 통과하고, 빔 스플리터(155)에 의해 분할되어, CCD와 같은 촬상 센서(156 및 157)에 의해 수광된다.
얼라인먼트 마크(180)로부터의 광은 렌즈(153 및 154)에 의해 약 100배율로 확대되어, 촬상 센서(156 및 157)에 결상된다. 촬상 센서(156 및 157)는 각각 얼라인먼트 마크(180)의 X 방향 계측 및 Y 방향 계측에 이용된다. 각각의 촬상 센서(156 및 157)는 라인 센서로 대체될 수 있다. 라인 센서를 이용하는 경우, 계측 방향(센서의 라인의 방향)에 수직인 방향으로만 굴절 파워를 갖는 원통형 렌즈에 의해, 계측 방향에 수직인 방향으로 집광하여 계측을 실행한다. 라인 센서를 이용한 계측 결과는 광학적인 적분으로 평균화할 수 있다. X 및 Y 방향 계측은 동일한 원리에 기초하여 실행된다. 따라서, 여기서는 X 방향 계측을 설명한다.
얼라인먼트 마크(180)는 웨이퍼(130)의 스크라이브 라인 상에 마련된다. 도 4a 내지 도 5b는 이러한 계측에 이용될 수 있는 예시적인 얼라인먼트 마크(180A 및 180B)의 형상을 나타낸다. 얼라인먼트 마크(180A 및 180B)는 일반적으로 얼라인먼트 마크(180)로 나타낸다. 도 4a 및 도 4b는 각각 얼라인먼트 마크(180A)의 평면 도 및 단면도이다. 도 5a 및 도 5b는 각각 얼라인먼트 마크(180B)의 평면도 및 단면도이다. 도 4a 내지 도 5b에서, 얼라인먼트 마크(180A 및 180B)는 각각 일정한 피치로 배열된 4개의 마크 요소(182A 또는 182B)를 포함한다. 실제로, 얼라인먼트 마크(180A 및 180B)는 각각 레지스트로 도포된다. 그러나, 레지스트는 도 4a 내지 도 5b의 각각에서 생략되어 있다.
도 4a를 참조하면, 얼라인먼트 마크(180A)의 4개의 마크 요소(182A)는 각각 4㎛의 X 방향(계측 방향) 길이와 20㎛의 Y 방향 길이를 갖는 직사각형 형상을 가지며, X 방향으로 20㎛ 피치로 배열된다. 도 4b와 관련하여, 마크 요소(182A)의 각각은 오목 형상을 갖는다. 도 5a 및 도 5b를 참조하면, 얼라인먼트 마크(180B)의 4개의 마크 요소(182B)의 각각은 도 4a 및 4b에 나타낸 마크 요소(182A)의 아웃라인을 0.6㎛ 폭의 그루브로 대체하여 얻은 형상을 갖는다.
도 6은 촬상 센서(156)로 얼라인먼트 마크(180A 또는 180B)를 촬상한 결과의 예시를 나타내는 그래프이다. 도 6를 참조하면, 얼라인먼트 마크의 에지부에 대응하는 위치에서는 회절 한계보다 높은 고주파를 갖는 성분이 컷오프되는 것이 일반적이다. 이것은 에지부에서 산란된 광의 일부가 얼라인먼트 광학계(150)의 개구수에 의해 결정되는 최대 입사 각도보다 큰 입사 각도를 형성하여 얼라인먼트 광학계(150)를 통과할 수 없기 때문이다. 이러한 현상은 얼라인먼트 마크(180A 및 180B) 둘 다에 적용된다. 얼라인먼트 마크 계측은 명시야 화상, 암시야 화상의 어느 쪽에서나 실행될 수 있다.
전술한 바와 같이 얻어진 얼라인먼트 마크(180)의 데이터(신호)는 신호 처리 부(160)에 의해 처리된다. 도 7은 신호 처리부(160)의 개략과, 얼라인먼트 광학계(150) 및 제어부(170)와의 접속을 나타낸다. 신호 처리부(160)는 아날로그/디지털(A/D) 변환기(161), 기억부(162), 연산부(163), 및 통신부(164)를 포함한다. 연산부(163)은 A/D 변환기(161), 기억부(162), 및 통신부(164)에 접속된다. 촬상 센서(156 및 157)로부터의 아날로그 신호는 연산부(163)으로부터의 명령에 응답하여 A/D 변환기(161)에 의해 디지털 신호로 변환된다. 디지털 신호는 기억부(162)에 기억되고, 연산 처리시에, 연산부(163)에 의해 판독된다. 연산부(163)는 기억부(162)에 기억된 디지털 신호를 판독하여 각종 데이터 처리를 행하여, 얼라인먼트 마크의 위치(중심, 에지의 위치 등)를 산출한다. 이러한 데이터는 다양한 방법으로 처리될 수 있다. 예를 들어, 에지 위치에 대응하는 계측 데이터 부분을 추출하여 에지 위치를 산출하거나, 템플릿을 이용한 패턴 매칭법 또는 대칭성 매칭법에 의해 얼라인먼트 마크의 중심 위치 등을 산출한다(일본 특허 공개 번호 6-151274 참조). 특히, 도 6에 나타낸 계측 데이터의 경우, 4개의 마크 요소의 각각에 대응하는 부분을 추출하고 이 추출된 부분의 중심을 산출하여, 각각의 마크 요소의 중심 위치(X1, X2, X3 및 X4)를 얻을 수 있다.
촬상 센서에 의해 얻어진 얼라인먼트 마크에 대한 데이터는 이차원 또는 일차원 데이터일 수 있다. 얼라인먼트 마크의 이차원 화상은 다음의 방식으로 일차원 화상으로 변환될 수 있다: 수평 방향으로 배열된 화상의 화소를 수직 스케일로 나타내는 히스토그램을 준비하고, 얼라인먼트 마크의 화상을 보우팅(voting) 처리하여, 이 보우팅 결과를 주요 성분으로 평균화한다.
얼라인먼트 마크의 위치를 산출한 후에, 연산부(163)는 이하 개별적으로 설명되는 글로벌 얼라인먼트와 같은 얼라인먼트에 이용되는 데이터도 산출한다. 이러한 데이터를 얼라인먼트 계측 데이터라고 한다. 글로벌 얼라인먼트(어드밴스드 글로벌 얼라인먼트: AGA)의 결과는 얼라인먼트 계측 데이터로 이용할 수 있다. 이용 가능한 데이터는 시프트 Sx 및 Sy, 배율 성분 βx 및 βy, 및 회전 성분 θx 및 θy와 같이, 샘플 쇼트의 각각의 얼라인먼트 마크를 계측하여 얻은 웨이퍼 전체에 대한 각종 데이터를 포함한다. 더욱 특히, θx 및 θy 간의 차이로 얻어진 웨이퍼 직교도를 웨이퍼 회전 성분 θx 및 θy 대신에 이용할 수 있다. 이것은 웨이퍼 직교도가 웨이퍼 처리로 인해 AGA에서 발생하는 변화를 보다 정량적으로 계측할 수 있게 하는 파라미터이기 때문이다.
전술한 바와 같이 연산부(163)에 의해 산출된 얼라인먼트 정보는 주어진 웨이퍼 식별 번호 (ID)와 함께 기억부(162)에 기억된다. 기억부(162)에 기억된 얼라인먼트 정보는 통신부(164)를 통해 제어부(170)에 출력되어 웨이퍼 스테이지를 제어하는 데에 이용된다.
신호 처리부(160)에 포함된 기억부(162)는 신호 처리부(160)나 노광 장치(1)의 외부로부터 연산부(163)에 접속될 수 있다. 예를 들어, 기억부(162)는 네트워크를 통해 노광 장치(1)에 접속된 호스트 컴퓨터에 설치될 수 있다.
다음에, 웨이퍼(130)의 얼라인먼트를 실행하는 방법을 설명한다. 웨이퍼(130)의 얼라인먼트는 제어부(170)에 의해 제어된다. 제어부(170)는 신호 처리부(160)에 의해 처리된 데이터(얼라인먼트 계측 데이터)에 따라서 웨이퍼 스테이 지(140)를 제어한다. 제1 실시예에서, 어드밴스드 글로벌 얼라인먼트(AGA)로 불리는 얼라인먼트 방법을 설명한다. 말할 것도 없이, 얼라인먼트 방법은 AGA로만 제한되지 않는다. AGA에서는, 웨이퍼의 모든 쇼트 중 일부를 샘플 쇼트로 하고, 그 샘플 쇼트의 각각의 얼라인먼트 마크의 위치를 검출한다. 샘플 쇼트의 얼라인먼트 마크의 계측 위치는 얼라인먼트 마크의 디자인 값(디자인에 따른 위치)을 참조하여 통계적으로 처리된다. 이 통계적 처리에 기초하여, 얼라인먼트 파라미터가 결정된다. 웨이퍼 전체에서의 6개의 파라미터로는, x 및 y 방향의 시프트 Sx 및 Sy, x 및 y 방향의 배율 성분 βx 및 βy, 그리고 x 및 y축 회전 성분(회전량) θx 및 θy를 예로 들 수 있다. 이들 파라미터를 참조하여 웨이퍼(130)의 모든 쇼트들 각각에 대해 노광 프로세스 동안 얼라인먼트를 실행한다. 파라미터의 산출시에, 얼라인먼트의 정확성을 증진시키기 위해서, 얼라인먼트에 사용할 수 없는 부적당한 데이터(이상치)는 예를 들어, 필요에 따라 제거될 수 있다.
다음에, 더블 패터닝에서 실행되는 얼라인먼트를 도 1, 8 및 9를 참조하여 설명한다. 도 1은 제1 실시예에 따른 더블 패터닝의 프로세스를 나타내는 플로우챠트이다. 도 8은 얼라인먼트 트리도이다. 도 9는 더블 패터닝의 프로세스를 나타내는 도면이다.
도 9를 참조하여, 웨이퍼(130)는 제1 얼라인먼트 마크 A1을 갖는 층(이하, 제1 층이라 함)(200) 및 제1 층(200) 위에 놓이는 타겟층(이하, 제2 층이라 함)(230)을 포함한다. 제2 층(230)에는 회로 패턴이 형성된다. 또한, 제2 층(230) 위에는 BARC 및 레지스트도 형성된다. BARC 및 레지스트는 일반적으로 제 2-1 층(210)으로 나타낸다.
이러한 층 구조를 갖는 웨이퍼(130)를 노광 장치로 반송한다. 도 1을 참조하면, 단계 S100에서, 제1 층(200)에 형성된 제1 얼라인먼트 마크 A1을 제2-1 층(210)을 통해 계측한다. 단계 S110에서, 이와 같이 계측하여 취득한 얼라인먼트 데이터는 웨이퍼(130)에 주어진 ID에 대응지어져 제1 얼라인먼트 계측 데이터 (M01)로 기억된다. 웨이퍼(130)의 ID는 웨이퍼(130)가 노광 장치로 반송되기 전이나 후의 임의의 타이밍에서 얻어질 수 있다. 단계 S120에서, 웨이퍼(130)를 계측 데이터(M01)에 따라서 얼라인먼트한 후에, 제1 레티클을 이용하여 제2-1 층(210)의 노광(제1 노광)을 실행한다.
단계 S130에서, 제2-1 층(210)의 현상 및 제2 층(230)의 에칭 이후에, 제1 패턴 및 제2 얼라인먼트 마크 A2를 제2 층(230)에 형성한다. 또한, 레지스트 및 BARC를 제2 층(230) 위에 다시 도포하여, 제2-2 층(220)을 형성한다. 그 현상, 에칭 및 레지스트 도포는 웨이퍼(130)가 노광 장치의 외부로 일시 반출된 후에 실행된다.
단계 S140에서, 웨이퍼(130)를 다시 노광 장치로 반송하고, 제2 층(230)에 형성된 제2 얼라인먼트 마크 A2를 제2-2 층(220)을 통해 계측한다. 단계 S150에서, 이와 같이 계측하여 취득한 얼라인먼트 데이터는 웨이퍼(130)의 ID에 대응지어져 제2 얼라인먼트 계측 데이터(M12)로 기억부(162)에 기억된다. 이 단계에서 이용되는 웨이퍼(130)의 ID는 어느 타이밍에서나 얻을 수 있다.
단계 S160에서, 연산부(163)는 노광 장치로 반송된 웨이퍼(130)의 ID를 참조 하여, 기억부(162)로부터 ID가 동일한 웨이퍼(130)의 대응 데이터 M01 및 M12를 판독한다. 또한, 연산부(163)는 데이터 M01과 M12 간의 차이를 산출하여 이 차이를 제1 임계치 δ1와 비교한다. 이 때, 데이터 M01과 M12 간의 차이는 작은 것이 바람직하다. 그러나, 제1 노광 처리된 웨이퍼(130)는 현상, 에칭 및 레지스트 도포를 포함하는 각종 처리를 더 거치기 때문에, 이러한 프로세스에 의해 얼라인먼트 계측 데이터의 오차가 발생하여, 데이터 M01과 M12 간에 차이가 생길 수 있다. 프로세스에 기인한 오차는 또한 웨이퍼에 기인한 시프트(WIS)라고 한다. 예를 들어, 도 9를 참조하면, 제2-2 층(220)에 포함되는 BARC는 제2 얼라인먼트 마크 A2에 대응하는 위치에서 침하 부분(depression)을 갖는다면, 정확한 계측 데이터를 얻을 수 없다.
데이터 M01과 M12 간에 상당한 차이가 있는 경우에 데이터 M12에 따라서 웨이퍼(130)의 얼라인먼트를 실행하면, 패턴은 시프트가 크게 형성될 수 있다. 이러한 관점에서 보면, 데이터 M01과 M12 간의 차이를 고려하여, 데이터 M12를 이용하는 얼라인먼트가 적당한지의 여부를 체크할 필요가 있다.
더욱 구체적으로, 산출된 데이터 M01과 M12 간의 차이의 절대값이 제1 임계치 δ1 보다 큰지의 여부를 체크한다. 이는 다음과 같이 표현된다.
|M12 - M01| > δ1
수학식 1이 만족되지 않는다면, 프로세스는 제2 얼라인먼트 계측 데이터 M12에 따라서 얼라인먼트를 실행하는 단계 S170으로 진행하게 된다. 데이터 M01과 M12 간의 차이의 절대값이 제1 임계치 δ1 보다 크다고 판정되면, 프로세스는 단계 S180으로 진행하게 된다.
데이터 M01과 M12 간의 차이의 절대값이 제1 임계치 δ1 보다 크다는 것은 데이터 M12를 이용한 얼라인먼트가 부적당하다는 것을 의미한다. 이러한 경우에, 제2 얼라인먼트 마크 A2의 대체로서 제1 얼라인먼트 마크 A1을 계측한다. 즉, 단계 S180에서, 제1 얼라인먼트 마크 A1을 제2-2 층(220)을 통해 계측한다. 다음에, 단계 S190에서, 이와 같이 계측하여 취득한 얼라인먼트 데이터는 웨이퍼(130)의 ID에 대응지어져 제3 얼라인먼트 계측 데이터(M02)로 기억부(162)에 기억된다.
단계 S200에서, 연산부(163)는 웨이퍼(130)의 ID를 참조하여, 기억부(162)로부터 ID가 동일한 웨이퍼(130)의 대응 데이터 M01 및 M02를 판독한다. 또한, 연산부(163)는 데이터 M01과 M02 간의 차이를 산출하여 이 차이를 제2 임계치 δ2와 비교한다. 제1 실시예에서, 데이터 M01과 M02 간의 차이의 절대값이 제2 임계치 δ2 보다 작은지의 여부를 체크한다. 이는 다음과 같이 표현된다.
|M02 - M01| < δ2
수학식 2가 만족되면, 프로세스는 제3 얼라인먼트 계측 데이터(M02)에 따라서 얼라인먼트를 실행하는 단계 S210으로 진행하게 된다. 데이터 M01과 M02 간의 차이의 절대값이 제2 임계치 δ2 보다 작지 않으면, 프로세스는 제2 얼라인먼트 계측 데이터(M12)에 따라서 얼라인먼트를 실행하는 단계 S170로 진행하게 된다. 데이터 M01과 M02 간의 차이의 절대값이 제2 임계치 δ2 보다 작다는 것은 데이터 M12보다는 데이터 M02를 이용한 얼라인먼트로 보다 높은 얼라인먼트 정밀도를 실현할 수 있다는 것을 의미한다. 반대로, 데이터 M01과 M02 간의 차이의 절대값이 제2 임계치 δ2 보다 크거나 동일하다는 것은 타겟층에 직접 형성된 얼라인먼트 마크 상의 데이터, 즉 데이터 M12를 이용하여 얼라인먼트를 실행하는 것이 적합하다는 것을 의미한다.
데이터 M02 또는 M12에 따라서 웨이퍼(130)의 얼라인먼트를 실행한 후에, 패턴이 형성된 제2 레티클을 통해 제2-2 층(220)(레지스트)을 노광하여, 제2 패턴을 형성하기 위한 잠상을 취득한다. 이어서, 잠상을 현상하고, 제2 층(230)의 에칭을 실행한다. 이에 따라, 제2 층(230)에 제1 및 제2 패턴이 형성된다.
다음에, AGA의 특정예를 설명한다. 8인치의 웨이퍼이며 46 쇼트의 노광인 경우, AGA에 기초한 웨이퍼 배율 계측에서의 0.01ppm의 오차는 이론적으로 3σ=1.2nm(σ는 표준 편차)의 얼라인먼트 오차 변동을 초래한다. 총 얼라인먼트 오차 변동(총 오버레이 오차 변동)을 3σ=2.6nm 이하로 억제하기 위해서는, 웨이퍼 배율 오차를 0.01ppm 이하로 억제할 필요가 있다. 도 10은 AGA의 예시적인 결과를 나타낸다. 이 경우, 제1 및 제2 임계치 δ1 및 δ2를 각각 0.01ppm 및 0.005ppm으로 규정한다. x방향 웨이퍼 배율 성분 βx에 주목하면, 다음의 관계가 성립된다: │M12 - M01│ = 0.018ppm > δ1(=0.01ppm)이면서 또한 │M02 - M01│ = 0.003ppm < δ2(=0.005ppm). 이는 제3 얼라인먼트 계측 데이터(M02)에 따라서 얼라인먼트를 실행할 수 있다는 것을 의미한다.
제1 실시예에서, 제3 얼라인먼트 계측 데이터(M02)는 단계 S160에서의 제1 비교 후에 취득된다. 이와 달리, 제3 얼라인먼트 계측 데이터(M02)는 단계 S160 이전에 취득될 수도 있다. 그러나, 제3 얼라인먼트 계측 데이터(M02)는 간접 얼라인먼트에 기초한 얼라인먼트 계측 데이터로서, 본래 계측될 필요가 없다. 따라서, 데이터 M02가 단계 S160 이전에 취득되면, 데이터 M12 및 M02는 모든 웨이퍼에 대해 취득될 필요가 있다. 이 경우, 단계 S160에서 수학식 1이 만족되지 않으면, 데이터 M02를 취득하는 데에 시간이 낭비될 수 있다. 반대로, 데이터 M02가 단계 S160 이후에 취득되면, 시간이 낭비되지 않으므로 처리 시간이 단축될 수 있다.
제1 실시예에 따르면, 더블 패터닝에서 고정밀도의 기판 얼라인먼트를 실현할 수 있다. 또한, 프로세스에 기인한 오차를 감소시킬 수 있어, 더욱 고정밀도의 기판 얼라인먼트를 실현할 수 있다. 따라서, 패턴 형성시에 발생하는 패턴 시프트를 줄일 수 있다.
제2 실시예
다음에, 본 발명의 제2 실시예를 설명한다. 제1 실시예와 공통적인 설명은 생략한다. 제1 실시예에서, AGA에서 관찰되는 웨이퍼 전체의 시프트, 배율 및 회전을 나타내는 파라미터를 얼라인먼트 계측 데이터로 한다. 제2 실시예는 AGA로부터 얻은 잔차(residual) 또는 잔차 변동을 얼라인먼트 계측 데이터로 한다는 점에서 제1 실시예와 다르다.
도 11a 및 도 11b를 참조하여, 잔차 변동을 설명한다. 도 11a에 나타낸 바와 같이, 샘플 쇼트 i에서의 얼라인먼트 마크의 디자인 위치는 Pi (Xi, Yi)로 나타내고, 얼라인먼트 마크의 계측 위치는 △Pi (△Xi, △Yi)로 나타낸다. 이들 값이 모든 샘플 쇼트에 대해 얻어지고 AGA에 기초하여 통계 처리되면, 샘플 쇼트 i에서의 얼라인먼트 마크의 위치는 Pi' (Xi', Yi')로 나타낸다. 이 경우, 샘플 쇼트 i에서의 잔차 Ri는 다음과 같이 표현된다.
Ri = (Pi + ΔPi) - Pi'
도 11b는 8개의 샘플 쇼트에 대해 수학식 3으로부터 산출된 잔차 Ri의 x 방향 성분의 예시를 요약한 것이다. 이 때, 제2-1 층에 형성된 제2 얼라인먼트 마크 A2를 계측하여 얻은 잔차를 Ri12로 나타내고, 제2-1 층을 통해 제1 층에 제공된 제1 얼라인먼트 마크 A1를 계측하여 얻은 잔차는 Ri01로 나타내며, 제2-2층을 통해 제1 얼라인먼트 마크 A1을 계측하여 얻은 잔차는 Ri02로 나타낸다. 잔차 Ri12, Ri01 및 Ri02는 8개의 쇼트 각각에 대해 산출되고, 잔차 변동 3σ은 잔차 Ri12, Ri01 및 Ri02의 각 그룹에 대해 산출된다. 도 11b에서 요약된 바와 같이, Ri12에 대한 잔차 변동(M12)은 2.2nm이고, Ri01에 대한 잔차 변동(M01)은 1.3nm이며, Ri2에 대한 잔차 변동 (M02)은 1.6nm이다. 얼라인먼트 계측 데이터로서 이들 잔차 변동을 이용하고, 제1 및 제2 임계치 δ1 및 δ2를 각각 0.6nm 및 0.4nm로 규정한다. 제1 및 제2 임계치 δ1 및 δ2를 각각 M12와 M01 간의 차이 및 M02와 M01 간의 차이와 비교하면, 다음의 관계가 성립된다: │M12 - M01│ = 0.9nm > δ1(=0.6nm) 및 │M02 - M01│ = 0.3nm < δ2(=0.4nm). 이것은 도 1에 나타낸 플로우챠트에 따르면, 제3 얼라인먼트 계측 데이터(M02)에 따라서 얼라인먼트를 실행할 수 있다는 것을 나타낸다.
이와 달리, 각 샘플 쇼트에 대해 산출된 잔차 자체를 얼라인먼트 계측 데이터로 이용할 수도 있다. 예를 들어, 도 1에 나타낸 플로우챠트에 따르면, 특정 샘플 쇼트에 대해 잔차 Ri12(M12) 및 Ri01(M01) 간의 차이 또는 잔차 Ri02(M02) 및 Ri01(M01) 간의 차이를 산출한 다음에, 그 산출 결과에 따라서 얼라인먼트를 실행한다.
제2 실시예에 따르면, 웨이퍼의 각 쇼트에 따라 변하는 랜덤한 프로세스에 기인한 오차가 상당한 경우에도 고정밀도의 웨이퍼 얼라인먼트를 실현할 수 있다. 따라서, 패턴 형성시에 발생하는 패턴 시프트를 줄일 수 있다.
제3 실시예
다음에, 본 발명의 제3 실시예를 설명한다. 제1 및 제2 실시예에 공통인 설명은 생략한다. 제2 실시예에서는, 잔차나 잔차 변동을 얼라인먼트 계측 데이터로 한다. 제3 실시예는 계측된 얼라인먼트 마크의 신호 파형의 비대칭성을 정량화하여 얻은 값을 얼라인먼트 계측 데이터로 한다는 점에서 제2 실시예에와 다르다.
도 12 및 도 13을 참조하면, 얼라인먼트 마크의 신호 파형의 비대칭성을 정량화한 파형 평가치를 설명한다. 도 12에서, 얼라인먼트 마크의 신호 파형의 좌구간에서의 최대값 및 최소값을 각각 aL 및 bL로 나타내고, 우구간에서의 최대값 및 최소값을 각각 aR 및 bR로 나타낸다. 좌구간과 우구간 간의 컨트라스트의 차이를 파형 평가치 Ev로 나타내면, 파형 평가치 Ev는 다음과 같이 정의된다.
Figure 112008081696383-PAT00001
수학식 4로, 얼라인먼트 마크의 신호 파형의 비대칭성을 평가할 수 있다.
이와 달리, 도 13을 참조하면, 얼라인먼트 마크의 신호 파형의 좌구간 및 우구간은 일부 통계적 수법에서 이용되는 박스플롯(boxplot)으로 나타낼 수 있다. 우구간과 좌구간을 나타내는 박스의 길이를 각각 LR 및 LL로 나타내면, 파형 평가치 Ev는 다음과 같이 표현된다.
Figure 112008081696383-PAT00002
수학식 5에서, 얼라인먼트 마크의 신호 파형의 비대칭성이 또한 평가될 수 있다. 박스플롯에 대해서는, "The New s Language: A programming Environment for Data Analysis and Graphics" (R. A. Becker, J. M. Chambers and A. R. Wilks, Kvoritsu Shuppan)을 참조하면 된다.
제3 실시예에서, 전술한 파형 평가치를 얼라인먼트 계측 데이터로 한다. 이 때, 제2-1 층에 형성된 제2 얼라인먼트 마크 A2를 계측하여 얻은 파형 평가치 Ev를 Ev12로 나타내고, 제2-1 층을 통해 제1 층의 제1 얼라인먼트 마크 A1을 계측하여 얻은 파형 평가치 Ev를 Ev01로 나타내며, 제2-2층을 통해 제1 얼라인먼트 마크 A1을 계측하여 얻은 파형 평가치 Ev를 Ev02로 나타낸다. 예를 들어, 도 1에 나타낸 플로우챠트에 따르면, Ev12(M12)와 Ev01(M01) 간의 차이 또는 Ev02(M02)와 Ev01(M01) 간의 차이를 산출한 다음에, 그 산출 결과에 따라서 얼라인먼트를 실행할 수 있다.
전술한 바와 같이, 얼라인먼트 마크의 계측값으로서 샘플 쇼트 i에 대해 x 및 y 방향 값을 취득할 수 있다. x 및 y 방향 각각에 대해 얼라인먼트 마크 파형 평가치 Ev을 취득한 경우에, x 및 y 방향 값을 평균화하고 이 평균값을 샘플 쇼트 i의 파형 평가치(Evi)로 할 수 있다. 또한, 샘플 쇼트 각각에 대해 Evi를 산출하는 경우, Evi 값의 변동 (3σ)을 얼라인먼트 계측 데이터로 할 수 있다.
제3 실시예에 따르면, 얼라인먼트 마크를 계측하여 얻은 신호 파형 자체에 대한 데이터를 이용하여 프로세스에 기인한 오차를 감소시킬 수 있고, 이로써 고정밀도의 기판 얼라인먼트를 실현할 수 있다. 따라서, 패턴 형성시에 발생하는 패턴 시프트를 줄일 수 있다.
제4 실시예
다음에, 본 발명의 제4 실시예를 설명한다. 제1 내지 제3 실시예에 공통인 설명은 생략한다. 제4 실시예는 제1 및 제2 임계치 σ1 및 σ2를 얻기 위한 방법에 관한 것이다.
제1 및 제2 임계치 σ1 및 σ2는, 회로 패턴의 디자인 룰(디자인 레이아웃), 실행되는 웨이퍼 프로세스 등을 고려하여, 자동으로 또는 유저 조작에 의해서 임의의 값으로 설정될 수 있다. 특히, 형성되는 회로 패턴이 하프 피치 45nm의 게이트 패턴이고, 웨이퍼 배율 성분 βx를 얼라인먼트 계측 데이터로 하는 경우, 제1 실시 예에서와 같이, 임계치 σ1 및 σ2는 각각 0.01ppm 및 0.005ppm으로 설정된다. 제2 실시예에서와 같이, 잔차 변동을 얼라인먼트 계측 데이터로 하는 경우, 임계치 σ1 및 σ2는 각각 0.6nm 및 0.4nm로 설정된다. 임계치 σ1 및 σ2는 서로 동일하거나 다를 수 있다.
이와 달리, 제1 및 제2 임계치 σ1 및 σ2는 AGA 계측의 재현성에 따라서 결정될 수 있다. 이러한 경우, 각 층에 대해 얻어진 얼라인먼트 계측 데이터 간의 차이의 절대값이 AGA 계측의 재현성에 의해 결정되는 대응 임계치보다 큰지의 여부를 체크한 결과에 따라서 얼라인먼트를 실행한다.
AGA 계측의 재현성을 설명한다. AGA에서, 전술한 바와 같이, 몇몇 샘플 쇼트 내의 얼라인먼트 마크 위치의 계측 결과로부터 6개의 파라미터 Sx, Sy, βx, βy, θx 및 θy를 산출한다. 샘플 쇼트에서의 얼라인먼트 마크 위치의 계측에서는 웨이퍼로 인한 오차가 없다고 해도, 예를 들어, 스테이지 위치 정밀도와 얼라인먼트 검출 기구의 오차에 따라서 계측 오차가 발생할 수 있다. 이것은 AGA에서 얻어진 6개의 파라미터가 이러한 계측 오차를 포함한다는 것을 의미한다.
제4 실시예에서, 이러한 AGA로 인한 계측 오차를 AGA 계측 재현성 a로 정의한다. 특히, 다음의 경우를 생각할 수 있다: 제2-1 층을 통해 제1 층의 제1 얼라인먼트 마크 A1을 계측하여 얻은 AGA의 결과(M01)는 ±a의 변동을 나타내고, 제2-2 층을 통해 제2 층의 제2 얼라인먼트 마크 A2를 계측하여 얻은 AGA의 결과(M12)도 ±a의 변동을 나타낸다. 이 경우, 제2-2 층을 통해 제1 층의 제1 얼라인먼트 마크 A1를 계측하여 얻은 AGA의 결과(M02)는 ±√2a의 변동을 나타낸다. 이것은 결과 M02의 계측이 간접 얼라인먼트에 기초하여 실행되기 때문이며, 따라서 정밀도가 감소되어, 재현성 변동의 증가가 결과 M01 및 M12에 대한 것보다 √2배 큰 결과를 가져온다.
이러한 상황을 감안하면, 제4 실시예에서, 제1 임계치 δ1를 │M12 - M01│의 최대값, 즉 2a로 설정하는 것이 간단하다. │M12 - M01│이 2a 이하인 경우, 결과 M12에 따라서 실행되는 얼라인먼트의 오차는 AGA 계측 재현성으로 인한 오차보다 작거나 같다고 생각된다. │M12 - M01│이 2a보다 크면, 결과 M12에 따라서 실행되는 얼라인먼트의 오차는 AGA 계측 재현성으로 인한 오차 이외의 오차, 즉 웨이퍼 프로세스로 인한 오차를 포함한다. 이 경우, 단계 S200에서 다른 정밀도 비교를 실행할 수 있다.
제4 실시예에서, 제2 임계치 δ2를 │M02 - M01│의 최대값, 즉 (1+√2)a로 설정하는 것이 간단하다. │M02 - M01│이 (1+√2)a 이하인 경우, 결과 M02에 따라서 실행되는 얼라인먼트의 오차가 AGA 계측 재현성으로 인한 오차보다 작거나 같다고 생각된다. │M02 - M01│이 (1+√2)a보다 큰 경우, 결과 M02에 따라서 실행되는 얼라인먼트의 오차는 AGA 계측 재현성으로 인한 오차 이외의 오차, 즉 웨이퍼 프로세스로 인한 오차를 포함한다. 이 경우, 결과 M12에 따라서 얼라인먼트를 실행하는 것이 좋다.
제5 실시예
다음에, 본 발명의 제5 실시예를 설명한다. 제1 내지 제4 실시예와 공통적인 설명은 생략한다. 제5 실시예는 패턴 형성 방법에 관한 것이다.
제1 내지 제4 실시예에서, 도 9와 관련하여, 제2 층(230)은 타겟층으로 작용한다. 이 타켓층에 대한 에칭을 실행하여, 제1 패턴을 형성한다. 다음에, 전술한 방법들에 의해 기판의 얼라인먼트를 실행한다. 이어서, 제2 노광, 현상 및 에칭을 거쳐, 타겟층에 제2 패턴을 형성한다. 즉, 타겟층에는 제1 패턴과 제2 패턴이 순차적으로 분리되어 형성된다.
제5 실시예에서, 도 14를 참조하면, 제2 층은 하드 마스크층으로 작용하고, 타겟층(원하는 패턴이 형성되는 층)이 제1 층과 제2 층 사이에 배치된다. 무엇보다도, 레지스트에 제1 노광을 실행하고, 이 레지스트를 현상하며, 하드 마스크층을 에칭하여, 제1 패턴을 형성한다. 다음에, 전술한 방법들에 의해서 기판의 얼라인먼트를 실행한다. 또한, 제2 노광, 현상 및 에칭을 거쳐, 하드 마스크층에 제2 패턴을 형성한다. 이어서, 제1 층과 제2 층 사이에 배치된 타겟층을 에칭하여, 타겟층에 제1 패턴과 제2 패턴을 동시에 형성한다. 즉, 하드 마스크층에는 제1 패턴과 제2 패턴이 순차적으로 개별적으로 형성되지만, 타겟층에는 동시에 형성된다.
전술한 얼라인먼트 방법들을 제5 실시예에도 적용할 수 있다. 따라서, 제5 실시예에 따르면, 더블 패터닝에서 고정밀도의 기판 얼라인먼트를 실현할 수 있다. 또한, 프로세스로 인한 오차를 감소시킴으로써, 더욱 고정밀도의 기판 얼라인먼트를 실현할 수 있다. 따라서, 패턴 형성시에 발생하는 패턴 시프트를 줄일 수 있다.
제6 실시예
이하, 전술한 얼라인먼트 방법들을 적용할 수 있는 노광 장치를 이용하여 디 바이스(반도체 집적 회로 소자 또는 액정 표시 소자 등)를 제조하는 방법을 설명한다. 디바이스는, 노광 장치를 이용하여, 레지스트가 도포된 기판(웨이퍼나 유리 기판)을 노광하는 단계와, 그 기판(레지스트)을 현상하는 단계와, 그 밖의 주지의 단계(에칭, 레지스트 제거, 다이싱, 본딩 및 패키징)를 거쳐 제조된다. 이 방법은 종래 기술보다 품질이 더 우수한 디바이스의 제조를 가능하게 한다.
본 발명이 예시의 실시예를 참조하여 설명되었지만, 본 발명은 개시된 예시의 실시예에 제한되지 않는다는 것이 이해될 것이다. 다음의 청구범위의 영역은 모든 변형 및 등가의 구조와 기능을 포함하기 위해 가장 광범위하게 해석되어야 한다.
명세서에 포함되어 그 일부를 구성하는 첨부한 도면은 본 발명의 실시예를 설명하며 상세한 설명과 함께 본 발명의 원리를 설명하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 더블 패터닝의 프로세스를 나타내는 플로우챠트.
도 2는 본 발명의 형태로서의 노광 장치의 개략도.
도 3은 얼라인먼트 광학계의 개략도.
도 4a 및 도 4b는 얼라인먼트 마크의 개략 평면도 및 개략 단면도.
도 5a 및 도 5b는 다른 얼라인먼트 마크의 개략 평면도 및 개략 단면도.
도 6은 얼라인먼트 마크의 계측 결과를 나타내는 그래프.
도 7은 신호 처리부를 나타내는 개략도.
도 8은 얼라인먼트 트리를 나타내는 도면.
도 9는 본 발명의 형태로서의 더블 패터닝의 프로세스를 설명하는 도면.
도 10은 AGA의 결과를 요약한 테이블.
도 11a 및 도 11b는 AGA에서의 잔차를 설명하는 도면.
도 12는 얼라인먼트 마크의 파형과 파형 평가값을 설명하는 도면.
도 13은 얼라인먼트 마크의 파형과 파형 평가값을 설명하는 다른 도면.
도 14는 본 발명의 제5 실시예에 따른 더블 패터닝의 프로세스를 나타내는 도면.
도 15는 더블 패터닝의 공지의 프로세스를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
150 : 광학계
156, 157 : 촬상 센서
160 : 신호 처리부
161 : A/D 변환기
162 : 기억부
163 : 연산부
164 : 통신부
170 : 제어부

Claims (15)

  1. 제1 얼라인먼트 마크를 갖는 제1 층과 상기 제1 층 위에 놓이며 제1 패턴 및 제2 얼라인먼트 마크를 갖는 제2 층을 포함하는 기판의 얼라인먼트를 상기 제2 층에 제2 패턴을 형성할 때 실행하는 얼라인먼트 방법으로서,
    상기 제2 층에 상기 제1 패턴 및 상기 제2 얼라인먼트 마크를 형성할 때 실행하는 얼라인먼트에 사용되는 제1 얼라인먼트 계측 데이터를 기억하는 단계 - 상기 제1 얼라인먼트 계측 데이터는 상기 제1 얼라인먼트 마크를 계측하여 취득함 -;
    상기 제2 층 위에 도포된 레지스트를 통해 상기 제2 얼라인먼트 마크를 계측하여 제2 얼라인먼트 계측 데이터를 취득하는 단계;
    상기 제1 얼라인먼트 계측 데이터와 상기 제2 얼라인먼트 계측 데이터 간의 제1 차이를 제1 임계치와 제1 비교하는 단계;
    상기 제1 차이가 상기 제1 임계치보다 큰 경우, 상기 제1 얼라인먼트 계측 데이터와 제3 얼라인먼트 계측 데이터 간의 제2 차이를 제2 임계치와 제2 비교하는 단계 - 상기 제3 얼라인먼트 계측 데이터는 상기 제2 층 위에 도포된 레지스트를 통해 상기 제1 얼라인먼트 마크를 계측하여 취득함 -; 및
    상기 제1 차이가 상기 제1 임계치보다 크고 상기 제2 차이가 상기 제2 임계치보다 작은 경우에는 상기 제3 얼라인먼트 계측 데이터에 따르고, 상기 제1 차이가 상기 제1 임계치보다 작거나 같거나 상기 제2 차이가 상기 제2 임계치보다 크거나 같은 경우에는 상기 제2 얼라인먼트 계측 데이터에 따라서, 상기 기판의 얼라인 먼트를 실행하는 단계
    를 포함하는 얼라인먼트 방법.
  2. 제1 얼라인먼트 마크를 갖는 제1 층과 상기 제1 층 위에 놓이며 제1 패턴 및 제2 얼라인먼트 마크를 갖는 제2 층을 포함하는 기판의 얼라인먼트를 상기 제2 층에 제2 패턴을 형성할 때 실행하는 얼라인먼트 방법으로서,
    상기 제2 층에 상기 제1 패턴 및 상기 제2 얼라인먼트 마크를 형성할 때 실행하는 얼라인먼트에 사용되는 제1 얼라인먼트 계측 데이터를 기억하는 단계 - 상기 제1 얼라인먼트 계측 데이터는 상기 제1 얼라인먼트 마크를 계측하여 취득함 -;
    상기 제2 층 위에 도포된 레지스트를 통해 상기 제2 얼라인먼트 마크 및 상기 제1 얼라인먼트 마크를 계측하여 각각 제2 얼라인먼트 계측 데이터 및 제3 얼라인먼트 계측 데이터를 취득하는 단계;
    상기 제1 얼라인먼트 계측 데이터와 상기 제2 얼라인먼트 계측 데이터 간의 제1 차이를 제1 임계치와 제1 비교하는 단계;
    상기 제1 차이가 상기 제1 임계치보다 큰 경우, 상기 제1 얼라인먼트 계측 데이터와 상기 제3 얼라인먼트 계측 데이터 간의 제2 차이를 제2 임계치와 제2 비교하는 단계; 및
    상기 제1 차이가 상기 제1 임계치보다 크고 상기 제2 차이가 상기 제2 임계치보다 작은 경우에는 상기 제3 얼라인먼트 계측 데이터에 따르고, 상기 제1 차이가 상기 제1 임계치보다 작거나 같거나 상기 제2 차이가 상기 제2 임계치보다 크거 나 같은 경우에는 상기 제2 얼라인먼트 계측 데이터에 따라서, 상기 기판의 얼라인먼트를 실행하는 단계
    를 포함하는 얼라인먼트 방법.
  3. 제1항에 있어서,
    상기 제1 내지 제3 얼라인먼트 계측 데이터는 글로벌 얼라인먼트에서 취득되고, 각각은 상기 기판의 배율 또는 회전량을 나타내는 데이터를 포함하는 얼라인먼트 방법.
  4. 제1항에 있어서,
    제1 내지 제3 얼라인먼트 계측 데이터는 글로벌 얼라인먼트에서 취한 상기 기판의 복수의 쇼트(shot)에 대해 취득되고, 각각은 상기 쇼트들 각각의 잔차(residual) 또는 모든 쇼트에서의 잔차 변동을 나타내는 데이터를 포함하는 얼라인먼트 방법.
  5. 제1항에 있어서,
    상기 제1 내지 제3 얼라인먼트 계측 데이터 각각은 상기 제1 및 제2 얼라인먼트 마크 중 대응하는 얼라인먼트 마크의 신호 파형의 비대칭성을 나타내는 데이터를 포함하는 얼라인먼트 방법.
  6. 제1항에 있어서,
    상기 제1 및 제2 임계치는 상기 제1 및 제2 패턴의 디자인 레이아웃에 따라서 결정되는 얼라인먼트 방법.
  7. 제1항에 있어서,
    글로벌 얼라인먼트에서의 계측 재현성을 a로 나타내면, 상기 제1 임계치는 2a로 표현되고, 상기 제2 임계치는 (1+√2)a로 표현되는 얼라인먼트 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 따른 얼라인먼트 방법에 의해 기판의 얼라인먼트를 실행하는 단계; 및
    상기 얼라인먼트를 실행한 후에, 상기 기판 위에 도포된 상기 레지스트를 노광하여 상기 레지스트에 잠상을 형성하는 단계 - 상기 잠상은 상기 제2 패턴을 형성하기 위해 형성됨 -
    를 포함하는 노광 방법.
  9. 제8항에 따른 노광 방법에 의해 기판 위에 도포된 레지스트를 노광하는 단계;
    상기 노광된 레지스트를 현상하는 단계; 및
    상기 레지스트를 현상한 후에, 상기 제2 층을 에칭하여 상기 제2 층에 상기 제2 패턴을 형성하는 단계
    를 포함하는 패턴 형성 방법.
  10. 제8항에 따른 노광 방법에 의해 기판 위에 도포된 레지스트를 노광하는 단계;
    상기 노광된 레지스트를 현상하는 단계;
    상기 레지스트를 현상한 후에, 상기 제2 층을 에칭하여 상기 제2 층에 상기 제2 패턴을 형성하는 단계; 및
    상기 제2 패턴을 형성한 후에, 타겟층을 에칭하여 상기 타겟층에 상기 제1 패턴과 상기 제2 패턴을 동시에 형성하는 단계 - 상기 타겟층은 상기 제1 층과 상기 제2 층 사이에 배치됨 -
    을 포함하는 패턴 형성 방법.
  11. 원판의 패턴의 상을 기판에 노광 전사하도록 구성된 노광 장치로서,
    상기 기판에 형성된 얼라인먼트 마크를 계측하도록 구성된 계측부;
    상기 계측부가 상기 얼라인먼트 마크를 계측하여 취득한 얼라인먼트 계측 데이터를 기억하도록 구성된 기억부; 및
    상기 기억부에 기억된 상기 얼라인먼트 계측 데이터에 따라서 상기 기판의 얼라인먼트를 제어하도록 구성된 제어부
    를 포함하고,
    상기 기억부는,
    상기 계측부가 제1 얼라인먼트 마크를 계측하여 취득한 제1 얼라인먼트 계측 데이터 - 상기 제1 얼라인먼트 마크는 상기 기판의 제1 층에 형성됨 - ;
    상기 계측부가 제2 얼라인먼트 마크를 계측하여 취득한 제2 얼라인먼트 계측 데이터 - 상기 제1 얼라인먼트 계측 데이터에 따라서 상기 제어부의 제어하에서 상기 기판을 얼라인먼트한 후에 상기 제1 층 위에 놓인 제2 층에 상기 제2 얼라인먼트 마크를 제1 패턴과 함께 형성하고, 상기 제2 층 위에 도포된 레지스트를 통해 상기 제2 얼라인먼트 마크를 계측함 - ; 및
    상기 제2 층 위에 도포된 레지스트를 통해 상기 계측부가 상기 제1 얼라인먼트 마크를 계측하여 취득한 제3 얼라인먼트 계측 데이터
    를 기억하고,
    상기 제2 층에 형성되는 제2 패턴의 상이 상기 레지스트에 노광 전사되는 경우, 상기 제어부는, 상기 제1 얼라인먼트 계측 데이터와 상기 제2 얼라인머트 계측 데이터 간의 차이가 제1 임계치 보다 크고 상기 제1 얼라인먼트 계측 데이터와 상기 제3 얼라인먼트 계측 데이터 간의 차이가 제2 임계치보다 작은 경우에는 상기 제3 얼라인먼트 계측 데이터에 따르고, 상기 제1 얼라인먼트 계측 데이터와 상기 제2 얼라인먼트 계측 데이터 간의 차이가 상기 제1 임계치보다 작거가 같거나 상기 제1 얼라인먼트 계측 데이터와 상기 제3 얼라인먼트 계측 데이터 간의 차이가 상기 제2 임계치보다 크거나 같은 경우에는 상기 제2 얼라인먼트 계측 데이터에 따라서, 상기 기판의 얼라인먼트를 제어하는 노광 장치.
  12. 제1 얼라인먼트 마크를 갖는 제1 층과 상기 제1 층 위에 놓이며 제1 패턴 및 제2 얼라인먼트 마크를 갖는 제2 층을 포함하는 기판의 얼라인먼트를 상기 제2 층에 제2 패턴을 형성할 때 실행하는 얼라인먼트 방법으로서,
    상기 제2 층에 상기 제1 패턴 및 상기 제2 얼라인먼트 마크를 형성할 때 실행하는 얼라인먼트에 사용되는 제1 얼라인먼트 계측 데이터를 기억하는 단계 - 상기 제1 얼라인먼트 계측 데이터는 상기 제1 얼라인먼트 마크를 계측하여 취득함 -;
    상기 제2 층 위에 도포된 레지스트를 통해 상기 제2 얼라인먼트 마크를 계측하여 제2 얼라인먼트 계측 데이터를 취득하는 단계;
    상기 제2 층 위에 도포된 레지스트를 통해 상기 제1 얼라인먼트 마크를 계측하여 제3 얼라인먼트 계측 데이터를 취득하는 단계; 및
    상기 제1 얼라인먼트 계측 데이터와 상기 제2 얼라인먼트 계측 데이터 간의 차이에 따라서, 또는 상기 제1 얼라인먼트 계측 데이터와 상기 제2 얼라인먼트 계측 데이터 간의 차이 및 상기 제1 얼라인먼트 계측 데이터와 상기 제3 얼라인먼트 계측 데이터 간의 차이에 따라서, 상기 기판의 얼라인먼트를 실행하는 단계
    를 포함하는 얼라인먼트 방법.
  13. 제12항에 따른 얼라인먼트 방법에 의해 기판의 얼라인먼트를 실행하는 단계; 및
    상기 얼라인먼트를 실행한 후에, 상기 기판 위에 도포된 상기 레지스트를 노광하여 상기 레지스트에 잠상을 형성하는 단계 - 상기 잠상은 상기 제2 패턴을 형 성하기 위해 형성됨 -
    를 포함하는 노광 방법.
  14. 제13항에 따른 노광 방법에 의해 기판 위에 도포된 레지스트를 노광하는 단계;
    상기 노광된 레지스트를 현상하는 단계; 및
    상기 레지스트를 현상한 후에, 상기 제2 층을 에칭하여 상기 제2 층에 상기 제2 패턴을 형성하는 단계
    를 포함하는 패턴 형성 방법.
  15. 제13항에 따른 노광 방법에 의해 기판 위에 도포된 레지스트를 노광하는 단계;
    상기 노광된 레지스트를 현상하는 단계;
    상기 레지스트를 현상한 후에, 상기 제2 층을 에칭하여 상기 제2 층에 상기 제2 패턴을 형성하는 단계; 및
    상기 제2 패턴을 형성한 후에, 타겟층을 에칭하여 상기 타겟층에 상기 제1 패턴과 상기 제2 패턴을 동시에 형성하는 단계 - 상기 타겟층은 상기 제1 층과 상기 제2 층 사이에 배치됨 -
    을 포함하는 패턴 형성 방법.
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