KR20090049848A - 플라즈마 디스플레이 장치 - Google Patents

플라즈마 디스플레이 장치 Download PDF

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엘지전자 주식회사
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Abstract

본 발명은 플라즈마 디스플레이 패널에 구동 신호를 공급하는 구동 장치 및 그를 이용한 플라즈마 디스플레이 장치에 관한 것으로, 스캔 전극에 공급되는 리셋 신호는 제1 전압으로부터 제2 전압까지 점진적으로 하강하는 셋다운 구간을 포함하고, 하나의 프레임을 구성하는 복수의 서브필드들 중 적어도 하나의 리셋 구간에서 셋다운 구간동안 서스테인 전극에 공급되는 바이어스 전압이 2 이상의 값을 가지는 것을 특징으로 한다.
본 발명에 의하면, 방전셀들을 초기화시키기 위한 리셋 구간 중 리셋 신호의 전압이 점진적으로 하강하는 셋다운 구간동안 서스테인 전극에 공급되는 바이어스 전압을 변화시킴으로써, 초기화 방전을 안정적으로 수행함과 동시에 플라즈마 디스플레이 패널의 오방전을 개선할 수 있으며, 특히 패널의 장기간 사용에 따른 휘점 오방전 발생 가능성을 감소시킬 수 있다.
플라즈마 디스플레이 패널, 방전셀 초기화, 리셋 신호

Description

플라즈마 디스플레이 장치{Plasma display apparatus}
본 발명은 플라즈마 디스플레이 장치에 관한 것으로서, 보다 상세하게는 플라즈마 디스플레이 패널을 구동시키는 방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel,이하 PDP라 함)은 불활성 혼합가스의 방전시 발생하는 진공자외선(VUV)에 의해 형광체를 여기 발광시킴으로써 화상을 표시한다.
이러한 PDP는 대형화와 박막화가 용이할 뿐만 아니라 구조가 단순해짐으로 제작이 용이해지고 아울러 다른 평면 표시장치에 비하여 휘도 및 발광효율이 높다는 장점을 가진다. 특히, 교류 면방전형 3전극 플라즈마 디스플레이 패널은 방전시 표면에 벽전하가 축적되어 방전에 의해 발생되는 스퍼터링으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 이점을 가진다.
플라즈마 디스플레이 패널은 화상의 계조를 구현하기 위하여, 모든셀을 초기화 하기 위한 리셋(Reset)기간, 셀을 선택하기 위한 어드레스 기간(Address)과 선택된 셀에서 표시방전을 일으키는 서스테인 기간(Sustain)으로 시분할 구동된다.
상기 리셋 구간동안 모든 전극들이 어드레싱을 위한 벽전하 상태로 초기화되 지 않는 경우, 어드레스 구간에서 오방전 또는 방전 미발생 현상이 생길 수 있으며, 그로 인해 디스플레이 화상의 화질이 저하되는 문제가 있었다.
본 발명이 이루고자 하는 기술적 과제는, 플라즈마 디스플레이 장치에 구비되는 패널 구동 장치에 있어 상기와 같은 문제점을 해결하기 위해, 어드레싱 이전에 방전셀들을 효과적으로 초기화하여 패널을 안정적으로 구동시킬 수 있는 플라즈마 디스플레이 장치를 제공하는데 그 목적이 있다.
상기한 과제를 해결하기 위한 본 발명에 따른 플라즈마 디스플레이 장치는, 상부기판에 형성되는 복수의 스캔전극들 및 서스테인전극들과 하부기판에 형성되는 복수의 어드레스전극들을 구비하는 플라즈마 디스플레이 패널; 및 상기 복수의 전극들에 구동 신호를 공급하는 구동부를 포함하고, 상기 스캔 전극에 공급되는 리셋 신호는 제1 전압으로부터 제2 전압까지 점진적으로 하강하는 셋다운 구간을 포함하고, 하나의 프레임을 구성하는 복수의 서브필드들 중 적어도 하나의 리셋 구간에서 상기 셋다운 구간동안 상기 서스테인 전극에 공급되는 바이어스 전압이 2 이상의 값을 가지는 것을 특징으로 한다.
본 발명에 의하면, 방전셀들을 초기화시키기 위한 리셋 구간 중 리셋 신호의 전압이 점진적으로 하강하는 셋다운 구간동안 서스테인 전극에 공급되는 바이어스 전압을 변화시킴으로써, 초기화 방전을 안정적으로 수행함과 동시에 플라즈마 디스플레이 패널의 오방전을 개선할 수 있으며, 특히 패널의 장기간 사용에 따른 휘점 오방전 발생 가능성을 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 패널 구동 장치 및 그를 이용한 플라즈마 디스플레이 장치에 관하여 상세히 설명한다. 도 1은 플라즈마 디스플레이 패널의 구조에 대한 일실시예를 사시도로 도시한 것이다.
도 1에 도시된 바와 같이, 플라즈마 디스플레이 패널은 상부기판(10) 상에 형성되는 유지 전극 쌍인 스캔 전극(11) 및 서스테인 전극(12), 하부기판(20) 상에 형성되는 어드레스 전극(22)을 포함한다.
상기 유지 전극 쌍(11, 12)은 통상 인듐틴옥사이드(Indium-Tin-Oxide;ITO)로 형성된 투명전극(11a, 12a)과 버스 전극(11b, 12b)을 포함하며, 상기 버스 전극(11b, 12b)은 은(Ag), 크롬(Cr) 등의 금속 또는 크롬/구리/크롬(Cr/Cu/Cr)의 적층형이나 크롬/알루미늄/크롬(Cr/Al/Cr)의 적층형으로 형성될 수 있다. 버스 전극(11b, 12b)은 투명전극(11a, 12a) 상에 형성되어, 저항이 높은 투명전극(11a, 12a)에 의한 전압 강하를 줄이는 역할을 한다.
한편, 본 발명의 일실시예에 따르면 유지 전극쌍(11, 12)은 투명전극(11a 12a)과 버스 전극(11b, 12b)이 적층된 구조 뿐만 아니라, 투명 전극(11a, 12a)이 없이 버스 전극(11b, 12b)만으로도 구성될 수 있다. 이러한 구조는 투명 전극(11a, 12a)을 사용하지 않으므로, 패널 제조의 단가를 낮출 수 있는 장점이 있다. 이러한 구조에 사용되는 버스 전극(11b, 12b)은 위에 열거한 재료 이외에 감광성 재료등 다양한 재료가 가능할 것이다.
스캔 전극(11) 및 서스테인 전극(12)의 투명전극(11a, 12a)과 버스전극(11b, 11c)의 사이에는 상부 기판(10)의 외부에서 발생하는 외부광을 흡수하여 반사를 줄여주는 광차단의 기능과 상부 기판(10)의 퓨리티(Purity) 및 콘트라스트를 향상시키는 기능을 하는 블랙 매트릭스(Black Matrix, BM, 15)가 배열된다.
본 발명의 일실시예에 따른 블랙 매트릭스(15)는 상부 기판(10)에 형성되는데, 격벽(21)과 중첩되는 위치에 형성되는 제1 블랙 매트릭스(15)와, 투명전극(11a, 12a)과 버스전극(11b, 12b)사이에 형성되는 제2 블랙 매트릭스(11c, 12c)로 구성될 수 있다. 여기서, 제 1 블랙 매트릭스(15)와 블랙층 또는 블랙 전극층이라고도 하는 제 2 블랙 매트릭스(11c, 12c)는 형성 과정에서 동시에 형성되어 물리적으로 연결될 수 있고, 동시에 형성되지 않아 물리적으로 연결되지 않을 수도 있다.
또한, 물리적으로 연결되어 형성되는 경우, 제 1 블랙 매트릭스(15)와 제 2 블랙 매트릭스(11c, 12c)는 동일한 재질로 형성되지만, 물리적으로 분리되어 형성되는 경우에는 다른 재질로 형성될 수 있다.
스캔 전극(11)과 서스테인 전극(12)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(13)과 보호막(14)이 적층된다. 상부 유전체층(13)에는 방전에 의하여 발생된 하전입자들이 축적되고, 유지 전극 쌍(11, 12)을 보호하는 기능을 수행할 수 있다. 보호막(14)은 가스 방전시 발생된 하전입자들의 스피터링으로부터 상부 유전체층(13)을 보호하고, 2차 전자의 방출 효율을 높이게 된다.
또한, 어드레스 전극(22)은 스캔 전극(11) 및 서스테인 전극(12)과 교차되는 방향으로 형성된다. 또한, 어드레스 전극(22)이 형성된 하부기판(20) 상에는 하부 유전체층(24)과 격벽(21)이 형성된다.
또한, 하부 유전체층(24)과 격벽(21)의 표면에는 형광체층(23)이 형성된다. 격벽(21)은 세로 격벽(21a)와 가로 격벽(21b)가 폐쇄형으로 형성되고, 방전셀을 물리적으로 구분하며, 방전에 의해 생성된 자외선과 가시광이 인접한 방전셀에 누설되는 것을 방지한다.
본 발명의 일실시예에는 도 1에 도시된 격벽(21)의 구조뿐만 아니라, 다양한 형상의 격벽(21)의 구조도 가능할 것이다. 예컨대, 세로 격벽(21a)과 가로 격벽(21b)의 높이가 다른 차등형 격벽 구조, 세로 격벽(21a) 또는 가로 격벽(21b) 중 적어도 하나 이상에 배기 통로로 사용 가능한 채널(Channel)이 형성된 채널형 격벽 구조, 세로 격벽(21a) 또는 가로 격벽(21b) 중 하나 이상에 홈(Hollow)이 형성된 홈형 격벽 구조 등이 가능할 것이다.
여기서, 차등형 격벽 구조인 경우에는 가로 격벽(21b)의 높이가 높은 것이 더 바람직하고, 채널형 격벽 구조나 홈형 격벽 구조인 경우에는 가로 격벽(21b)에 채널이 형성되거나 홈이 형성되는 것이 바람직할 것이다.
한편, 본 발명의 일실시예에서는 R, G 및 B 방전셀 각각이 동일한 선상에 배열되는 것으로 도시 및 설명되고 있지만, 다른 형상으로 배열되는 것도 가능할 것이다. 예컨대, R, G 및 B 방전셀이 삼각형 형상으로 배열되는 델타(Delta) 타입의 배열도 가능할 것이다. 또한, 방전셀의 형상도 사각형상 뿐만 아니라, 오각형, 육각형 등의 다양한 다각 형상도 가능할 것이다.
또한, 형광체층(23)은 가스 방전시 발생된 자외선에 의해 발광되어 적색(R), 녹색(G) 또는 청색(B) 중 어느 하나의 가시광을 발생하게 된다. 여기서, 상부/하부 기판(10, 20)과 격벽(21) 사이에 마련된 방전공간에는 방전을 위한 He+Xe, Ne+Xe 및 He+Ne+Xe 등의 불활성 혼합가스가 주입된다.
도 2는 플라즈마 디스플레이 패널의 전극 배치에 대한 일실시예를 도시한 것으로, 플라즈마 디스플레이 패널을 구성하는 복수의 방전셀들은 도 2에 도시된 바와 같이 매트릭스 형태로 배치되는 것이 바람직하다. 복수의 방전셀들은 각각 스캔 전극 라인(Y1 내지 Ym), 서스테인 전극 라인(Z1 내지 Zm) 및 어드레스 전극 라인(X1 내지 Xn)의 교차부에 마련된다. 스캔 전극 라인(Y1 내지 Ym)은 순차적으로 구동되거나 동시에 구동될 수 있고, 서스테인 전극 라인(Z1 내지 Zm)은 동시에 구동될 수 있다. 어드레스 전극라인(X1 내지 Xn)은 기수 번째 라인들과 우수 번째 라인들로 분할되어 구동되거나 순차적으로 구동될 수 있다.
도 2에 도시된 전극 배치는 본 발명에 따른 플라즈마 패널의 전극 배치에 대한 일실시예에 불과하므로, 본 발명은 도 2에 도시된 플라즈마 디스플레이 패널의 전극 배치 및 구동 방식에 한정되지 아니한다. 예컨데, 상기 스캔 전극 라인(Y1 내지 Ym)들 중 2 개의 스캔 전극 라인이 동시에 스캐닝되는 듀얼 스캔(dual scan) 방식도 가능하다. 또한, 상기 어드레스 전극 라인(X1 내지 Xn)은 패널의 중앙 부분에서 상, 하로 분할되어 구동될 수도 있다.
도 3은 하나의 프레임(frame)을 복수의 서브필드로 나누어 시분할 구동시키는 방법에 대한 일실시예를 타이밍도로 도시한 것이다. 단위 프레임은 시분할 계조 표시를 실현하기 위하여 소정 개수 예컨대 8개의 서브필드들(SF1, ..., SF8)로 분할될 수 있다. 또한, 각 서브필드(SF1, ...SF8)는 리셋 구간(미도시)과, 어드레스 구간(A1, ..., A8)및, 서스테인 구간(S1, ..., S8)로 분할된다.
여기서, 본 발명의 일실시예에 따르면 리셋 구간은 복수 개의 서브필드 중 적어도 하나에서 생략될 수 있다. 예컨대, 리셋 구간은 최초의 서브필드에서만 존재하거나, 최초의 서브필드와 전체 서브필드 중 중간 정도의 서브필드에서만 존재할 수도 있다.
각 어드레스 구간(A1, ..., A8)에서는, 어드레스 전극(X)에 표시 데이터 신호가 인가되고, 각 스캔 전극(Y)에 상응하는 스캔 펄스가 순차적으로 인가된다.
각 서스테인 구간(S1, ...,S8)에서는, 스캔 전극(Y)과 서스테인 전극(Z)에 서스테인 펄스가 교호하게 인가되어, 어드레스 구간(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 서스테인 방전을 일으킨다.
플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 서스테인 방전 구간(S1, ..., S8)내의 서스테인 방전 펄스 개수에 비례한다. 1 화상을 형성하는 하나의 프레임이, 8개의 서브필드와 256계조로 표현되는 경우에, 각 서브필드에는 차례대로 1, 2, 4, 8, 16, 32, 64, 128의 비율로 서로 다른 서스테인 펄스의 수가 할당될 수 있다. 만일 133계조의 휘도를 얻기 위해서는, 서브필드1 구간, 서브필드3 구간 및 서브필드8 구간 동안 셀들을 어드레싱하여 서스테인 방전하면 된다.
각 서브필드에 할당되는 서스테인 방전 수는, APC(Automatic Power Control)단계에 따른 서브필드들의 가중치에 따라 가변적으로 결정될 수 있다. 즉, 도 3에 서는 한 프레임을 8개의 서브필드로 분할하는 경우를 예로 들어 설명하였으나 본 발명은 그에 한정되지 아니하며, 한 프레임을 형성하는 서브필드의 수를 설계사양에 따라 다양하게 변형하는 것이 가능하다. 예를 들어, 한 프레임을 12 또는 16 서브필드 등과 같이, 8 서브필드 이상으로 분할하여 플라즈마 디스플레이 패널을 구동시킬 수 있다.
또한 각 서브필드에 할당되는 서스테인 방전 수는 감마특성이나 패널특성을 고려하여 다양하게 변형하는 것이 가능하다. 예컨대, 서브필드 4에 할당된 계조도를 8에서 6으로 낮추고, 서브필드 6 에 할당된 계조도를 32 에서 34 로 높일 수 있다.
도 4는 상기 분할된 하나의 서브필드에 대해, 플라즈마 디스플레이 패널을 구동시키기 위한 구동 신호들에 대한 일실시예를 타이밍도로 도시한 것이다.
상기 서브필드는 스캔 전극들(Y) 상에 정극성 벽전하를 형성하고 서스테인 전극들(Z) 상에 부극성 벽전하를 형성하기 위한 프리 리셋(pre reset) 구간, 프리 리셋 구간에 의해 형성된 벽전하 분포를 이용하여 전 화면의 방전셀들을 초기화하기 위한 리셋(reset) 구간, 방전셀을 선택하기 위한 어드레스(address) 구간 및 선택된 방전셀들의 방전을 유지시키기 위한 서스테인(sustain) 구간을 포함한다.
리셋 구간은 셋업(setup) 구간 및 셋 다운(setdown) 구간으로 이루어지며, 상기 셋업 구간에서는 모든 스캔 전극으로 상승 램프 파형(Ramp-up)이 동시 인가되어 모든 방전셀에서 미세 방전이 발생되고, 이에 따라 벽전하가 생성된다. 상기 셋다운 구간에는 상기 상승 램프 파형(Ramp-up)의 피크 전압보다 낮은 정극성 전압에 서 하강하는 하강 램프파형(Ramp-down)이 모든 스캔 전극(Y)으로 동시에 인가되어 모든 방전셀에서 소거방전이 발생되고, 이에 따라 셋업 방전에 의해 생성된 벽전하 및 공간전하 중 불요 전하를 소거시킨다.
어드레스 구간에는 스캔 전극으로 부극성의 스캔 신호(scan)가 순차적으로 인가되고, 이와 동시에 상기 어드레스 전극(X)으로 정극성 전압(Va)을 가지는 데이터 신호(data)가 인가된다. 이러한 상기 스캔 신호(scan)와 데이터 신호(data) 간의 전압 차와 상기 리셋 구간 동안 생성된 벽전압에 의해 어드레스 방전이 발생 되어 셀이 선택된다. 한편, 상기 셋다운 구간과 어드레스 구간 동안에 상기 서스테인 전극에는 서스테인 전압을 유지하는 신호가 인가된다.
상기 서스테인 구간에는 스캔 전극과 서스테인 전극에 교번적으로 서스테인 전압(Vs)을 가지는 서스테인 펄스가 인가되어 스캔 전극과 서스테인 전극 사이에 면방전 형태로 서스테인 방전이 발생된다.
도 4에 도시된 구동 파형들은 본 발명에 따른 플라즈마 디스플레이 패널을 구동시키기 위한 신호들에 대한 일실시예로서, 상기 도 4에 도시된 파형들에 의해 본 발명은 한정되지 아니한다. 예컨데, 상기 프리 리셋 구간이 생략될 수 있으며, 도 4에 도시된 구동 신호들의 극성 및 전압 레벨은 필요에 따라 변경이 가능하고, 상기 서스테인 방전이 완료된 후에 벽전하 소거를 위한 소거 신호가 서스테인 전극에 인가될 수도 있다. 또한, 상기 서스테인 신호가 스캔 전극(Y)과 서스테인(Z) 전극 중 어느 하나에만 인가되어 서스테인 방전을 일으키는 싱글 서스테인(single sustain) 구동도 가능하다.
도 5 내지 도 7은 본 발명에 따른 패널 구동 신호의 파형에 대한 실시예들을 타이밍도로 도시한 것이다.
도 5를 참조하면, 스캔 전극에 공급되는 리셋 신호는 전압이 Vst까지 점진적으로 상승하는 셋업구간, 상기 Vst를 유지하는 유지구간 및 상기 Vst로부터 점진적으로 하강하는 셋다운 구간을 순차적으로 포함할 수 있다.
본 발명에 따른 플라즈마 디스플레이 패널에 공급되는 구동 신호 파형에 의하면, 셋다운 구간(s3)동안 서스테인 전극(Z)에 공급되는 바이어스 전압이 2 이상의 값을 가질 수 있다.
예를 들어, 셋다운 구간(s3)의 시작 시점에서는 서스테인 전극(Z)에 높은 바이어스 전압(Vzb1)이 공급되고, 일정 시간이 경과한 후부터는 상기 Vzb1보다 낮은 바이어스 전압(Vzb2)이 서스테인 전극(Z)에 공급될 수 있다.
리셋 구간 중 상기 셋다운 구간(s3)에서는 부극성 전압까지 점진적으로 하강하는 신호가 스캔 전극(Y)에 공급됨에 따라, 셋업 구간에서 스캔 전극(Y)에 형성된 벽전하 중 불요 전하를 소거한다.
좀 더 구체적으로, 상기 셋다운 구간(s3)동안 스캔 전극(Y)에 점진적으로 하강하는 신호가 공급되고 서스테인 전극(Z)에 정극성의 바이어스 전압(Vzb)이 공급되어, 상기 양 전극 사이에 약한 방전이 발생하며, 상기 방전에 의해 불요 벽전하가 소거되게 된다.
셋다운 구간(s3)에서의 방전이 불안정한 경우 불요 벽전하가 충분히 소거되지 않을 수 있으며, 그에 따라 휘점 오방전 및 어드레스 오방전이 발생할 수 있다.
또한, 패널의 장기간 사용에 따라 MgO 보호층 또는 형광체층등의 열화가 발생할 수 있으며, 그에 따라 패널의 면 방전 및 대향 방전과 같은 방전 특성이 변화할 수 있다. 따라서 패널의 사용기간이 길어짐에 따라 상기와 같은 휘점 오방전 또는 어드레스 오방전의 발생 가능성이 더욱 높아질 수 있다.
도 5에 도시된 바와 같이, 셋다운 구간(s3)의 시작 시점에서 높은 바이어스 전압(Vzb1)을 서스테인 전극(Z)에 공급함에 따라 스캔 전극(Y)과 서스테인 전극(Z) 간의 약방전을 안정화할 수 있으며, 그에 따라 휘점 오방전 및 어드레스 오방전을 효과적으로 제어할 수 있다.
다만, 셋다운 구간(s3) 전체에서 높은 바이어스 전압(Vzb1)을 공급하는 경우, 과도한 방전의 발생으로 인해 셋다운 구간(s3)에서 휘점 오방전이 발생할 수 있다.
즉, 상기 셋다운 구간(s3)에서 방전이 과하게 발생하여 휘점 오방전이 발생할 수 있으며, 패널의 사용기간이 길어짐에 따른 방전 특성 변화에 의해 상기와 같은 휘점 오방전 발생 가능성이 더욱 높아질 수 있다.
따라서 도 5에 도시된 바와 같이 셋다운 구간(s3)의 시작 후 일정 시간이 지난 후부터는 상기 Vzb1보다 낮은 바이어스 전압(Vzb2)을 서스테인 전극(Z)에 공급하여 상기 셋다운 구간(s3)의 후반부에서 발생하는 방전량을 조절할 수 있으며, 그에 따라 방전 특성의 변화 등에 따른 휘점 오방전 발생을 방지할 수 있다.
구동 회로 구성의 용이성 및 셋다운 구간(s3)에서의 방전 안정화를 위해 서스테인 전극(Z)에 공급되는 높은 바이어스 전압(Vzb1)은 서스테인 전압(Vs)이거나 그와 유사한 전압 레벨을 가지는 전압일 수 있으며, 그 후에 공급되는 낮은 바이어스 전압(Vzb2)은 휘점 오방전 발생을 방지하기 위해 서스테인 전압(Vs)보다 낮을 수 있다.
또한, 서스테인 전극(Z)에 공급되는 바이어스 전압(Vzb1, Vzb2)은 리셋 신호의 최고 전압(Vst)보다 낮으며, 서스테인 전극(Z)에 공급되는 높은 바이어스 전압(Vzb1)은 셋다운 구간(s3)의 시작 전압(V1)과 동일하고, 서스테인 전극(Z)에 공급되는 낮은 바이어스 전압(Vzb2)은 셋다운 구간(s3)의 시작 전압(V1)보다 낮을 수 있다.
셋다운 구간(s3)동안 스캔 전극(Y)과 서스테인 전극(Z) 사이에 일정 전압 이상의 전압차를 유지하여 상기 양 전극간 면방전 발생에 의해 불요 전하를 소거하기 위해서는, 서스테인 전극(Z)에 공급되는 바이어스 전압(Vzb1, Vzb2)은 어드레스 구간에서 스캔 전극(Y)에 공급되는 스캔 바이어스 전압보다는 크며, 보다 바람직하게는 스캔 전압(Vsc)의 절대값보다 큰 값을 가질 수 있다.
다만, 셋다운 구간(s3)동안 서스테인 전극(Z)에 공급되는 바이어스 전압(Vzb1, Vzb2) 간 차이가 너무 커지는 경우, 셋다운 구간(s3)동안에 발생해야하는 스캔 전극(Y)과 서스테인 전극(Z) 간 면방전 발생이 감소하여 어드레스 오방전이 발생하는 등, 오히려 오방전 가능성이 증가할 수 있다.
다음의 표 1은 셋다운 구간(s3)동안 서스테인 전극(Z)에 공급되는 바이어스 전압(Vzb1, Vzb2)의 변화에 따른 오방전 발생 여부를 측정한 결과이다.
Figure 112007081743004-PAT00001
표 1을 참조하면, 서스테인 전극(Z)에 공급되는 높은 바이어스 전압(Vzb1)이 낮은 바이어스 전압(Vzb2)의 1.6배 이상인 경우, 셋다운 구간(s3)의 전반부에서 스캔 전극(X)과 서스테인 전극(Z) 간 과도한 전압 차에 의해 휘점 오방전이 발생할 수 있으며, 셋다운 구간(s3)에서 불요 전하의 충분한 소거가 이루어지지 않아 점멸 오방전 또는 어드레스 오방전이 발생할 수 있음을 알 수 있다.
따라서 셋다운 구간(s3)에서의 불요 벽전하의 충분한 소거와 과도한 방전 발생 방지를 통해 오방전을 개선하기 위해, 서스테인 전극(Z)에 공급되는 높은 바이어스 전압(Vzb1)은 낮은 바이어스 전압(Vzb2)의 1.55배 이하일 수 있다.
또한, 서스테인 전극(Z)에 공급되는 높은 바이어스 전압(Vzb1) 공급되는 제1 구간(a1)의 길이가 증가하는 경우 셋다운 구간(s3)동안 과도한 방전이 발생하여 휘점 오방전 발생 가능성이 높아질 수 있으며, 서스테인 전극(Z)에 공급되는 낮은 바이어스 전압(Vzb1) 공급되는 제2 구간(a2)의 길이가 증가하는 경우에는 셋다운 구간(s3)동안에 발생해야하는 스캔 전극(Y)과 서스테인 전극(Z) 간 면방전 발생이 감소하여 점멸 오방전이 발생할 수 있다.
다음의 표 2은 상기 제1 구간(a1)의 길이와 셋다운 구간(s3)의 길이의 변화에 따른 휘점 오방전 및 점멸 오방전 발생 여부를 측정한 결과이다.
Figure 112007081743004-PAT00002
표 2를 참조하면, 셋다운 구간(s3)의 길이가 제1 구간(a1)의 길이의 1.5배 이하일 때 과도한 방전 발생에 의해 휘점 오방전이 발생할 수 있으며, 2.6배 이상인 경우에는 면 방전 발생의 감소에 따라 점멸 오방전이 발생할 수 있음을 알 수 있다.
따라서 셋다운 구간(s3)에서의 불요 벽전하의 충분한 소거와 과도한 방전 발생 방지를 통해 휘점 오방전 및 점멸 오방전을 동시에 감소시키기 위해, 셋다운 구간(s3)의 길이가 제1 구간(a1)의 길이의 1.6배 내지 2.5배일 수 있다.
또한, 도 5에 도시된 바와 같이 어드레스 구간동안 서스테인 전극(Z)에는 낮은 바이어스 전압(Vzb2)이 공급될 수 있으며, 서스테인 구간 이전에 서스테인 전극(Z)에 공급되는 전압은 높은 바이어스 전압(Vzb1)으로 상승할 수 있다.
도 6을 참조하면, 셋다운 구간(s3)은 전압이 점진적으로 하강하는 제1, 2 셋다운 구간(s31, s32)을 포함하고, 상기 제1, 2 셋다운 구간(s31, s32) 사이에 일정 전압을 유지하는 구간을 포함할 수 있다.
상기 제1 셋다운 구간(s31)동안 서스테인 전극(Z)에 높은 바이어스 전압(Vzb1)이 공급되고, 상기 제2 셋다운 구간(s32)동안 서스테인 전극(Z)에 낮은 바이어스 전압(Vzb2)이 공급될 수 있다. 또한, 상기 제1, 2 셋다운 구간(s31, s32) 사이에 일정 전압을 유지하는 구간동안에는 높은 바이어스 전압(Vzb1)이 서스테인 전극(Z)에 공급될 수 있다.
좀 더 구체적으로, 상기 제1, 2 셋다운 구간(s31, s32) 사이의 유지 구간에서, 서스테인 전극(Z)에 공급되는 전압이 Vzb1에서 Vzb2로 변화할 수 있으며, 보다 바람직하게는 상기 제1, 2 셋다운 구간(s31, s32) 사이의 유지 구간의 종료 시점에서 서스테인 전극(Z)에 공급되는 바이어스 전압이 변화할 수 있다.
이 때, 셋다운 구간(s3)에서 방전을 안정적으로 발생시켜 불요 전하를 소거하기 위해, 서스테인 전극(Z)에 공급되는 바이어스 전압(Vzb1, Vzb2)은 제1, 2 셋다운 구간(s31, s32) 사이의 유지 구간에서 스캔 전극(Y)에 공급되는 전압보다 크며, 보다 바람직하게는 제2 셋다운 구간(s32)동안 리셋 신호의 전압 감소량보다 클 수 있다.
도 7은 본 발명에 따른 구동 신호 파형에 대한 다른 실시예를 나타낸 것으로, 셋다운 구간(s3) 중 일부 구간에서 서스테인 전극(Z)에 공급되는 전압이 점진적으로 감소할 수 있다.
도 7을 참조하면, 셋다운 구간(s3) 중 제1 구간(a1)에서 서스테인 전극(Z)에 높은 바이어스 전압(Vzb1)이 공급되고, 제2 구간(a2)에서 서스테인 전극(Z)에 낮은 바이어스 전압(Vzb2)이 공급되며, 제3 구간(a3)에서는 서스테인 전극(Z)에 공급되는 전압이 점진적으로 감소할 수 있다.
방전셀의 방전 특성에 따라, 일부 방전셀에서 셋다운 구간(s3)동안 휘점 오방전이 발생할 수 있다. 예를 들어, 패널의 장기간 사용에 따라 MgO 보호층 또는 형광체층등의 열화가 발생할 수 있으며, 그에 따라 패널의 면 방전 및 대향 방전과 같은 방전 특성이 변화할 수 있다.
상기와 같은 방전 특성의 변화에 따라 셋다운 구간(s3)에서 방전이 과하게 발생하여 휘점 오방전이 발생할 수 있으며, 패널의 사용기간이 길어짐에 따라 상기와 같은 휘점 오방전 발생 가능성이 더욱 높아질 수 있다.
도 6에 도시된 바와 같이 셋다운 구간(s3) 중 제3 구간(a3)에서 서스테인 전극(Z)에 공급되는 전압을 점진적으로 감소시켜 셋다운 구간(s3)에서 발생하는 방전량을 감소시킬 수 있으며, 그에 따라 방전 특성의 변화 등에 따른 휘점 오방전 발생을 방지할 수 있다.
본 발명의 일실시예에 의하면, 셋다운 구간(s3) 중 제3 구간(a3)에서 서스테인 전극(Z)을 플로팅(floating) 시킴으로써, 제3 구간(a3)에서 서스테인 전극(Z)에 공급되는 전압을 점진적으로 감소시킬 수 있다.
상기와 같이 서스테인 전극(Z)을 플로팅(floating)시키는 경우, 제3 구간(a3)에서 서스테인 전극(Z)에 공급되는 전압의 하강 기울기는 스캔 전극에 공급되는 리셋 신호의 하강 기울기와 동일할 수 있다.
셋다운 구간(s3)의 종료 시점 부근에서는 면 방전과 대향 방전이 동시에 발생할 수 있으며, 그에 따라 면 방전 특성 및 대향 방전 특성의 변화에 따라 상기 셋다운 구간(s3)의 종료 시점 부근에서 휘점 오방전이 발생할 가능성이 매우 높을 수 있다.
따라서 제3 구간(a3)은 셋다운 구간(s3)의 종료 시점을 포함하도록 셋다운 구간(s3)의 후반부에 위치하는 것이 휘점 오방전 발생 방지에 있어 효과적일 수 있다. 예를 들어, 제3 구간(a3)은 제2 셋다운 구간(s32)에 포함될 수 있다.
다만 제3 구간(a3)의 길이가 과도하게 길어지는 경우 셋다운 구간(s3)동안 발생해야 하는 불요 벽전하의 소거가 충분히 수행되지 않을 수 있으므로, 제3 구간(a3)의 길이는 상기 셋다운 구간(s3)의 길이의 0.75배 이하인 것이 바람직하다.
또한 제3 구간(a3)의 길이가 증가하는 경우 셋다운 구간(s3)동안에 발생해야하는 스캔 전극(Y)과 서스테인 전극(Z) 간 면방전 발생이 감소하여 점멸 오방전이 발생할 수 있다.
다음의 표 3은 제3 구간(a3)의 길이와 셋다운 구간(s3) 전체 길이의 변화에 따른 휘점 오방전 및 점멸 오방전 발생 여부를 측정한 결과이다.
Figure 112007081743004-PAT00003
표 3을 참조하면, 제3 구간(a3)의 길이가 셋다운 구간(s3)의 길이의 0.03배 이하일 때 과도한 방전 발생에 의해 휘점 오방전이 발생할 수 있으며, 0.34배 이상인 경우에는 면 방전 발생의 감소에 따라 점멸 오방전이 발생할 수 있음을 알 수 있다.
따라서 셋다운 구간에서의 불요 벽전하의 충분한 소거와 과도한 방전 발생 방지를 통해 휘점 오방전 및 점멸 오방전을 동시에 감소시키기 위해, 제3 구간(a3)의 길이가 셋다운 구간(s3)의 길이의 0.04배 내지 0.32배일 수 있다.
상기한 바와 같이 제3 구간(a3)동안 서스테인 전극(Z)을 플로팅시키는 경우 리셋 신호와 서스테인 전극(Z)에 공급되는 전압의 하강 기울기가 동일할 수 있으므로, 휘점 오방전 및 점멸 오방전을 개선하기 위해 제3 구간(a3)동안 서스테인 전극(Z)에 공급되는 전압의 감소량은 셋다운 구간(s3)동안 리셋 신호 전압의 감소량의 0.04배 내지 0.32배일 수 있다.
상기한 바와 같은 셋다운 구간동안의 과도한 방전 발생을 방지하기 위해, 제3 구간(a3)에서 서스테인 전극(Z)에 공급되는 최저 전압은 서스테인 전압(Vs)보다 낮은 것이 바람직하다.
또한, 제3 구간(a3)에서 서스테인 전극(Z)에 공급되는 최저 전압은 리셋 신호의 최고 전압(Vst)보다 낮으며, 셋다운 구간(s3)의 시작 전압보다 낮을 수 있다.
다만, 셋다운 구간(s3)동안 스캔 전극(Y)과 서스테인 전극(Z) 사이에 일정 전압 이상의 전압차를 유지하여 상기 양 전극간 면방전 발생에 의해 불요 전하를 소거하기 위해서는, 제3 구간(a1)에서 서스테인 전극(Z)에 공급되는 최저 전압은 어드레스 구간에서 스캔 전극(Y)에 공급되는 스캔 바이어스 전압보다는 큰 것이 바람직하다.
도 5 내지 도 7을 참조하여 설명한 바와 같은 구동 신호 파형은 하나의 프레임을 구성하는 복수의 서브필드들 모두에 적용되거나, 그와 달리 일부의 서브필드들에만 적용될 수도 있다.
이상 본 발명의 바람직한 실시예에 대해 상세히 기술하였지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구범위에 정의된 본 발명의 정신 및 범위에 벗어나지 않으면서 본 발명을 여러 가지로 변형 또는 변경하여 실시할 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
도 1은 플라즈마 디스플레이 패널의 구조에 대한 일실시예를 나타내는 사시도이다.
도 2는 플라즈마 디스플레이 패널의 전극 배치에 대한 일실시예를 나타내는 단면도이다.
도 3은 하나의 프레임(frame)을 복수의 서브필드(subfield)로 나누어 플라즈마 디스플레이 패널을 시분할 구동시키는 방법에 대한 일실시예를 나타내는 타이밍도이다.
도 4는 플라즈마 디스플레이 패널을 구동시키기 위한 구동 신호들에 대한 일실시예를 나타내는 타이밍도이다.
도 5 내지 도 7은 본 발명에 따른 패널 구동 신호의 파형에 대한 실시예들을 나타내는 타이밍도이다.

Claims (15)

  1. 상부기판에 형성되는 복수의 스캔전극들 및 서스테인전극들과 하부기판에 형성되는 복수의 어드레스전극들을 구비하는 플라즈마 디스플레이 패널; 및 상기 복수의 전극들에 구동 신호를 공급하는 구동부를 포함하는 플라즈마 디스플레이 장치에 있어서,
    상기 스캔 전극에 공급되는 리셋 신호는 제1 전압으로부터 제2 전압까지 점진적으로 하강하는 셋다운 구간을 포함하고,
    하나의 프레임을 구성하는 복수의 서브필드들 중 적어도 하나의 리셋 구간에서, 상기 셋다운 구간동안 상기 서스테인 전극에 공급되는 바이어스 전압이 2 이상의 값을 가지는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  2. 제1항에 있어서,
    상기 셋다운 구간은 상기 리셋 신호의 전압이 상기 제1 전압에서 제3 전압까지 점진적으로 하강하는 제1 셋다운 구간과 상기 제3 전압에서 상기 제2 전압까지 점진적으로 하강하는 제2 셋다운 구간을 포함하고,
    상기 제1 셋다운 구간동안 상기 서스테인 전극에 공급되는 제1 바이어스 전압은 상기 제2 셋다운 구간동안 상기 서스테인 전극에 공급되는 제2 바이어스 전압과 상이한 것을 특징으로 하는 플라즈마 디스플레이 장치.
  3. 제2항에 있어서,
    상기 제1 바이어스 전압이 상기 제2 바이어스 전압보다 큰 것을 특징으로 하는 플라즈마 디스플레이 장치.
  4. 제3항에 있어서,
    상기 제1 바이어스 전압은 상기 제2 바이어스 전압의 1.55배 이하인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  5. 제2항에 있어서,
    상기 제1 바이어스 전압은 서스테인 전압과 실질적으로 동일한 것을 특징으로 하는 플라즈마 디스플레이 장치.
  6. 제2항에 있어서,
    상기 제2 바이어스 전압은 서스테인 전압보다 작고 어드레스 구간동안 상기 스캔 전극에 공급되는 스캔 바이어스 전압보다 큰 것을 특징으로 하는 플라즈마 디스플레이 장치.
  7. 제2항에 있어서,
    상기 제2 바이어스 전압은 상기 제1 전압보다 작고 상기 제3 전압보다 큰 것을 특징으로 하는 플라즈마 디스플레이 장치.
  8. 제2항에 있어서,
    상기 제1, 2 셋다운 구간 사이에 상기 제3 전압을 유지하는 유지 구간을 포함하고, 상기 유지 구간에서 상기 서스테인 전극에 공급되는 바이어스 전압이 상기 제1 바이어스 전압에서 상기 제2 바이어스 전압으로 변화되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  9. 제2항에 있어서,
    어드레스 구간동안 상기 서스테인 전극에 상기 제2 바이어스 전압이 공급되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  10. 제2항에 있어서,
    상기 제1, 2 바이어스 전압 중 적어도 하나는 상기 제2 전압과 제3 전압 사이의 전압차보다 큰 것을 특징으로 하는 플라즈마 디스플레이 장치.
  11. 제2항에 있어서,
    상기 셋다운 구간의 길이는 상기 제1 바이어스 전압의 공급 구간 길이의 1.6배 내지 2.5배인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  12. 제1항에 있어서,
    상기 서스테인 전극에 공급되는 바이어스 전압의 절대값은 스캔 전압의 절대값보다 큰 것을 특징으로 하는 플라즈마 디스플레이 장치.
  13. 제1항에 있어서,
    상기 셋다운 구간의 시작 시점으로부터 상기 서스테인 전극으로의 서스테인 신호 공급 시작 시점까지, 상기 서스테인 전극에 공급되는 바이어스 전압의 크기가 2번 이상 변화하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  14. 제1항에 있어서,
    상기 셋다운 구간 중 적어도 일부의 구간동안 상기 서스테인 전극에 공급되는 전압이 점진적으로 하강하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  15. 제1항에 있어서,
    상기 셋다운 구간 중 적어도 일부의 구간동안 상기 서스테인 전극은 플로팅(floating)되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
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