KR20090049173A - 표시 패널 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 표시 패널 및 이의 제조 방법에 관한 것으로, 게이트 턴온 전압을 제공하는 게이트 라인과, 계조 전압을 제공하는 데이터 라인과, 단위 픽셀 영역 내에 형성된 제 1 및 제 2 픽셀 커패시터와, 상기 게이트 턴온 전압에 따라 구동하여 상기 데이터 라인의 계조 전압을 상기 제 1 픽셀 커패시터에 제공하는 제 1 박막 트랜지스터와, 상기 게이트 턴온 전압에 따라 구동하여 상기 데이터 라인의 계조 전압을 상기 제 2 픽셀 커패시터에 제공하는 제 2 박막 트랜지스터와, 상기 게이트 라인과 상기 제 1 픽셀 커패시터 사이에 형성된 제 1 기생 커패시터 및 상기 게이트 라인과 상기 제 2 픽셀 커패시터 사이에 형성되고, 상기 제 1 기생 커패시터의 커패시턴스보다 큰 커패시턴스를 갖는 제 2 기생 커패시터를 포함하는 표시 패널 및 이의 제조 방법을 제공한다. 이를 통해 표시 패널의 잔상 및 시인성을 개선할 수 있다.
킥백 전압, 기생 커패시터, 중첩, 게이트 전극, 드레인 전극

Description

표시 패널 및 이의 제조 방법{DISPLAY PANEL AND METHOD OF MANUFACTUING THE SAME}
본 발명은 킥백 전압의 편차를 이용하여 서브 픽셀에 차징되는 전압을 변화시켜 시인성을 향상시킬 수 있는 표시 패널 및 이의 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display Device; LCD)는 종래의 표시 장치인 CRT(Cathode Ray Tube)와 비교하여 소형, 경량화 및 대화면화의 장점을 갖고 있어, 이의 개발이 활발히 이루어지고 있다.
액정 표시 장치의 표시 패널은 박막 트랜지스터와 픽셀 커패시터를 포함하는 복수의 단위 픽셀을 이용하여 화상을 표시한다.
픽셀 커패시터는 픽셀 전극과 공통 전극 그리고, 픽셀 전극과 공통 전극 사이에 마련된 액정을 구비한다. 액정 표시 패널은 외부 전하를 박막 트랜지스터를 통해 픽셀 전극에 제공하여, 픽셀 전극과 공통 전극 사이의 전계를 변화시킨다. 상기 전계의 변화를 통해 액정 분자들의 움직임이 변화하게 되고, 이를 통해 액정 분 자를 투과하는 광량이 변화되어 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정의 고유 특성으로 인해 측면 시인성(visiblility)이 낮은 단점이 있다.
최근에는 단위 픽셀 내에서의 계조 혼합을 통해 이러한 단점을 보안하고자 하는 노력을 하고 있다. 이는 단위 픽셀을 두개의 서브 픽셀로 분리 구성한다. 분리된 서브 픽셀에 각기 서로 다른 계조를 제공한다. 즉, 두개의 서브 픽셀에 각기 다른 전압(즉, 데이터 신호)을 제공한다. 예를 들어 하나의 서브 픽셀에는 높은 계조 표현을 위한 제 1 전압를 제공하고, 다른 하나의 서브 픽셀에는 낮은 계조 표현을 위한 제 2 전압을 제공한다. 이를 통해 단위 픽셀의 측면 시인성을 향상시킬 수 있게 된다.
이를 위해 종래의 액정 표시 패널은 단위 픽셀의 두개의 서브 픽셀에 각기 전기적으로 접속되는 두개의 데이터 라인을 구비하였다. 두개의 데이터 라인에 각기 서로 다른 데이터 신호(즉, 전압)을 제공함으로써, 두개의 서브 픽셀에 서로 다른 전압을 제공할 수 있게 된다. 하지만 이는 데이터 라인 개수의 증대를 가져오게 된다. 이처럼 데이터 라인 수가 증가되면 표시 장치의 개구율이 저하되는 문제가 발생한다. 또한, 데이터 라인의 개수가 증대됨에 따라 데이터 라인에 데이터 신호를 제공하는 데이터 구동부도 추가로 설치하여야 한다. 이로인해 표시 장치의 제작 비용이 증가하게 되는 문제가 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위해 도출된 것으로서, 하나의 데이터 라인을 통해 복수의 서브 픽셀에 전압을 인가하되, 상기 전압을 전송하는 박막 트랜지스터들의 킥백 전압차를 이용하여 서브 픽셀에 인가되는 전압을 다르게 하여 시인성을 향상시킬 수 있는 표시 패널 및 이의 제조 방법을 제공하는 것이다.
본 발명에 따른 게이트 턴온 전압을 제공하는 게이트 라인과, 계조 전압을 제공하는 데이터 라인과, 단위 픽셀 영역 내에 형성되고, 서로 동일한 커패시턴스를 갖는 제 1 및 제 2 픽셀 커패시터와, 상기 게이트 턴온 전압에 따라 구동하여 상기 데이터 라인의 계조 전압을 상기 제 1 픽셀 커패시터에 제공하는 제 1 박막 트랜지스터와, 상기 게이트 턴온 전압에 따라 구동하여 상기 데이터 라인의 계조 전압을 상기 제 2 픽셀 커패시터에 제공하는 제 2 박막 트랜지스터와, 상기 게이트 라인과 상기 제 1 픽셀 커패시터 사이에 형성된 제 1 기생 커패시터 및 상기 게이트 라인과 상기 제 2 픽셀 커패시터 사이에 형성되고, 상기 제 1 기생 커패시터의 커패시턴스보다 큰 커패시턴스를 갖는 제 2 기생 커패시터를 포함하는 표시 패널을 제공한다.
상기 제 2 기생 커패시터의 커패시턴스가 상기 제 1 기생 커패시터의 커패시턴스 보다 2 내지 10배 큰 것이 바람직하다.
상기 제 1 픽셀 커패시터는 상기 제 1 박막 트랜지스터에 접속된 제 1 픽셀 전극과, 공통전압을 인가 받는 공통 전극을 구비하고, 상기 제 2 픽셀 커패시터는 상기 제 2 박막 트랜지스터에 접속된 제 2 픽셀 전극과, 상기 공통전압을 인가 받는 상기 공통 전극을 구비하고, 상기 제 1 및 제 2 픽셀 전극의 면적 차가 10% 이하인 것이 효과적이다.
상기 계조 전압은 그 전압 레벨이 상기 공통 전압 레벨보다 높아짐과 낮아짐을 매 프레임 마다 반복하는 것이 바람직하다.
상기 제 1 및 제 2 박막 트랜지스터는 동일한 채널 면적을 갖는 것이 효과적이다. 또한, 상기 제 1 및 제 2 박막 트랜지스터는 동일한 채널 면적비를 가질 수도 있다.
또한 본 발명에 따른 게이트 턴온 전압을 제공하는 게이트 라인과, 계조 전압을 제공하는 데이터 라인과, 단위 픽셀 영역 내에 형성되고 제 1 및 제 2 픽셀 커패시터와, 상기 게이트 턴온 전압에 따라 구동하여 상기 데이터 라인의 계조 전압을 상기 제 1 픽셀 커패시터에 제공하는 제 1 박막 트랜지스터와, 상기 제 1 박막 트랜지스터와 동일한 채널 길이를 갖고, 상기 게이트 턴온 전압에 따라 구동하여 상기 데이터 라인의 계조 전압을 상기 제 2 픽셀 커패시터에 제공하는 제 2 박막 트랜지스터와, 상기 게이트 라인과 상기 제 1 픽셀 커패시터 사이에 형성된 제 1 기생 커패시터 및 상기 게이트 라인과 상기 제 2 픽셀 커패시터 사이에 형성되고, 상기 제 1 기생 커패시터의 커패시턴스보다 큰 커패시턴스를 갖는 제 2 기생 커패시터를 포함하는 표시 패널을 제공한다.
상기 제 2 기생 커패시터의 커패시턴스가 상기 제 1 기생 커패시터의 커패시 턴스 보다 2 내지 10배 큰 것이 효과적이다.
상기 제 1 픽셀 커패시터는 상기 제 1 박막 트랜지스터에 접속된 제 1 픽셀 전극과, 공통전압을 인가 받는 공통 전극을 구비하고, 상기 제 2 픽셀 커패시터는 상기 제 2 박막 트랜지스터에 접속되고 제 1 픽셀 전극과의 면적 차가 10% 이하인 제 2 픽셀 전극과, 상기 공통전압을 인가 받는 상기 공통 전극을 구비하고, 상기 계조 전압은 그 전압 레벨이 상기 공통 전압 레벨보다 높아짐과 낮아짐을 매 프레임 마다 반복하는 것이 바람직하다.
또한, 본 발명에 따른 단위 픽셀 영역 내에 형성되고, 서로의 면적 차가 10% 이하인 제 1 및 제 2 픽셀 전극과, 드레인 전극이 상기 제 1 픽셀 전극과 접속된 제 1 박막 트랜지스터와, 드레인 전극이 상기 제 2 픽셀 전극에 접속된 제 2 박막 트랜지스터와, 상기 제 1 및 제 2 박막 트랜지스터 각각의 게이트 전극에 접속된 게이트 라인 및 상기 제 1 및 제 2 박막 트랜지스터 각각의 소스 전극에 접속된 데이터 라인을 포함하고, 상기 제 1 박막 트랜지스터의 게이트 전극과 중첩되는 상기 제 1 박막 트랜지스터의 드레인 전극의 중첩 면적이 상기 제 2 박막 트랜지스터의 게이트 전극과 중첩되는 상기 제 2 박막 트랜지스터의 드레인 전극의 중첩 면적 보다 작은 표시 패널을 제공한다.
상기 제 1 박막 트랜지스터의 상기 게이트 전극과 상기 드레인 전극의 중첩 면적과, 상기 제 2 박막 트랜지스터의 상기 게이트 전극과 상기 드레인 전극의 중첩 면적의 비율은 1 : 2 내지 1 : 10인 것이 효과적이다.
상기 제 2 박막 트랜지스터의 상기 게이트 전극의 일부가 상기 제 2 박막 트 랜지스터의 상기 드레인 전극 하부 영역으로 돌출되거나, 상기 제 1 박막 트랜지스터의 상기 드레인 전극 하부 영역의 상기 제 1 박막 트랜지스터의 상기 게이트 전극의 일부가 절단되는 것이 가능하다.
상기 제 2 박막 트랜지스터의 게이트 전극 일부가 연장되고, 상기 제 2 박막 트랜지스터의 드레인 전극의 일부도 상기 게이트 전극의 연장 영역 상측으로 연장될 수도 있다.
상기 제 1 박막 트랜지스터의 상기 소스 전극과 상기 제 2 박막 트랜지스터의 상기 드레인 전극은 오목홈을 갖는 컵 형상으로 제작되고, 상기 제 1 박막 트랜지스터의 상기 드레인 전극과 상기 제 2 박막 트랜지스터의 상기 소스 전극은 오목홈 내측으로 연장된 라인 형상으로 제작되는 것이 가능하다.
상기 제 1 박막 트랜지스터의 상기 소스 및 드레인 전극과, 상기 제 2 박막 트랜지스터의 상기 소스 및 드레인 전극은 각기 게이트 전극과 중첩된 영역의 길이가 서로 동일한 판 형상으로 제작되고, 상기 제 2 박막 트랜지스터의 상기 드레인 전극의 폭이 상기 제 1 박막 트랜지스터의 상기 드레인 전극의 폭보다 넓을 수 있다.
상기 제 1 박막 트랜지스터의 상기 소스 및 드레인 전극의 이격 폭과 상기 제 2 박막 트랜지스터의 상기 소스 및 드레인 전극의 이격 폭이 동일하고, 상기 제 1 박막 트랜지스터의 상기 소스 및 드레인 전극의 인접 영역의 길이와 상기 제 2 박막 트랜지스터의 상기 소스 및 드레인 전극의 인접 영역의 길이가 동일한 것이 바람직하다.
상기 제 1 픽셀 전극과 제 2 픽셀 전극은 절개 패턴을 포함하는 것이 효과적이다.
상기 제 1 및 제 2 픽셀 전극은 마이크로 요철 패턴을 포함하는 것이 바람직하다.
상기 게이트 라인은 상기 제 1 박막 트랜지스터의 게이트 전극에 접속된 제 1 내부 게이트 라인과, 상기 제 2 박막 트랜지스터의 게이트 전극에 접속된 제 2 내부 게이트 라인과, 상기 제 1 및 제 2 내부 게이트 라인을 연결하는 연결 게이트 라인을 포함하는 것이 가능하다.
상기 제 1 및 제 2 픽셀 전극과 이격 배치된 공통 전극과, 상기 제 1 및 제 2 픽셀 전극과 상기 공통 전극의 이격 공간 사이에 마련된 액정층을 더 포함하는 것이 효과적이다.
상기 제 1 박막 트랜지스터의 상기 소스 및 드레인 전극의 이격 거리와 인접 길이가 상기 제 2 박막 트랜지스터의 상기 소스 및 드레인 전극의 이격 거리와 인접 길이가 동일한 것이 효과적이다.
상술한 바와 같이, 본 발명은 데이터 라인의 계조 전압을 제공하는 박막 트랜지스터의 킥백 전압을 해당 서브 픽셀에 접속된 박막 트랜지스터 마다 달리 하여 단위 픽셀 내의 복수의 서브 픽셀에 충전되는 계조 전압의 레벨을 다르게 할 수 있다.
또한, 본 발명은 단위 픽셀 내에 서로 다른 계조 전압 레벨이 충전되는 복수 의 서브 픽셀을 구비하여, 시인성을 향상시킬 수 있다.
또한, 본 발명은 단위 픽셀 내의 복수의 서브 픽셀의 픽셀 커패시터의 커패시턴스를 동일하게 하여 반전 구동시 고 계조와 저 계조 간의 전압차를 일정하게 하여 플리커 현상을 방지할 수 있다.
또한, 본 발명은 해당 서브 픽셀에 각기 접속된 박막 트랜지스터들의 게이트 전극과 데이터 전극간의 중첩 면적을 변화시켜 서브 픽셀에 충전되는 전압을 가변시킬 수 있다.
또한, 본 발명은 해당 서브 픽셀에 각기 접속된 박막 트랜지스터들의 채널 길이를 동일하게 하여 각 서브 픽셀에 동일한 계조 전압이 인가되도록 할 수 있다.
첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 상부에 또는 위에 있다고 표현되는 경우는 각 부분이 다른 부분의 바로 상부 또는 바로 위에 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 제 1 실시예에 따른 표시 패널의 회로도이다. 도 2는 제 1 실시예에 따른 표시 패널 내의 단위 픽셀이 동작을 설명하기 위한 개념도이다. 도 3은 제 1 실시예에 따른 표시 패널의 평면도이고, 도 4는 도 3을 A-A선에 대해 자른 단면도이다. 도 5는 도 3의 K영역의 확대도이다.
도 1 내지 도 5를 참조하면, 본 실시예에 따른 표시 패널은 복수의 단위 픽셀(10)과, 복수의 게이트 라인(110)과, 복수의 데이터 라인(130)을 구비한다.
복수의 단위 픽셀(10)은 제 1 및 제 2 서브 픽셀(11, 12)을 구비한다. 여기서, 서브 픽셀의 개수는 이에 한정되지 않고, 이보다 많을 수도 있다. 도 1에 도시된 바와 같이 제 1 서브 픽셀(11)은 제 1 픽셀 커패시터(Clc1)와, 제 1 박막 트랜지스터(T1)를 구비한다. 제 2 서브 픽셀(12)은 제 2 픽셀 커패시터(Clc2)와 제 2 박막 트랜지스터(T2)를 구비한다. 제 1 및 제 2 서브 픽셀(11, 12)은 각기 제 1 및 제 2 유지 커패시터(Cst1, Cst2)를 더 구비할 수 있다.
제 1 및 제 2 박막 트랜지스터(T1, T2)는 게이트 전극(121a, 121b), 소스 전극(125a, 125b) 및 드레인 전극(126a, 126b)을 구비한다. 제 1 및 제 2 박막 트랜지스터(T1, T2)의 게이트 전극(121a, 121b)은 게이트 라인(110)에 접속된다. 제 1 및 제 2 박막 트랜지스터(T1, T2)의 소스 전극(125a, 125b)은 데이터 라인(130)에 접속된다. 그리고, 제 1 박막 트랜지스터(T1)의 드레인 전극(126a)은 제 1 픽셀 커패시터(Clc1)에 접속되고, 제 2 박막 트랜지스터(T2)의 드레인 전극(126b)은 제 2 픽셀 커패시터(Clc2)에 전기적으로 접속된다.
상기의 제 1 픽셀 커패시터(Clc1)는 제 1 픽셀 전극(160a)과 공통 전극(240) 그리고, 제 1 픽셀 전극(160a)과 공통 전극(240) 사이에 마련된 액정층(300)을 포함한다. 제 2 픽셀 커패시터(Clc2)는 제 2 픽셀 전극(160b)과 공통 전극(240) 그리고, 제 2 픽셀 전극(160b)과 공통 전극(240) 사이에 마련된 액정층(300)을 포함한다. 이때, 상기 액정층(300)은 제 1 및 제 2 픽셀 커패시터(Clc1, Clc2)의 유전체로써 작용한다.
도 1에 도시된 바와 같이 게이트 라인(110)과 제 1 픽셀 커패시터(Clc1) 사이에는 제 1 커패시턴스를 갖는 제 1 기생 커패시터(Cgs1)가 형성된다. 또한, 게이트 라인(110)과 제 2 픽셀 커패시터(Clc2) 사이에는 제 2 기생 커패시턴스를 갖는 제 2 기생 커패시터(Cgs2)가 형성된다. 제 1 및 제 2 기생 커패시터(Cgs1, Cgs2)는 각기 제 1 및 제 2 픽셀 커패시터(Clc1, Clc2)에 충전되는 전하량을 변화시킨다. 즉, 본 실시예에서는 전하량을 감소시킨다. 이러한 제 1 및 제 2 기생 커패시터(Cgs1, Cgs2)는 제 1 및 제 2 박막 트랜지스터(T1, T2)의 게이트 전극(121a, 121b)과, 게이트 전극(121a, 121b) 상측에 형성된 드레인 전극(126a, 126b) 사이에서 발생한다. 즉, 제 1 및 제 2 기생 커패시터(Cgs1, Cgs2)는 게이트 전극(121a, 121b)과 드레인 전극(126a, 126b)의 중첩 영역에서 발생한다. 이는 제 1 및 제 2 박막 트랜지스터(T1, T2)의 게이트 전극(121a, 121b)은 게이트 라인(110)에 접속되어 있고, 드레인 전극(126a, 126b)은 각기 제 1 및 제 2 픽셀 커패시터(Clc1, Clc2)의 제 1 및 제 2 픽셀 전극(160a, 160b)과 전기적으로 접속되어 있기 때문이다.
제 1 및 제 2 기생 커패시터(Cgs1, Cgs2)에 의해 제 1 및 제 2 픽셀 커패시 터(Clc1, Clc2)에 차징된 전압(전하)이 변화하게 된다. 이와 같은 전압 변화 값을 킥백 전압(Vp)이라고 한다. 여기서, 기생 커패시터의 커패시턴스를 Ccgs라고 하고, 픽셀 커패시터의 커패시턴스를 Cclc라고 하고, 유지 커패시터의 커패시턴스를 Ccst라고 하고, 게이트 라인에 제공되는 전압을 Vg라고 할 경우 킥백 전압은 하기 수학식 1과 같다.
Figure 112007081201452-PAT00001
수학식 1에서와 같이 킥백 전압(Vp)은 픽셀 커패시터의 커패시턴스(Cclc)와 유지 커패시터의 커패시턴스(Ccts)가 일정할 경우 기생 커패시터의 커패시턴스(Ccgs)에 따라 그 값이 변화한다. 즉, 기생 커패시터의 커패시턴스(Ccgs)가 증가할수록 킥백 전압(Vp)도 증대된다. 이는 기생 커패시터의 커패시턴스(Ccgs)가 증가할수록 픽셀 커패시터에 충전된 전압(전하량)이 낮아짐을 의미한다.
이에 본 실시예에서는 제 1 및 제 2 기생 커패시터(Cgs1, Cgs2)의 제 1 및 제 2 커패시턴스를 변화시켜 킥백 전압(Vp)을 변화시킨다. 이때, 제 1 기생 커패시터(Cgs1)의 제 1 커패시터와, 제 2 기생 커패시터(Cgs1, Cgs2)의 제 2 커패시터를 서로 다르게 하는 것이 바람직하다. 이를 통해 제 1 및 제 2 픽셀 커패시터(Clc1, Clc2)에 제공되는 전압을 변화시키고, 제 1 및 제 2 서브 픽셀(11, 12)이 표시하는 계조를 변화시킬 수 있다. 본 실시예에서는 제 2 기생 커패시터(Cgs2)의 제 2 커 패시턴스가 제 1 기생 커패시터(Cgs1)의 제 1 커패시턴스 보다 큰 것이 바람직하다. 물론 이의 반대의 경우도 가능하다. 이는 제 2 기생 커패시터(Cgs2)에 의한 킥백 전압이 제 1 기생 커패시터(Cgs1)에 의한 킥백 전압보다 큰 것을 의미한다. 따라서, 데이터 라인(130)을 통해 제 1 및 제 2 픽셀 커패시터(Clc1, Clc2)에 동일한 전압의 화상 신호가 인가되더라도, 제 1 픽셀 커패시터(Clc1)에 차징되는 전압의 크기가 제 2 픽셀 커패시터(Clc2)에 차징되는 전압의 크기보다 크게 된다. 이와 같이 본 실시예에서는 제 1 및 제 2 서브 픽셀(11, 12) 각각의 제 1 및 제 2 픽셀 커패시터(Clc1, Clc2) 각단에 걸리는 전압을 달리하여 제 1 및 제 2 서브 픽셀(11, 12) 중 하나는 고계조를 표현하고, 다른 하나는 저 계조를 표현할 수 있다. 따라서, 계조 혼합(즉, 고계조와 저계조를 단위 픽셀(10) 내에서 표현)을 통해 표시 패널의 시인성을 향상시킬 수 있다.
이때, 본 실시예에서는 제 2 기생 커패시터(Cgs2)의 제 2 커패시턴스가 제 1 기생 커패시터(Cgs1)의 제 1 커패시턴스 보다 2 내지 10배 큰 것이 바람직하다. 제 2 기생 커패시터(Cgs2)의 제 2 커패시턴스가 제 1 기생 커패시터(Cgs1)의 제 1 커패시턴스 보다 4 내지 6배 큰 것이 더욱 바람직하다. 상술한 범위 보다 작을 경우에는 제 1 및 제 2 기생 커패시터(Cgs1, Cgs2)에 의한 킥백 전압 차가 줄어 들게 된다. 이로 인해 제 1 및 제 2 서브 픽셀(11, 12) 간의 계조 차가 나타나지 않게 된다. 또한, 상술한 범위 보다 클 경우에는 제 1 및 제 2 기생 커패시터(Cgs1, Cgs2)에 의한 킥백 전압 차가 매우 커지게 된다. 이와 같은 과도한 킥백 전압 차로 인해 많은 문제가 발생한다. 즉, 과도한 킥백 전압 차로 인해 제 1 및 제 2 서브 픽셀(11, 12) 간의 계조 차가 너무 커져서, 단위 픽셀(10)이 목표하는 계조와 다른 계조를 갖게 된다.
또한, 본 실시예에서는 상황에 따라 제 1 픽셀 커패시터(Clc1)와 제 2 픽셀 커패시터(Clc2)가 고 계조와 저 계조를 번갈아 가며 표현한다. 이와 같은 계조 표현의 변화는 매 프레임 또는 복수의 프레임 마다 반복된다. 즉, 첫번째 프레임에서는 제 1 픽셀 커패시터(Clc1)가 고 계조를 표현하고, 제 2 픽셀 커패시터(Clc2)가 저 계조를 표현한다. 이어서 두번째 프레임에서는 제 1 픽셀 커패시터(Clc1)가 저 계조를 표현하고, 제 2 픽셀 커패시터(Clc2)가 고 계조를 표현한다.
이와 같이 제 1 및 제 2 픽셀 커패시터(Clc1, Clc2)가 고 계조와 저 계조를번갈아 표현하기 때문에, 제 1 및 제 2 픽셀 커패시터(Clc1, Clc2)의 커패시턴스 값이 동일한 것이 효과적이다. 제 1 및 제 2 픽셀 커패시터(Clc1, Clc2)의 커패시턴스 값을 동일하게 하기 위해 본 실시예에서는 픽셀 전극(160a, 160b)의 면적을 동일하게 한다. 이에 관한 구체적인 설명은 후술한다.
이와 같이 제 1 및 제 2 픽셀 커패시터(Clc1, Clc2)의 커패시턴스 값을 동일하게 하여 잔상 또는 플리커 형상을 개선할 수 있다. 예를 들어, 제 1 픽셀 커패시터(Clc1)의 커패시터가 큰 경우, 단위 픽셀 내에서 제 1 픽셀 커패시터(Clc1)의 면적이 제 2 픽셀 커패시터(Clc2)보다 상대적으로 커지게 된다. 이로 인해 단위 픽셀의 밝기는 제 1 픽셀 커패시터(Clc1)의 밝기에 의존하여 변화하게 된다. 따라서, 두 픽셀 커패시터간의 계조가 번갈아 가며 바뀔 경우, 단위 픽셀이 밝기가 달라지게 된다. 하지만, 본 실시예에서와 같이 제 1 및 제 2 픽셀 커패시터(Clc1, Clc2) 의 면적을 동일하게 제작할 경우에는 상술한 단위 픽셀의 밝기 변화를 방지할 수 있다.
여기서, 두 픽셀 커패시터(Clc1, Clc2)가 고 계조와 저 계조를 번갈아 가며 표현함은 킥백 전압 차에 의해 공통 전압을 기준으로 제 1 및 제 2 픽셀 커패시터에 제공되는 전압의 절대 값이 반전되기 때문이다.
그 일 예로, 도 2에 도시된 바와 같이 제 1 및 제 2 픽셀 커패시터(Clc1, Clc2)에 총 14V범위의 전압이 인가 되고, 제 1 기생 커패시터(Cgs1)에 의한 킥백 전압이 1V이고, 제 2 기생 커패시터(Cgs2)에 의한 킥백 전압이 3V이고, 공통 전압(Vcom)이 5V 일 경우를 고려하면 다음과 같다. 즉, 제 1 픽셀 커패시터(Clc1)는 킥백 전압에 의해 최대 13V의 전압이 인가되고, 최소 -1V의 전압이 인가된다. 제 2 픽셀 커패시터(Clc2)는 킥백 전압에 의해 최대 11V의 전압이 인가되고, 최소 -3V의 전압이 인가된다. 이때, 상기 공통 전압(Vcom) 보다 높은 전압이 인가되는 경우(즉, 양의 영역), 제 1 픽셀 커패시터(Clc1)는 고 계조를 표현하게 되고, 제 2 픽셀 커패시터(Clc2)는 저 계조를 표현하게 된다. 반면에 공통 전압 보다 낮은 전압이 인가되는 경우(즉, 음의 영역), 제 1 픽셀 커패시터(Clc1)는 저 계조를 표현하게 되고, 제 2 픽셀 커패시터(clc2)는 고계조를 표현하게 된다. 이는 전압의 절대 값만을 놓고 볼때, 양의 영역에서, 제 1 픽셀 커패시터(Clc1)에 제공되는 최대 전압의 폭은 공통 전압(Vcom)을 기준으로 8V가 되고, 제 2 픽셀 커패시터(Clc2)에 제공되는 최대 전압의 폭은 공통 전압(Vcom)을 기준으로 6V가 된다. 반면에 음의 영역에서, 제 1 픽셀 커패시터(Clc1)에 제공되는 최대 전압의 폭은 공통 전압(Vcom) 을 기준으로 6V가 되고, 제 2 픽셀 커패시터(Clc2)에 제공되는 최대 전압의 폭은 공통 전압(Vcom)을 기준으로 8V가 된다. 이와 같이 본 실시예의 단위 픽셀(10) 각각은 극성 반전시에도 고 계조와 저 계조의 전압차를 일정하게 할 수 있다. 물론 본 실시예의 표시 패널은 인접하는 단위 픽셀(10) 별로 극성이 반전될 수 있고, 단위 픽셀 열 또는 단위 픽셀 행 별로 극성이 반전될 수도 있으며, 프레임 마다 전체 단위 필셀의 극성이 반전될 수도 있다.
상술한 바와 같이 제 1 및 제 2 기생 커패시터(Cgs1, Cgs2)의 제 1 및 제 2 커패시턴스를 다르게 하고, 제 1 및 제 2 픽셀 커패시터(Clc1, Clc2)의 커패시턴스 값을 동일하게 하기 위해 단위 픽셀의 형상을 변경하였다.
하기에서는 도 3 내지 도 5를 중심으로 상술한 구성의 단위 픽셀을 구비하는 표시 패널에 관해 구체적으로 설명한다.
표시 패널은 도 4에 도시된 바와 같이 하부 기판인 박막 트랜지스터 기판(1000)과, 이와 대향하여 배치되는 상부 기판인 공통 전극 기판(2000)과, 이들 두 기판 사이에 위치하는 액정층(300)을 포함한다. 상하부 기판들의 표면은 액정층(300)의 배향을 위해 배향막(미도시)을 설치하여 액정 분자를 배향시킨다. 이때 액정층(300)의 분자 배향은 각 기판에 대하여 수직이 되도록 하는 수직 배향 모드인 것이 바람직하나, 수직 배향이 아닐 수도 있어 특별히 한정되지 않는다.
박막 트랜지스터 기판(1000)은 투광성 절연 기판(100) 위에 게이트 신호를 전달하며 제 1 방향으로 연장된 복수의 게이트 라인(110)과, 게이트 라인(110)에 교차하는 복수의 데이터 라인(130)과, 단위 픽셀 영역 내에 형성된 제 1 및 제 2 픽셀 전극(160a, 160b)을 구비한다. 그리고, 제 1 픽셀 전극(160a), 게이트 라인(110) 및 데이터 라인(130)에 접속된 제 1 박막 트랜지스터(T1)와, 제 2 픽셀 전극(160b), 상기의 게이트 라인(110) 및 데이터 라인(130)에 접속된 제 2 박막 트랜지스터(T2)를 구비한다. 또한, 게이트 라인(110)에 평행하게 연장되는 복수의 유지 라인(140)을 더 구비한다. 여기서, 제 1 픽셀 전극(160a)은 제 1 픽셀 커패시터(Clc1)와 제 1 유지 커패시터(Cst1)의 일 전극판으로 사용된다. 제 2 픽셀 전극(160b)은 제 2 픽셀 커패시터(Clc2)와 제 2 유지 커패시터(Cst2)의 일 전극판으로 사용된다.
이때, 유지 라인(140)은 제 1 및 제 2 유지 커패시터(Cst1, Cst2)의 상기 일 전극판에 대응하는 타 전극 판으로 사용된다. 유지 라인(140)과 제 1 및 제 2 픽셀 전극(160a, 160b) 사이에 마련된 절연성 막은 제 1 및 제 2 유지 커패시터(Cst1, Cts2)의 유전체막으로 사용된다. 본 실시예에서는 도 3에 도시된 바와 같이 단위 픽셀 영역내의 유지 라인(140) 일부가 판형상으로 돌출된다. 그리고, 그 상측에 중첩되는 제 1 및 제 2 유지 전극판(127a, 127b)이 형성된다. 이때, 제 1 및 제 2 유지 전극판(127a, 127b)은 콘택홀(156a, 156b)을 통해 제 1 및 제 2 픽셀 전극(160a, 160b)과 접속된다. 따라서, 상기 제 1 및 제 2 유지 전극판(127a, 127b)과 유지 라인(140)간에 제 1 및 제 2 유지 커패시터(Cst1, Cst2)가 형성될 수도 있다.
상기의 복수의 게이트 라인(110)은 가로 방향으로 뻗어 있다. 게이트 라인(110)의 일부가 상부 및/또는 하부로 돌출하여 제 1 및 제 2 박막 트랜지스 터(T1, T2)의 제 1 및 제 2 게이트 전극(121a, 121b)이 된다. 게이트 라인(110)은 단일층으로 형성할 수 있고, 이중층 이상의 다중층으로 형성할 수도 있다. 이중층 이상으로 형성하는 경우에 한 층은 저항이 작은 물질로 형성하고 다른 층은 기타 다른 물질과의 접촉 특성이 좋은 물질로 만드는 것이 바람직하다. 그 예로는 Cr/Al(또는 Al 합금)의 이중층 또는 Al(또는 Al 합금)/Mo의 이중층을 들 수 있으나, 이외에도 다양한 금속 또는 도전체로서 게이트 라인(110)을 형성할 수 있다.
상기 복수의 데이터 라인(130)은 주로 세로 방향으로 연장된다. 데이터 라인(130)의 일부가 돌출하여 제 1 및 제 2 박막 트랜지스터(T1, T2)의 제 1 및 제 2 소스 전극(125a, 125b)을 이룬다. 데이터 라인(130)은 단일층으로 형성할 수 있고, 물질적 성질이 다른 이중층 이상의 다중층으로 형성할 수도 있다. 이중층 이상으로 형성하는 경우에는 한 층은 데이터 신호(또는 데이터 전압)의 지연이나 전압 강하를 줄일 수 있도록 저항이 작은 물질로 형성하고 다른 층은 기타 다른 물질과의 접촉 특성이 좋은 물질로 만드는 것이 바람직하다. 도면에서는 직선형의 데이터 라인(130)을 도시하였으나, 데이터 라인(130)은 소정의 굽은 영역을 가질 수도 있다.
복수의 유지 라인(140)은 게이트 라인(110)의 연장 방향과 동일 방향으로 연장된다. 유지 라인(140)을 게이트 라인(110)과 동일 물질로 제작한다. 유지 라인(140)은 게이트 라인(110) 패터닝시 함께 패터닝 된다. 유지 라인(140)은 단위 픽셀 영역을 관통한다. 그리고, 유지 라인(140)의 끝단은 공통 전압(Vcom) 제공 단자와 연결되어 있는 것이 효과적이다. 상술한 게이트 라인(110), 데이터 라인(130) 및 유지 라인(140)의 끝단에는 각기 콘택 패드(미도시)가 형성된다.
상술한 제 1 및 제 2 박막 트랜지스터(T1, T2)는 게이트 전극(121a, 121b), 게이트 절연막(122), 활성층(123a, 123b) 및 오믹 접촉층(124a, 124b) 그리고, 소스 전극(125a, 125b) 및 드레인 전극(126a, 126b)을 포함한다.
제 1 및 제 2 박막 트래지스터(T1, T2)는 스위치 역할을 한다. 즉, 제 1 및 제 2 박막 트랜지스터(T1, T2)는 게이트 라인(110)을 통해 게이트 전극(121a, 121b)에 턴온 전압이 인가될 경우 동작하여, 데이터 라인(130)의 데이터 신호(계조 전압)를 소스 전극(125a, 125b), 채널(즉, 소스 전극(125a, 125b)과 드레인 전극(126a, 126b) 사이의 활성층(123a, 123b)) 그리고, 드레인 전극(126a, 126b)을 거쳐 각기 제 1 및 제 2 픽셀 전극(160a, 160b)에 전송한다.
본 실시예의 제 1 및 제 2 박막 트랜지스터(T1, T2)는 동일한 게이트 라인(110)과 데이터 라인(130)에 접속된다. 그리고, 제 1 및 제 2 박막 트랜지스터(T1, T2)는 동시에 턴온되어, 데이터 라인의 데이터 신호를 픽셀 전극에 제공한다. 이때, 제 1 및 제 2 박막 트랜지스터(T1, T2)는 각기 서로 다른 기생 커패시턴스를 갖는 것이 바람직하다. 이를 위해 본 실시예에서는 제 1 및 제 2 박막 트랜지스터(T1, T2)의 게이트 전극(121a, 121b)과 드레인 전극(126a, 126b) 사이의 중첩 면적을 조절한다. 이에 관해 하기에서 구체적으로 설명한다.
제 1 및 제 2 박막 트랜지스터(T1, T2)의 게이트 전극(121a, 121b)은 도 3에 도시된 바와 같이 대략 사각 판 형상으로 제작된다. 게이트 전극(121a, 121b)은 동일 게이트 라인(110)에 접속된다. 게이트 전극(121a, 121b)은 상기 형상에 한정되지 않고, 다각형 형상, 원형상, 타원 형상 등으로 제작이 가능하다. 게이트 전 극(121a, 121b)은 게이트 라인(110)의 연장 선상에 형성된다. 게이트 전극(121a, 121b)은 게이트 라인(110)보다 그 폭이 큰 것이 효과적이다. 여기서, 제 1 및 제 2 박막 트랜지스터(T1, T2)용 게이트 전극(121a, 121b)은 하나의 몸체로 제작된다. 따라서, 게이트 전극(121a, 121b)용 몸체는 2개의 박막 트랜지스터가 제작될 정도의 공간을 갖는 것이 바람직하다. 게이트 전극(121a, 121b)은 게이트 라인(110)과 동일 물질로 제작되고, 게이트 라인(110)의 패터닝시 함께 패터닝 된다.
게이트 절연막(122)은 게이트 전극(121a, 121b), 게이트 라인(110) 및 유지 라인(140)을 포함하는 투광성 절연 기판(100) 상에 형성된다. 이때, 게이트 절연막(122)은 상기 게이트 전극(121a, 121b), 게이트 라인(110) 및 유지 라인(140)을 절연한다. 물론 게이트 절연막(122)은 유전체 역할을 한다. 즉, 유지 라인(140) 상측의 게이트 절연막(122)은 유지 커패시터(Cst1, Cst2)의 유전체 역할을 한다. 게이트 전극(121a, 121b) 상측의 게이트 절연막(122)의 일부는 기생 커패시터(Cgs1, Cgs2)의 유전체 역할을 한다. 게이트 절연막(122)으로 실리콘 질화막 또는 실리콘 산화막을 사용할 수 있다.
활성층(123a, 123b)과 오믹 접촉층(124a, 124b)은 게이트 전극(121a, 121b) 상측 일부 영역의 게이트 절연막(122) 상에 형성된다. 제 1 및 제 2 박막 트랜지스터(T1, T2)의 활성층(123a, 123b)는 단일 몸체로 제작되는 것이 바람직하다. 물론 이에 한정되지 않고, 각기 서로 다른 몸체를 가질 수도 있다. 그리고, 활성층(123a, 123b)은 소스 및 드레인 전극(125a, 125b, 126a, 126b) 그리고, 데이터 라인(130)의 패터닝시 함께 패터닝 될 수 있다. 이를 통해 활성층(123a, 123b)은 게이트 전극(121a, 121b) 상측 영역 이외의 영역으로 연장될 수 있다. 오믹 접촉층(124a, 124b)은 활성층(123a, 123b)과 소스 및 드레인 전극(125a, 125b, 126a, 126b) 사이에 형성되는 것이 효과적이다.
상술한 게이트 전극(121a, 121b) 상측 일부 영역의 활성층(123a, 123b) 상에는 제 1 및 제 2 박막 트랜지스터(T1, T2)용 소스 전극(125a, 125b)과 드레인 전극(126a, 126b)이 형성된다. 여기서, 제 1 및 제 2 박막 트랜지스터(T1, T2)용 소스 전극(125a, 125b)은 동일한 데이터 라인(130)에 접속된다. 그리고, 제 1 및 제 2 박막 트랜지스터(T1, T2)용 드레인 전극(126a, 126b)은 각기 제 1 및 제 2 픽셀 전극(160a, 160b)에 접속된다.
본 실시예에서는 도 3 및 도 5에 도시된 바와 같이 제 1 박막 트랜지스터(T1)의 게이트 전극(121a)과 드레인 전극(126a)간의 중첩 면적이 제 2 박막 트랜지스터(T2)의 게이트 전극(121b)과 드레인 전극(126b) 간의 중첩 면적 보다 작은 것이 바람직하다. 여기서, 제 1 박막 트랜지스터(T1)의 게이트 전극(121a)과 드레인 전극(126a)간의 중첩 면적과 제 2 박막 트랜지스터(T2)의 게이트 전극(121b)과 드레인 전극(126b) 간의 중첩 면적의 비율은 1 : 2 내지 1 : 10 인 것이 바람직하다. 또한, 상기 중첩 면적의 비율은 1 : 4 내지 1 : 6 인 것이 바람직하다.
이와 같이 제 1 및 제 2 박막 트랜지스터(T1, T2)의 게이트 전극(121a, 121b)과 드레인 전극(126a, 126b) 간의 중첩 면적의 비율을 조절하여 제 1 및 제 2 박막 트랜지스터(T1, T2)에 의한 제 1 및 제 2 기생 커패시터(Cgs1, Cgs2)의 커패시턴스를 다르게 할 수 있다. 그리고, 중첩 면적의 비율을 상기의 비율 범위 내로 하여 제 2 기생 커패시터(Cgs2)의 제 2 커패시턴스가 제 1 기생 커패시터(Cgs1)의 제 1 커패시턴스 보다 2 내지 10배 크게 할 수 있다. 이는 앞서 언급 한 바와 같이 커패시터의 커패시턴스는 두 전극 판의 중첩 면적에 비례하기 때문이다. 즉, 제 2 박막 트랜지스터(T2)의 게이트 전극(121b)과 드레인 전극(126b) 간의 중첩 면적을 제 1 박막 트랜지스터(T1)의 게이트 전극(121a)과 드레인 전극(126b)간의 중첩 면적보다 4배 크게 제작하면, 제 2 기생 커패시터(Cgs2)의 커패시턴스가 제 1 기생 커패시터(Cgs1)의 커패시터스 보다 4배정도 커지게 된다. 상기 게이트 전극(121a, 121b)과 드레인 전극(126a, 126b)이 제 1 및 제 2 기생 커패시터(Cgs1, Cgs2)의 두 전극 판이기 때문이다.
그리고, 본 실시예의 제 1 및 제 2 박막 트랜지스터(T1, T2)는 동일한 채널 면적비를 갖는 것이 효과적이다. 채널 면적비는 박막 트랜지스터의 채널 영역의 면적 비율을 지칭하는 것으로 채널 영역의 폭과 길이의 비를 지칭한다. 본 실시예의 채널 영역의 면적은 도 5에 도시된 바와 같이 서로 인접 배치되는 소스 전극(125a, 125b)과 드레인 전극(126a, 126b)의 이격 폭(즉, 채널 폭; W1, W2)과 인접 영역의 길이(즉, 채널 길이; L1, L2)에 따라 결정된다. 본 실시예에서는 제 1 박막 트랜지스터(T1)의 채널 영역의 면적비(W1/L1)와 제 2 박막 트랜지스터(T2)의 채널 영역의 면적비(W2/L2)의 면적비가 동일한 것이 바람직하다. 물론 상기 제 1 박막 트랜지스터(T1)의 소스 전극(125a)과 드레인 전극(126a) 사이의 이격 폭(W1)과, 제 2 박막 트랜지스터(T2)의 소스 전극(125b)과 드레인 전극(126b) 사이의 이격 폭(W2)이 동일하고, 제 1 박막 트랜지스터(T1)의 소스 전극(125a)과 드레인 전극(126a) 사이의 이격 영역의 길이(L1)과, 제 2 박막 트랜지스터(T2)의 소스 전극(125b)과 드레인 전극(126b) 사이의 이격 영역의 길이(L2) 길이가 서로 동일한 것이 더욱 바람직하다. 이와 같이 이격폭과 인접 영역의 길이를 동일하게 제작하여 제 1 및 제 2 박막 트랜지스터(T1, T2)의 동작 특성을 동일하게 할 수 있다. 이때, 상기 이격폭과 인접 영역의 길이는 오차 범위(약 10%이하) 내에서 동일한 것이 효과적이다.
도 3 및 도 5에 도시된 바를 살펴보면, 제 2 박막 트랜지스터(T2)의 드레인 전극(126b)은 활성층(123b)의 일측면 상측 가장자리에 형성된 라인 형상의 중심부와, 중심부의 양 가장자리에서 연장된 라인 형상의 제 1 및 제 2 연장부 그리고, 상기 중심부와 제 2 유지 전극판(127b) 간을 연결하는 제 3 연장부를 구비한다. 즉, 드레인 전극(126b)는 게이트 전극(121b)과의 중첩 면적을 넓게 하기 위해 오목홈을 갖는 컵 형상으로 제작된다. 그리고, 제 2 박막 트랜지스터(T2)의 소스 전극(125b)은 드레인 전극(126b)의 오목홈의 내측에 마련된 라인 형상의 연장부를 구비한다. 이때, 연장부는 데이터 연결 라인(131)을 통해 데이터 라인(130)에 접속된다. 이때, 제 2 박막 트랜지스터(T2)의 채널은 드레인 전극(126b)의 오목홈과, 드레인 전극(126b)의 오목홈 내측에 위치하는 소스 전극(125b)의 연장부 사이에 형성된다.
그리고, 제 1 박막 트랜지스터(T1)의 소스 전극(125a)은 활성층(123a)의 일측면 상측 가장자리에 형성된 라인 형상의 중심부와, 중심부의 양 가장자리에서 연장된 라인 형상의 제 1 및 제 2 연장부를 구비한다. 이를 통해 소스 전극(125a)은 중심부와 제 1 및 제 2 연장부에 의해 형성된 오목홈을 포함한다. 즉, 소스 전 극(125a)은 오목홈을 갖는 컵 형상으로 제작된다. 상기 중심부는 데이터 연결 라인(131)을 통해 데이터 라인(130)에 접속된다. 그리고, 제 1 박막 트랜지스터(T1)의 드레인 전극(126a)은 소스 전극(125a)의 오목홈의 내측에 마련된 라인 형상의 제 1 연장부와, 상기 제 1 연장부와 제 1 유지 전극판(127a) 간을 연결하는 제 2 연장부를 구비한다. 여기서, 드레인 전극(126a) 제 1 연장부만이 게이트 전극(121a)가 중첩되어 드레인 전극(126a)과 게이트 전극(121a)간의 중첩 면적을 작게할 수 있다. 이때, 제 1 박막 트랜지스터(T1)의 채널은 소스 전극(125a)의 오목홈과, 소스 전극(125a)의 오목홈 내측에 위치하는 드레인 전극(126a)의 연장부 사이에 형성된다.
따라서, 상기 제 1 박막 트랜지스터(T1)의 소스 전극(125a)의 오목홈의 형상과, 제 2 박막 트랜지스터(T2)의 드레인 전극(126b)의 오목홈의 형상을 동일하게 하고, 제 1 박막 트랜지스터(T1)의 드레인 전극(126a)의 제 1 연장부의 형상과, 제 2 박막 트랜지스터(T2)의 소스 전극(125b)의 연장부의 형상을 동일하게 하여 제 1 및 제 2 박막 트랜지스터(T1, T2)의 채널 영역 면적을 동일하게 할 수 있다. 여기서, 동일함은 오차 범위(약 10%이하) 내에서 동일함을 지칭한다. 그리고, 소스 전극(125a)이 드레인 전극(126a)의 3면을 감싸는 형상으로 제작하거나, 드레인 전극(126b)이 소스 전극(125b)의 3면을 감싸는 형상으로 제작하여 제 1 및 제 2 박막 트랜지스터(T1, T2)의 채널 길이를 길게 할 수 있다.
상기에서 언급된 라인 형상은 필요에 따라 절곡 될 수 있다. 그리고, 라인 형상 대신 곡선 형상 또는 사선 형상을 사용할 수도 있다. 그리고, 제 1 박막 트 랜지스터(T1)의 소스 전극(125a)과 제 2 박막 트랜지스터(T2)의 드레인 전극(126b)의 형상이 동일하고, 제 1 박막 트랜지스터(T1)의 드레인 전극(126a)과 제 2 박막 트랜지스터(T2)의 소스 전극(125b)의 형상이 동일한 것이 바람직하다.
제 1 및 제 2 박막 트랜지스터(T1, T2)의 형상은 상술한 설명에 한정되지 않고, 다양한 변형예가 가능하다.
도 6 내지 도 12는 제 1 실시예의 변형예에 따른 제 1 및 제 2 박막 트랜지스터의 평면도이다. 도 13은 도 12를 B-B선에 대해 자른 단면도이다.
도 6의 변형예에서와 같이 제 1 및 제 2 박막 트랜지스터(T1, T2)의 게이트 전극(121a, 121b)이 분리 제작될 수 있다. 즉, 일 픽셀 영역을 지나는 게이트 라인(110) 구간 중 두 영역에서 게이트 라인(110)의 일부가 돌출되어 각기 제 1 및 제 2 박막 트랜지스터(T1, T2)의 게이트 전극(121a, 121b)을 형성한다. 이는 제 1 및 제 2 박막 트랜지스터(T1, T2)의 게이트 전극(121a, 121b)는 서로 다른 몸체로 제작되고, 이들이 게이트 라인(110)을 통해 연결될 수 있다. 제 1 및 제 2 박막 트랜지스터(T1, T2)의 게이트 전극(121a, 121b)은 대략 육각형 형상으로 제작된다. 그리고, 도 6에 도시된 바와 같이 제 1 및 제 2 박막 트랜지스터(T1, T2)의 게이트 전극(121a, 121b)은 점 대칭을 이루는 것이 바람직하다.
그리고, 도 6의 변형예에서는 제 1 박막 트랜지스터(T1)의 소스 전극(125a)의 중심부는 그 가장자리 영역이 절곡될 수 있다. 그리고, 소스 전극(125a)의 연장부와 데이터 라인(130) 간을 연결하는 연결 라인(132)을 더 구비할 수 있다. 그리고, 제 1 박막 트랜지스터(T1)의 소스 전극(125a)과 제 2 박막 트랜지스터(T2)의 소스 전극(125b)은 소스 연결 라인(133)을 통해 연결될 수 있다. 이때, 소스 연결 라인(133)은 게이트 라인(110)과 게이트 전극(121a, 121b)의 아래쪽 영역에 형성되는 것이 바람직하다. 이는 게이트 라인(110)과 게이트 전극(121a, 121b)의 위쪽 영역에는 드레인 전극(126a, 126b)이 형성되어 있기 때문이다. 그리고, 이를 통해 소스 연결 라인(133)과 게이트 전극(121a, 121b)간의 중첩 면적을 최소화할 수 있다. 제 1 박막 트랜지스터(T1)의 소스 전극(125a)과 드레인 전극(125b)와, 제 2 박막 트랜지스터(T2)의 소스 전극(125a)과 드레인 전극(126b)은 그 형상이 점 대칭을 이루는 것이 바람직하다.
또한, 도 7의 변형예에서와 같이, 단일 몸체를 갖는 게이트 전극(121a, 121b) 상에 각기 분리된 제 1 및 제 2 박막 트랜지스(T1, T2)터의 활성층(123a, 123b)이 형성될 수 있다. 그리고, 게이트 전극(121a, 121b)과 중첩되는 영역의 소스 전극(125a, 125b)과 드레인 전극(126a, 126b)이 판 형상으로 제작될 수 있다. 이때, 소스 전극(125a, 125b)과 드레인 전극(126a, 126b)의 길이는 동일한 것이 효과적이다. 이를 통해 제 1 및 제 2 박막 트랜지스터(T1, T2)의 소스 전극(125a, 125b)과 드레인 전극(126a, 126b) 사이의 채널 영역의 면적(즉, 이격 폭과 인접 영역의 길이)를 동일하게 할 수 있다. 그리고, 상기 드레인 전극(126a, 126b)의 폭을 조절하여, 게이트 전극(121a, 121b)과의 중첩 영역의 면적을 조절할 수 있다. 그리고, 도 7에서와 같이 제 1 박막 트랜지스터(T1)의 게이트 전극(121a)과 드레인 전극(126a)의 중첩 면적이 제 2 박막 트랜지스터(T2)의 게이트 전극(121b)과 드레인 전극(126b)의 중첩 면적보다 크게 할 수도 있다.
또한, 도 8의 변형예에서와 같이, 게이트 라인(110)을 기준으로 위쪽 영역에 제 1 박막 트랜지스터(T1)가 형성되고, 아래쪽 영역에 제 2 박막 트랜지스터(T2)가 형성될 수도 있다. 이때, 제 1 박막 트랜지스터(T1)의 소스 전극(125a)은 제 1 연결 라인(134)을 통해 데이터 라인(130)에 접속되고, 제 2 박막 트랜지스터(T2)의 소스 전극(125b)은 제 2 연결 라인(135)을 통해 데이터 라인(130)에 접속되는 것이 바람직하다. 이 경우 게이트 라인(110)은 단위 픽셀 영역의 중심을 가로 질러 형성되는 것이 효과적이다. 물론 앞서 설명한 예시들과 같이 제 1 및 제 2 박막 트랜지스터(T1, T2)는 게이트 라인(110)의 선상에 형성될 수 있다. 또한, 제 1 및 제 2 박막 트랜지스터(T1, T2)가 게이트 라인(110) 상측 영역(즉, 위쪽 영역)에 형성되거나 하측 영역(즉, 아래쪽 영역)에 형성될 수도 있다.
또한, 도 9의 변형예에서와 같이, 제 2 박막 트랜지스터(T2)의 게이트 전극(121b)의 일부가 드레인 전극(126b)의 하측 영역으로 돌출될 수도 있다. 이를 통해, 제 2 박막 트랜지스터(T2)의 게이트 전극(121b)이 돌출된 영역만큼 드레인 전극(126b)과 게이트 전극(121b) 간의 중첩 면적이 증대된다. 물론 이때, 게이트 전극(121b)의 돌출 영역에 대응하도록 드레인 전극(126b)의 일부가 돌출될 수도 있다. 이와 같이 제 2 박막 트랜지스터(T2)의 게이트 전극(121b)의 일부를 돌출시켜, 제 2 박막 트랜지스터(T2)의 게이트 전극(121b)과 드레인 전극(126b)의 중첩 면적을 제 1 박막 트랜지스터(T1)의 게이트 전극(121a)과 드레인 전극(126a)의 중첩 면적보다 크게 하여 제 1 기생 커패시터(Cgs1)의 커패시턴스보다 제 2 기생 커패시터(Cgs2)의 커패시턴스를 향상시킬 수 있다.
이때, 도 9에 도시된 바와 같이 제 1 및 제 2 박막 트랜지스터(T1, T2)의 소스 전극(125a, 125b)의 형상을 동일하게 제작하는 것이 바람직하다. 드레인 전극(126a, 126b)의 형성도 동일하게 제작하는 것이 가능하다. 즉, 제 1 및 제 2 박막 트랜지스터(T1, T2)의 소스 전극(125a, 125b)과 드레인 전극(126a, 126b)은 선 대칭을 이루는 것이 바람직하다.
또한, 도 10의 변형예에서와 같이, 제 1 박막 트랜지스터(T2)의 드레인 전극(126a) 하측 영역의 게이트 전극(121a) 일부가 절단될 수도 있다. 이를 통해 제 1 박막 트랜지스터(T1)의 게이트 전극(121a)이 절단된 영역만큼 드레인 전극(126a)과 게이트 전극(121a)간의 중첩 면적이 작아진다. 이때, 제 1 박막 트랜지스터(T1)의 게이트 전극(121a)의 절단 영역은 채널 영역의 길이와 폭을 변화시키지 않는 범위 내에서 자유롭게 변화할 수 있다. 이와 같이 제 1 박막 트랜지스터(T1)의 게이트 전극(121a)의 일부를 절개하여 제 1 박막 트랜지스터(T1)의 게이트 전극(121a)과 드레인 전극(126a)의 중첩 면적을 제 2 박막 트랜지스터(T2)의 게이트 전극(121b)과 드레인 전극(126b)의 중첩 면적보다 작게 하여 제 1 기생 커패시터(Cgs1)의 커패시턴스보다 제 2 기생 커패시터(Cgs2)의 커패시턴스를 향상시킬 수 있다.
도 11의 변형예에서와 같이, 제 2 박막 트랜지스터(T2)의 게이트 전극(121b) 상부 영역에 위치하는 드레인 전극(126b)의 일부를 돌출시켜 게이트 전극(121b)과 드레인 전극(126b) 간의 중첩 면적을 증대시킬 수 있다. 이때, 드레인 전극(126b)을 전극의 폭 방향으로 돌출시키는 것이 바람직하다. 길이(연장) 방향으로 돌출시 킬 경우 제 1 및 제 2 박막 트랜지스터들의 채널 길이가 변화될 수 있기 때문이다.
도 12의 변형에에서와 같이, 제 2 박막 트랜지스터(T2)의 게이트 전극(121b)의 일부를 연장시키고, 게이트 전극(121b) 상부 영역에 위치하는 드레인 전극(126b)의 일부도 함께 연장시켜 게이트 전극(121b)과 드레인 전극(126b) 간의 중첩 면적을 증대시킬 수 있다. 상기 게이트 전극(121b)의 연장 방향을 게이트 라인 방향(110) 인 것이 효과적이다. 물론 이에 한정되지 않고, 다양한 방향으로 연장될 수 있다. 여기서, 연장 면적은 드레인 전극(126b)과의 중첩 면적에 따라 다양하게 변경될 수 있다. 이때, 드레인 전극(126b)의 연장 영역의 아래에는 활성층(123b)이 위치하지 않는 것이 바람직하다. 이를 통해 도 13에 도시된 바와 같이 게이트 전극(121b)과 드레인 전극(126b) 사이의 거리가 가까워져 제 2 기생 커패시터(Cgs2)의 커패시턴스를 더욱 향상시킬 수 있다. 이는 커패시터의 커패시턴스는 두 전극 판의 거리에 반비례하여 증가하기 때문이다.
상기 변형예에 따른 제 1 및 제 2 박막 트랜지스터의 구조는 필요에 따라 서로 조합되는 것이 가능하다.
상술한 바와 같은 다양한 형상을 가질 수 있고 제 1 및 제 2 박막 트랜지스터(T1, T2)와 데이터 라인(130) 상에는 패시베이션막(150)과, 보호막(155)이 형성된다. 이때, 패시베이션막(150)은 실리콘 산화막 또는 실리콘 질화막등의 무기 물질로 형성될 수 있다. 그리고, 보호막(155)는 유기막으로 형성될 수 있다. 이와 같은 패시베이션막(150)과 보호막(155)을 통해 제 1 및 제 2 박막 트랜지스터(T1, T1)와 데이터 라인을 전기적으로 절연하고 보호한다. 이를 위해 패시베이션막(150) 과 보호막(155)는 단일 물질로 제작될 수 있고, 서로 다른 물질막으로 제작될 수도 있다.
하부의 제 1 및 제 2 유지 전극판(127a, 127b)의 일부를 노출하는 제 1 및 제 2 콘택홀(156a, 156b)은 패시베이션막(150)과 보호막(155)의 일부가 제거하여 형성된다.
보호막(155) 상에는 제 1 및 제 2 픽셀 전극(160a, 160b)이 형성된다. 제 1 및 제 2 픽셀 전극(160a, 160b)은 제 1 및 제 2 콘택홀(156a, 156b)을 통해 제 1 및 제 2 유지 전극판(127a, 127b)과 접속된다. 이때, 유지 전극판을 형성하지 않는 경우, 제 1 및 제 2 픽셀 전극(160a, 160b)이 제 1 및 제 2 콘택홀(156a, 156b)을 통해 제 1 및 제 2 박막 트랜지스터(T1, T2)의 드레인 전극(126a, 126b)과 각기 접속될 수도 있다.
그리고, 앞서 설명한 바와 같이 제 1 및 제 2 픽셀 커패시터(Cst1, Cst2)의 커패시턴스를 동일하게 하기 위해 본 실시예에서는 제 1 및 제 2 픽셀 전극(160a, 160b)의 면적을 동일하게 하는 것이 효과적이다. 물론 제 1 및 제 2 픽셀 커패시터(Cst1, Cst2)의 커패시턴스는 유사한 것이 더욱 바람직하다. 즉, 두 커패시터의 커패시턴스가 10%이하의 범위 내에서 유사한 것이 효과적이다. 이는 표시 패널의 제작시 발생할 수 있는 정렬 오차를 반영한 것이다.
도 3에서는 단위 픽셀 영역의 중심에 제 2 픽셀 전극(160b)이 형성되고, 제 2 픽셀 전극(160b)의 둘레를 따라 제 1 픽셀 전극(160a)이 형성된다. 제 2 픽셀 전극(160b)은 대략 V자 형상을 제작되고, 제 1 픽셀 전극(160a)는 내부에 V자 형상의 빈 공간을 갖는 사각 판 형상으로 제작된다. 이때, 제 1 픽셀 전극(160a)의 면적과, 제 2 픽셀 전극(160b)의 면적이 동일한 것이 바람직하다. 물론 이둘의 면적은 10%이하의 범위에서 차이가 발생할 수 있다. 그리고, 도시되지 않았지만, 제 1 및 제 2 픽셀 전극(160a, 160b)에는 다수의 절개 패턴이 형성될 수도 있다.
제 1 및 제 2 픽셀 전극(160a, 160b)의 형상은 상술한 설명에 한정되지 않고, 다양한 변형예가 가능하다.
도 14 내지 도 16은 제 1 실시예의 변형예에 따른 제 1 및 제 2 픽셀 전극을 갖는 표시 패널의 평면도이다.
도 14의 변형예에서와 같이 제 1 및 제 2 픽셀 전극(160a, 160b)은 좌우로 분리된 사각 판 형상으로 제작될 수 있다. 이때, 제 1 및 제 2 픽셀 전극(160a, 160b)의 면적은 동일한 것이 바람직하다. 제 1 및 제 2 픽셀 전극(160a, 160b)는 사각 판에 한정되지 않고, 다각 판 형상, 원 형상 또는 타원 형상으로 제작될 수도 있다. 도 14에서는 단위 픽셀의 수직 중심 방향을 기준으로 좌우에 제 1 및 제 2 픽셀 전극(160a, 160b)이 형성되었다. 이에 한정되지 않고, 수평 중심 방향을 기준으로 상하에 제 1 및 제 2 픽셀 전극(160a, 160b)이 형성될 수도 있다. 그리고, 도 14에 도시된 바와 같이 제 1 유지 커패시터(Cst1)와 제 2 유지 커패시터(Cst2)는 동일한 커패시턴스를 갖는 것이 효과적이다. 이때, 커패시터의 커패시턴스는 커패시터 두 전극판의 중첩 면적과, 두 전극 판 사이에 마련된 유전체의 유전율에 비례하고, 두 전극판 사이의 거리에 반비례한다. 이때, 제 1 및 제 2 유지 커패시터(Cst1, Cst2) 각각의 유전체와 전극판의 이격 거리는 동일하다. 따라서, 본 실시 예에서는 제 1 및 제 2 유지 커패시터(Cst1, Cst2)의 두 전극판으로 각기 사용되는 유지 라인(140)과, 제 1 및 제 2 픽셀 전극 간의 중첩 면적을 가변시켜 제 1 및 제 2 유지 커패시터(Cst1, Cst2)의 커패시턴스를 동일하게 하는 것이 효과적이다. 바람직하게는 단위 픽셀 영역을 관통하는 유지 라인(140)의 폭을 가변시킨다. 이를 통해 제 1 및 제 2 픽셀 전극(160a, 160b)과 유지 라인(140)간의 중첩 면적이 조절된다. 따라서, 제 1 및 제 2 유지 커패시터(Cst1, Cst2)의 커패시턴스를 동일하게 할 수 있다. 또한, 도 15의 변형예에서와 같이 제 1 및 제 2 픽셀 전극(160a, 160b) 모두가 V자 형상으로 제작될 수 있다. 이때, 제 1 및 제 2 픽셀 전극(160a, 160b)의 크기와 형상이 동일한 것이 효과적이다. 그리고, 유지 라인(140)은 제 1 및 제 2 픽셀 전극(160a, 160b)의 가장자리 영역을 관통할 수도 있다. 또한, 도 16의 변형예에서와 같이 제 1 및 제 2 픽셀 전극(160a, 160b)가 게이트 라인(110)을 중심으로 위쪽과 아래쪽 영역에 사각 판 형태로 제작될 수도 있다.
이와 같이 보호막(155) 상에 다양한 형상으로 제조될 수 있는 제 1 및 제 2 픽셀 전극(160a, 160b)이 형성된 투광성 기판(100) 상에는 배향막(미도시)이 더 형성될 수 있다.
다음으로, 상부 기판으로 사용되는 공통 전극 기판(2000)에 관해 설명한다.
공통 전극 기판(2000)은 투광성 절연 기판(200)과, 빛샘과 인접한 단위 픽셀 영역들 간의 광 간섭을 방지하기 위한 차광 패턴(210)과, 적색, 녹색 및 청색의 컬러 필터(220)와, 차광 패턴(210)과, 컬러 필터(220) 상에 마련된 오버코트막(230)과, 오버코트막(230) 상에 마련된 공통 전극(240)을 포함한다.
차광 패턴(210)으로 블랙 매트릭스를 사용한다. 오버코트막(230)으로 유기물질을 사용한다. 공통 전극(240)으로 ITO 또는 IZO 등의 투명한 도전 물질을 사용한다. 그리고, 공통 전극(240)에는 도메인 제어를 위한 복수의 절개 패턴(241)이 마련된다. 이때, 절개 패턴(241) 대신 돌기를 형성할 수도 있다.
상술한 박막 트랜지스터 기판(1000)과 공통 전극 기판(2000)을 결합하고 그 사이에 액정층(300)을 개재하여 표시 패널이 마련된다. 표시 장치는 이러한 표시 패널 양측에 도시되지 않은 편광판, 백라이트, 광학 판/시트 등의 요소들을 배치할 수 있다.
상술한 표시 패널의 전체 구조와 동작을 간략히 살펴보면 다음과 같다.
상기의 표시 패널은 매트릭스 형상으로 배치된 복수의 단위 픽셀(10)을 구비한다. 이때, 픽셀 행 방향으로 복수의 게이트 라인(110)이 연장되고, 일 픽셀 행 방향으로 배치된 복수의 단위 픽셀(10)은 해당 게이트 라인(110)에 접속된다. 픽셀 열 방향으로 데이터 라인(130)이 연장되고, 일 열 방향으로 배치된 복수의 단위 픽셀(10)은 해당 데이터 라인(130)에 접속된다.
이에, 일 게이트 라인(110)에 게이트 턴온 전압을 인가하면 일 픽셀 행 방향의 모든 단위 픽셀(10)의 제 1 및 제 2 박막 트랜지스터(T1, T2)가 턴온된다. 이때, 복수의 데이터 라인(130)에 데이터 신호(계조 전압)을 공급하게 되면 일 픽셀 행 방향의 모든 단위 픽셀(10)의 제 1 및 제 2 픽셀 커패시터(Clc1, Clc2)에는 데이터 신호가 충전된다. 이경우 본 실시예에서는 제 1 및 제 2 박막 트랜지스터스(T1, T2)의 킥백 전압차만큼 제 1 및 제 2 픽셀 커패시터(Clc1, Clc2)에 충전되 는 데이터 신호의 전압 값이 변화한다. 이를 통해 단위 픽셀(10)의 제 1 픽셀 커패시터(Clc1)는 고 계조 또는 저 계조 중 하나를 표현하게 되고, 제 2 픽셀 커패시터(Clc2)는 제 1 픽셀 커패시터(Clc1)와 반대되는 계조를 표현하게 된다. 이로써, 표시 패널의 시인성을 향상시킬 수 있다.
이때, 본 실시예의 단위 픽셀(10)은 다양한 반전 구동을 수행할 수 있다. 반전 구동은 공통 전압을 기준으로 공통 전압 보다 높은 계조 전압을 제공하는 양 극성의 구동과 공통 전압 보다 낮은 음 극성의 구동을 매 프레임 또는 복수의 프레임 마다 번갈아 가며 수행함을 지칭한다. 이때, 표시 패널은 일 단위 픽셀(10)이 인접하는 단위 픽셀(10)과 반대 되는 극성을 갖는 구동을 할 수 있다. 또한, 표시 패널은 픽셀 행 또는 픽셀 열 별로 반대 되는 극성을 갖는 구동을 할 수도 있다. 또한, 표시 패널은 모든 픽셀이 매 프레임 또는 복수의 프레임 마다 반대 되는 극성을 번갈아 가지도록 구동할 수 있다.
하기에서는 상술한 표시 패널의 제조 방법을 설명한다.
도 17 내지 도 22는 본 발명의 제 1 실시예에 따른 표시 패널의 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 도면이다. 여기서, 도 17 내지 도 19는 박막 트랜지스터 기판의 평면도이고, 도 20 내지 도 22는 각기 도 17 내지 도 19를 A-A선에 대해 자른 단면도이다.
도 17 및 도 20을 참조하면, 투명 절연 기판(100) 상에 제 1 도전성막을 형성한 다음, 이를 패터닝 하여 게이트 라인(110), 제 1 및 제 2 박막 트랜지스터(T1, T2)용 게이트 전극(121a, 121b) 그리고, 유지 라인(140)을 형성한다.
상기 제 1 도전성막으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd) 및 Mo/Al/Mo 중 적어도 어느 하나를 사용하는 것이 바람직하다. 물론 이에 한정되지 않고 앞서 설명한 바와 같이 제 1 도전성막으로 Al, Nd, Ag, Cr, Ti, Ta 및 Mo 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성하되, 단일층 및 다중층으로 형성할 수 있다. 즉, 물리 화학적 특성이 우수한 Cr, Ti, Ta, Mo 등의 금속층과 비저항이 작은 Al 계열 또는 Ag 계열의 금속층을 포함하는 이중층 또는 삼중층으로 형성할 수도 있다. 상술한 제 1 도전성막을 전체 기판 상에 형성한 후, 감광막을 도포한다. 제 1 마스크를 이용한 리소그라피 공정을 실시하여 감광막 마스크 패턴을 형성한다. 감광막 마스크 패턴을 식각 마스크로 하는 식각공정을 실시하여 제 1 도전성막의 일부를 제거한다. 이를 통해 도 17 및 도 20에 도시된 바와 같이, 게이트 라인(110), 유지 라인(130) 및 제 1 및 제 2 박막 트랜지스터(T1, T2)용 게이트 전극(121a, 121b)을 형성한다. 이어서, 소정의 스트립 공정을 실시하여 감광막 마스크 패턴을 제거한다. 여기서, 제 1 및 제 2 박막 트랜지스터(T1, T2)용 게이트 전극(121a, 121b)은 단일 몸체로 제작된다. 물론 각기 서로 다른 몸체를 가질 수도 있다.
도 18 및 도 21를 참조하면, 게이트 라인(110), 게이트 전극(121a, 121b) 및 유지 라인(130)이 형성된 기판(100)의 전면에 게이트 절연막(122)을 형성한다. 게이트 절연막(122)으로 실리콘 질화막 또는 실리콘 산화막을 포함하는 무기 절연 물질을 사용하는 것이 바람직하다.
이어서, 게이트 절연막(122) 상에 활성층용 박막, 오믹 접촉층용 박막 및 제 2 도전성막을 순차적으로 형성한다. 이때, 활성층용 박막으로 비정질 실리콘층을 사용한다. 오믹 접촉층용 박막으로 실리사이드 또는 불순물이 고농도로 도핑된 비정질 실리콘층을 사용한다. 그리고, 제 2 도전성막을 제 1 도전성막 제작을 위한 물질막을 사용할 수 있다.
이어서, 제 2 도전성막 상에 감광막을 도포한다. 제 2 마스크를 이용하여 상기 감광막을 노광하고 현상한다. 이때, 제 2 마스크는 슬릿 마스크 또는 반투과 마스크를 사용할 수 있다. 이를 통해 단차 구간을 갖는 감광막 마스크 패턴이 형성된다. 여기서, 단차 구간은 감광막 마스크 패턴의 일부 구간(채널이 형성될 영역)에서 그 높이가 낮은 영역을 지칭한다. 이어서, 감광막 마스크 패턴을 식각 마스크로 하는 제 1 식각공정을 실시하여 제 2 도전성막, 오믹 접촉층용 박막 및 활성층용 박막을 제거하여 데이터 라인(130) 및 활성층(123a, 123b)을 형성한다. 이어서 감광막 마스크 패턴의 일부를 제거하여 감광막 마스크 패턴의 단차 구간을 개방한다. 이어서, 개방된 영역의 제 2 도전성막 및 오믹 접촉층용 박막을 제거하는 제 2 식각 공정을 통해 소스 전극(125a, 125b) 및 드레인 전극(126a, 126b)을 형성한다. 이를 통해 제 1 및 제 2 박막 트랜지스터(T1, T2)를 형성한다. 이때, 제 1 박막 트랜지스터(T1)의 게이트 전극(121a) 상측에 형성된 드레인 전극(126a)의 면적보다 제 2 박막 트랜지스터(T2)의 게이트 전극(121b) 상측에 형성된 드레인 전극(126b)의 면적이 크다.
그리고, 상술한 제 1 식각 공정을 통해 유지 전극(140)과 그 일부가 중첩하는 제 1 및 제 2 유지 전극판(127a, 127b)을 형성한다.
도 19 및 도 22를 참조하면, 데이터 라인(130)과 제 1 및 제 2 박막 트랜지스터(T1, T2)가 형성된 기판(100)의 전체면에 패시베이션막(500)을 형성한다. 패시베이션막(500)은 전체 기판 상에 PECVD법, 스퍼터링법 등을 이용한 증착 방법을 통해 형성된다. 패시베이션막(500)으로 실리콘 질화막을 사용하는 것이 바람직하다. 물론 이에 한정되지 않고, 패시베이션막(500)으로 실리콘 산화막을 포함하는 무기 절연물질을 사용하는 것이 가능하다. 이어서, 패시베이션막(500) 상에 보호막(550)을 형성한다. 보호막(550)은 유기막을 사용하는 것이 효과적이다. 이어서, 제 3 마스크를 이용하여 상기 보호막(550)의 일부를 제거하여 패시베이션막(500)의 일부를 노출한다. 이어서, 노출된 패시베이션막(500)을 제거하여 제 1 및 제 2 유지 전극판(127a, 127b)을 노출시키는 제 1 및 제 2 콘택홀(156a, 156b)을 형성한다.
이어서, 제 1 및 제 2 콘택홀(156a, 156b)이 형성된 보호막(550) 상에 제 3 도전성막을 형성한다. 제 3 도전성막은 인듐 주석 산화물(Indium Tin Oxide: ITO)이나 인듐 아연 산화물(Indium Zinc Oxide: IZO)을 포함하는 투명 도전막을 사용하는 것이 바람직하다. 제 3 도전성막 상에 감광막을 도포한다. 이어서, 제 4 마스크를 이용한 노광 및 현상 공정을 실시하여 제 3 도전성막 상에 감광막 마스크 패턴을 형성한다. 감광막 마스크 패턴을 식각 마스크로 하는 식각 공정을 통해 제 3 도전성막의 일부를 제거하여 단위 픽셀 영역 내에 제 1 및 제 2 서브 픽셀(160a, 160b)를 형성한다. 제 1 및 제 2 서브 픽셀(160a, 160b)는 각기 제 1 및 제 2 콘택홀(156a, 156b)을 통해 제 1 및 제 2 유지 전극판(127a, 127b)에 접속된다. 여기 서, 제 1 및 제 2 서브 픽셀(160a, 160b)의 면적은 동일한 것이 바람직하다.
상술할 실시예에서는 4매의 마스크를 이용하여 박막 트랜지스터 기판을 제조함을 설명하였다. 하지만, 이에 한정되지 않고, 이보다 많거나 적은 개수의 마스크를 이용하여 박막 트랜지스터 기판을 제조할 수 있다. 즉, 5매의 마스크를 이용하여 박막 트랜지스터 기판을 제조 하는 경우 도 12에 도시된 바와 같이 활성층(123a, 123b)이 섬 형상으로 제작될 수 있다.
본 발명은 이에 한정되지 않고, 복수의 게이트 라인(110)이 동일한 게이트 신호를 제공받는 복수의 제 1 및 제 2 내부 게이트 라인으로 분리될 수도 있다. 하기에서는 본 발명의 제 2 실시예에 따른 표시 패널에 관해 설명한다. 후술되는 제 2 실시예의 설명 중 상술한 제 1 실시예의 설명과 중복되는 설명은 생략한다. 또한, 제 2 실시예에서 설명하는 기술은 상기 제 1 실시예에 적용될 수 있다.
도 23은 본 발명의 제 2 실시예에 따른 표시 패널의 회로도이다. 도 24는 제 2 실시예에 따른 표시 패널의 평면도이고, 도 25는 도 24의 M 영역의 확대도이고, 도 26은 N 영역의 확대도이다.
도 23 내지 도 26을 참조하면, 본 실시예에 따른 표시 패널은 각기 연결 게이트 라인(111)을 통해 단일의 신호를 인가 받는 복수의 제 1 및 제 2 내부 게이트 라인(111-1, 111-2)을 구비한다. 단위 픽셀(10)은 제 1 및 제 2 서브 픽셀(11, 12)을 구비한다. 제 1 서브 픽셀(11)은 게이트 전극(121a)이 제 1 내부 게이트 라인(111-1)에 접속된 제 1 박막 트랜지스터(T1)와 제 1 픽셀 커패시터(Clc1)를 구비한다. 그리고, 제 2 서브 픽셀(12)은 게이트 전극(121b)이 제 2 내부 게이트 라 인(111-2)에 접속된 제 2 박막 트랜지스터(T2)와 제 2 픽셀 커패시터(Clc2)를 구비한다.
상기의 제 1 및 제 2 내부 게이트 라인(111-1, 111-2)은 평행하게 연장된다. 도 24에 도시된 바와 같이 제 1 내부 게이트 라인은 제 1 서브 픽셀(11) 영역의 상측에서 가로 방향으로 연장된다. 제 1 내부 게이트 라인(111-1)의 일부가 하부로 돌출하여 제 1 박막 트랜지스터(T1)의 게이트 전극(121a)이 된다. 제 2 내부 게이트 라인(111-2)은 제 1 서브 픽셀(11) 영역과 제 2 서브 픽셀(12) 영역의 사이에서 가로 방향으로 연장된다. 즉, 제 2 내부 게이트 라인(111-2)은 단위 픽셀(10)의 중심 영역을 관통하게 연장된다. 제 2 내부 게이트 라인(111-2)의 일부가 하부로 돌출하여 제 2 박막 트랜지스터(T2)의 게이트 전극(121b)이 된다. 여기서, 제 1 및 제 2 내부 게이트 라인(111-1, 111-2)은 동일 선폭을 갖는 것이 바람직하다. 그리고, 도 24의 점선으로 도시된 바와 같이 제 1 및 제 2 내부 게이트 라인(111-1, 111-2)의 일 끝단에는 제 1 및 제 2 내부 게이트 라인(111-1, 111-2)에 각기 접속된 연결 게이트 라인(111)이 형성된다. 이를 통해 본 실시예에서는 두개의 서브 게이트 라인으로 분리되어 있지만, 하나의 게이트 라인을 통해 게이트 신호를 제공하는 것과 동일한 효과를 얻을 수 있다. 그리고, 상기의 제 1 및 제 2 내부 게이트 라인(111-1, 111-2)과 연결 게이트 라인(111)은 동일 물질막으로 제작한다. 또한, 이들은 단일의 패터닝 공정을 통해 동시에 제작되는 것이 바람직하다.
제 1 서브 픽셀(11)의 제 1 박막 트랜지스터(T1)의 게이트 전극(121a)는 제 1 내부 게이트 라인(111-1)에 접속되고, 소스 전극(125a)은 데이터 라인(130)에 접 속되고, 드레인 전극(126a)은 제 1 픽셀 전극(160a)접속된다. 제 2 서브 픽셀(12)의 제 2 박막 트랜지스터(T2)의 게이트 전극(121b)는 제 2 내부 게이트 라인(111-2)에 접속되고, 소스 전극(125b)은 데이터 라인(130)에 접속되고, 드레인 전극(126b)은 제 1 픽셀 전극(160b)접속된다.
여기서, 제 1 박막 트랜지스터(T1)의 게이트 전극(121a)과 드레인 전극(126a) 사이에 제 1 기생 커패시터(Cgs1)가 형성된다. 제 2 박막 트랜지스터(T2)의 게이트 전극(121b)과 드레인 전극(126b) 사이에 제 2 기생 커패시터(Cgs2)가 형성된다. 본 발명에서는 상기 게이트 전극(121a, 121b)과 드레인 전극(126a, 126b)간의 중첩 면적을 조절하여 상기 제 1 및 제 2 기생 커패시터(Cgs1, Cgs2)의 커패시턴스를 다르게 하는 것이 바람직하다.
제 1 및 제 2 박막 트랜지스터(T1, T2)의 게이트 전극(121a, 121b)은 도 25 및 도 26에 도시된 바와 같이 대략 사각 판 형상으로 제작된다. 이들의 사이즈는 동일한 것이 효과적이다. 그리고, 제 1 및 제 2 박막 트랜지스터(T1, T2)의 소스 전극(125a, 125b)은 오목홈을 갖는 컵 형상으로 제작된다. 이때, 제 1 박막 트랜지스터(T1)의 소스 전극(125a)은 제 1 데이터 연결 라인(131a)을 통해 데이터 라인(130)에 접속된다. 그리고, 제 2 박막 트랜지스터(T2)의 소스 전극(125b)은 제 2 데이터 연결 라인(131b)을 통해 데이터 라인(130)에 접속된다. 제 1 및 제 2 박막 트랜지스터(T1, T2)의 드레인 전극(126a, 126b)은 각기 제 1 및 제 2 픽셀 전극(160a, 160b)과 중첩되는 중첩부와, 중첩부에서 소스 전극(125a, 125b)의 오목홈 내측으로 연장된 라인 형상의 연장부를 구비한다. 본 실시예에서는 제 1 및 제 2 박막 트랜지스터(T1, T2)의 게이트 전극(121a, 121b)의 사이즈가 동일하다. 따라서, 드레인 전극(126a, 126b)의 상기 연장부의 선폭을 다르게 하여 상술한 제 1 및 제 2 기생 커패시터(Cgs1, Cgs2)의 커패시턴스를 다르게 할 수 있다. 즉, 도 24 그리고, 도 25 및 도 26에 도시된 바와 같이 제 1 박막 트랜지스터(T1)의 드레인 전극(126a)의 선폭을 제 2 박막 트랜지스터(T2)의 드레인 전극(126b)의 선폭 보다 작게 한다. 이를 통해 제 1 박막 트랜지스터(T1)의 게이트 전극(121a)과 드레인 전극(126a) 간의 중첩 영역의 면적을 제 2 박막 트랜지스터(T2)의 게이트 전극(121b)과 드레인 전극(126b) 간의 중첩 영역의 면적보다 작게 할 수 있다. 제 1 박막 트랜지스터(T1)의 게이트 전극(121a)과 드레인 전극(126a)간의 중첩 면적과 제 2 박막 트랜지스터(T2)의 게이트 전극(121b)과 드레인 전극(126b) 간의 중첩 면적의 비율은 1 : 2 내지 1 : 10 인 것이 바람직하다. 또한, 상기 중첩 면적의 비율은 1 : 4 내지 1 : 6 인 것이 바람직하다.
본 실시예의 제 1 및 제 2 픽셀 전극(160a, 160b)는 중심부(161a, 161b)와, 복수의 마이크로 요철 패턴(162a, 163a, 162b, 163b)을 구비한다. 상기 중심부(161a, 161b)는 교차 하는 라인 형상으로 제작된다. 즉, 도 24에 도시된 바와 같이 교차하는 라인은 제 1 및 제 2 픽셀 전극(160a, 160b) 형성 영역의 중심에 대략 + 형상으로 제작된다. 물론 이에 한정되지 않고, 중심부(161a, 161b)는 제 1 및 제 2 픽셀 전극(160a, 160b) 형성 영역의 중심에 다각형 형상, 원형상 또는 타원 형상으로 제작될 수 있다. 또한, 앞서 설명한 제 1 실시예에서 제시된 형상으로 상기 중심부(161a, 161b)가 제작될 수도 있다. 상기 복수의 마이크로 요철 패턴(162a, 163a, 162b, 163b)은 중심부(161a, 161b)에서 돌출된 돌출부(162a, 162b)와, 돌출부(162) 사이에 마련된 마이크로 슬릿(163a, 163b)을 구비한다. 여기서, 마이크로 요철 패턴(162a, 163a, 162b, 163b)은 도메인 내의 액정 분자의 배향을 규제하고자 하는 방향으로 형성된다. 상기 돌출부(162a, 162b)와 마이크로 슬릿(163a, 163b)의 길이는 제 1 및 제 2 픽셀 전극(160a, 160b) 전체에서 동일하지 않을 수 있다. 이러한 마이크로 요철 패턴(162a, 163a, 162b, 163b)은 액정 분자의 자유 에너지를 감소시켜 액정의 배향이 흩어지는 것을 방지한다. 즉, 마이크로 요철 패턴(162a, 163a, 162b, 163b)은 액정 분자를 구속하여 마이크로 요철 패턴(162a, 163a, 162b, 163b)의 돌출부(162a, 162b)와 마이크로 슬릿(163a, 163b)의 길이 방향으로 눕도록 유도한다. 이때, 마이크로 요철 패턴(162a, 163a, 162b, 163b)의 돌출부(162a, 162b)과 마이크로 슬릿(163a, 163b)의 폭은 가능한 좁은 것이 바람직하다.
본 발명은 상술한 실시예들의 박막 트랜지스터의 구조 또는 픽셀 전극의 구조는 액정 표시 패널에 한정되지 않고, 플라즈마 디스플레이 패널(Plasma Display Panel; PDP) 또는 능동형 유기 발광 다이오드(Active Matrix Organic Light Emitting Diode; AM-OLED)등에 적용될 수 있다.
본 발명을 첨부 도면과 전술된 바람직한 실시예를 참조하여 설명하였으나, 본 발명은 그에 한정되지 않으며, 후술되는 특허청구범위에 의해 한정된다. 따라서, 본 기술분야의 통상의 지식을 가진 자라면 후술되는 특허청구범위의 기술적 사상에서 벗어나지 않는 범위 내에서 본 발명을 다양하게 변형 및 수정할 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 표시 패널의 회로도.
도 2는 제 1 실시예에 따른 표시 패널 내의 단위 픽셀이 동작을 설명하기 위한 개념도.
도 3은 제 1 실시예에 따른 표시 패널의 평면도.
도 4는 도 3을 A-A선에 대해 자른 단면도.
도 5는 도 3의 K영역의 확대도.
도 6 내지 도 12는 제 1 실시예의 변형예에 따른 제 1 및 제 2 박막 트랜지스터의 평면도.
도 13은 도 12를 B-B선에 대해 자른 단면도.
도 14 내지 도 16은 제 1 실시예의 변형예에 따른 제 1 및 제 2 픽셀 전극을 갖는 표시 패널의 평면도.
도 17 내지 도 22는 본 발명의 제 1 실시예에 따른 표시 패널의 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 도면.
도 23은 본 발명의 제 2 실시예에 따른 표시 패널의 회로도.
도 24는 제 2 실시예에 따른 표시 패널의 평면도.
도 25는 도 24의 M 영역의 확대도.
도 26은 도 24의 N 영역의 확대도.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 기판 110 : 게이트 라인
121a, 121b : 게이트 전극 125a, 125b : 소스 전극
126a, 126b : 드레인 전극 130 : 데이터 라인
160a, 169b : 픽셀 전극

Claims (18)

  1. 게이트 턴온 전압을 제공하는 게이트 라인;
    계조 전압을 제공하는 데이터 라인;
    단위 픽셀 영역 내에 형성되고, 서로 동일한 커패시턴스를 갖는 제 1 및 제 2 픽셀 커패시터;
    상기 게이트 턴온 전압에 따라 구동하여 상기 데이터 라인의 계조 전압을 상기 제 1 픽셀 커패시터에 제공하는 제 1 박막 트랜지스터;
    상기 게이트 턴온 전압에 따라 구동하여 상기 데이터 라인의 계조 전압을 상기 제 2 픽셀 커패시터에 제공하는 제 2 박막 트랜지스터;
    상기 게이트 라인과 상기 제 1 픽셀 커패시터 사이에 형성된 제 1 기생 커패시터; 및
    상기 게이트 라인과 상기 제 2 픽셀 커패시터 사이에 형성되고, 상기 제 1 기생 커패시터의 커패시턴스보다 큰 커패시턴스를 갖는 제 2 기생 커패시터를 포함하는 표시 패널.
  2. 청구항 1에 있어서,
    상기 제 2 기생 커패시터의 커패시턴스가 상기 제 1 기생 커패시터의 커패시턴스 보다 2 내지 10배 큰 표시 패널.
  3. 청구항 1에 있어서,
    상기 제 1 픽셀 커패시터는 상기 제 1 박막 트랜지스터에 접속된 제 1 픽셀 전극과, 공통전압을 인가 받는 공통 전극을 구비하고, 상기 제 2 픽셀 커패시터는 상기 제 2 박막 트랜지스터에 접속된 제 2 픽셀 전극과, 상기 공통전압을 인가 받는 상기 공통 전극을 구비하고,
    상기 제 1 및 제 2 픽셀 전극의 면적 차가 10% 이하인 표시 패널.
  4. 청구항 3에 있어서,
    상기 계조 전압은 그 전압 레벨이 상기 공통 전압 레벨보다 높아짐과 낮아짐을 매 프레임 마다 반복하는 표시 패널.
  5. 청구항 1에 있어서,
    상기 제 1 및 제 2 박막 트랜지스터는 동일한 채널 면적을 갖는 표시 패널.
  6. 청구항 1에 있어서,
    상기 제 1 및 제 2 박막 트랜지스터는 동일한 채널 면적비를 갖는 표시 패널.
  7. 단위 픽셀 영역 내에 형성되고, 서로의 면적 차가 10% 이하인 제 1 및 제 2 픽셀 전극;
    드레인 전극이 상기 제 1 픽셀 전극과 접속된 제 1 박막 트랜지스터;
    드레인 전극이 상기 제 2 픽셀 전극에 접속된 제 2 박막 트랜지스터;
    상기 제 1 및 제 2 박막 트랜지스터 각각의 게이트 전극에 접속된 게이트 라인; 및
    상기 제 1 및 제 2 박막 트랜지스터 각각의 소스 전극에 접속된 데이터 라인을 포함하고,
    상기 제 1 박막 트랜지스터의 게이트 전극과 중첩되는 상기 제 1 박막 트랜지스터의 드레인 전극의 중첩 면적이 상기 제 2 박막 트랜지스터의 게이트 전극과 중첩되는 상기 제 2 박막 트랜지스터의 드레인 전극의 중첩 면적 보다 작은 표시 패널.
  8. 청구항 7에 있어서,
    상기 제 1 박막 트랜지스터의 상기 게이트 전극과 상기 드레인 전극의 중첩 면적과, 상기 제 2 박막 트랜지스터의 상기 게이트 전극과 상기 드레인 전극의 중첩 면적의 비율은 1 : 2 내지 1 : 10인 표시 패널.
  9. 청구항 7에 있어서,
    상기 제 2 박막 트랜지스터의 상기 게이트 전극의 일부가 상기 제 2 박막 트랜지스터의 상기 드레인 전극 하부 영역으로 돌출되거나,
    상기 제 1 박막 트랜지스터의 상기 드레인 전극 하부 영역의 상기 제 1 박막 트랜지스터의 상기 게이트 전극의 일부가 절단된 표시 패널.
  10. 청구항 7에 있어서,
    상기 제 2 박막 트랜지스터의 게이트 전극 일부가 연장되고, 상기 제 2 박막 트랜지스터의 드레인 전극의 일부도 상기 게이트 전극의 연장 영역 상측으로 연장된 표시 패널.
  11. 청구항 7에 있어서,
    상기 제 1 박막 트랜지스터의 상기 소스 전극과 상기 제 2 박막 트랜지스터의 상기 드레인 전극은 오목홈을 갖는 컵 형상으로 제작되고,
    상기 제 1 박막 트랜지스터의 상기 드레인 전극과 상기 제 2 박막 트랜지스터의 상기 소스 전극은 오목홈 내측으로 연장된 라인 형상으로 제작된 표시 패널.
  12. 청구항 7에 있어서,
    상기 제 1 박막 트랜지스터의 상기 소스 및 드레인 전극과, 상기 제 2 박막 트랜지스터의 상기 소스 및 드레인 전극은 각기 게이트 전극과 중첩된 영역의 길이가 서로 동일한 판 형상으로 제작되고,
    상기 제 2 박막 트랜지스터의 상기 드레인 전극의 폭이 상기 제 1 박막 트랜지스터의 상기 드레인 전극의 폭보다 넓은 표시 패널.
  13. 청구항 7에 있어서,
    상기 제 1 박막 트랜지스터의 상기 소스 및 드레인 전극의 이격 폭과 상기 제 2 박막 트랜지스터의 상기 소스 및 드레인 전극의 이격 폭이 동일하고, 상기 제 1 박막 트랜지스터의 상기 소스 및 드레인 전극의 인접 영역의 길이와 상기 제 2 박막 트랜지스터의 상기 소스 및 드레인 전극의 인접 영역의 길이가 동일한 표시 패널.
  14. 청구항 7에 있어서,
    상기 제 1 픽셀 전극과 제 2 픽셀 전극은 절개 패턴을 포함하는 표시 패널.
  15. 청구항 7에 있어서,
    상기 제 1 및 제 2 픽셀 전극은 마이크로 요철 패턴을 포함하는 표시 패널.
  16. 청구항 7에 있어서,
    상기 게이트 라인은,
    상기 제 1 박막 트랜지스터의 게이트 전극에 접속된 제 1 내부 게이트 라인과,
    상기 제 2 박막 트랜지스터의 게이트 전극에 접속된 제 2 내부 게이트 라인과,
    상기 제 1 및 제 2 내부 게이트 라인을 연결하는 연결 게이트 라인을 포함하는 표시 패널.
  17. 청구항 7에 있어서,
    상기 제 1 및 제 2 픽셀 전극과 이격 배치된 공통 전극과,
    상기 제 1 및 제 2 픽셀 전극과 상기 공통 전극의 이격 공간 사이에 마련된 액정층을 더 포함하는 표시 패널.
  18. 청구항 7에 있어서,
    상기 제 1 박막 트랜지스터의 상기 소스 및 드레인 전극의 이격 거리와 인접 길이가 상기 제 2 박막 트랜지스터의 상기 소스 및 드레인 전극의 이격 거리와 인접 길이가 동일한 표시 패널.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001133808A (ja) * 1999-10-29 2001-05-18 Fujitsu Ltd 液晶表示装置およびその駆動方法
JP2004126199A (ja) 2002-10-02 2004-04-22 Toppoly Optoelectronics Corp 液晶ディスプレイのディスプレイ回路構造
KR100920340B1 (ko) * 2003-01-03 2009-10-07 삼성전자주식회사 액정 표시 장치 및 박막 트랜지스터 표시판
KR20050105386A (ko) * 2004-04-30 2005-11-04 엘지.필립스 엘시디 주식회사 액정표시패널 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
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