KR20090036199A - 액정표시장치용 어레이 기판 및 그 제조방법 - Google Patents
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Abstract
본 발명은 액정표시장치에 관한 것으로, 자세하게는 고속응답 액정을 이용하는 액정표시장치에서 생산 수율을 개선하는 것에 관한 것이다.
특히, 본 발명에서는 점차적으로 고속응답 액정을 이용하는 액정표시장치에 있어서, 컬러필터 및 어레이 기판 간의 낮은 셀갭에 의한 쇼트 불량을 개선하여 생산 수율을 향상할 수 있는 것에 관한 것이다.
이를 위해, 본 발명에서는 컬러필터 및 어레이 기판의 대향하는 면에 각각 구성된 화소 전극과 공통 전극 간의 쇼트 불량을 방지할 수 있도록 화소 전극 상부에 무기절연물질로 이루어진 차단 패턴을 구성하는 것을 특징으로 한다.
또한, 본 발명에서는 4 마스크 공정으로 액정표시장치용 어레이 기판을 제작하는 것을 또 다른 특징으로 한다.
Description
본 발명은 액정표시장치에 관한 것으로, 자세하게는 고속응답 액정을 이용하는 액정표시장치에서 생산 수율을 개선하는 것에 관한 것이다.
일반적으로, 평판형 표시장치의 하나인 액정표시장치는 음극선관(Cathode Ray Tube : CRT)에 비해 시인성이 우수하고 평균소비전력도 같은 화면크기의 음극선관에 비해 작을 뿐만 아니라 발열량도 작기 때문에 플라즈마 표시장치나 전계방출 표시장치와 함께 최근에 휴대폰이나 컴퓨터의 모니터, 텔레비전의 차세대 표시장치로서 각광받고 있다.
이러한 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용하는 것으로, 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 지니고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
이하, 첨부한 도면을 참조하여 종래에 따른 액정표시장치에 대해 설명하도록 한다.
도 1은 종래에 따른 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이다.
도시한 바와 같이, 기판(10) 상에 일 방향으로 게이트 배선(20)이 구성되고, 상기 게이트 배선(20)과 수직 교차하는 방향으로 데이터 배선(30)이 구성된다. 이때, 상기 게이트 배선(20)과 데이터 배선(30)이 수직 교차하여 정의하는 영역을 화소 영역(P)이라 한다.
상기 게이트 배선(20)과 데이터 배선(30)의 교차지점에는 박막트랜지스터(T)가 구성되는 바, 상기 박막트랜지스터(T)는 게이트 배선(20)에서 연장된 게이트 전극(25)과, 상기 게이트 전극(25) 상에 위치하는 반도체층(미도시)과, 상기 반도체층 상에 위치하고 데이터 배선(30)에서 연장된 소스 전극(32)과, 상기 소스 전극(32)과 이격된 드레인 전극(34)을 포함한다.
상기 반도체층은 순수 비정질 실리콘(a-Si:H)으로 이루어진 액티브층(40)과, 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층(미도시)을 포함한다.
상기 드레인 전극(34)의 일부를 노출하는 드레인 콘택홀(CH1)을 통해 상기 드레인 전극(34)과 접촉된 화소 전극(70)이 화소 영역(P)에 대응하여 구성된다.
도 2는 도 1의 Ⅱ-Ⅱ선을 따라 절단하여 나타낸 단면도로, 상세하게는 어레이 기판과 컬러필터 기판이 대향 합착된 상태를 나타내고 있다.
도시한 바와 같이, 표시 영역(AA)과 비표시 영역(NAA)으로 구분된 컬러필터 기판(5)과 어레이 기판(10)이 대향 합착하고 있으며, 상기 컬러필터 기판(5)과 어레이 기판(10)의 이격된 사이에 액정층(15)이 일정한 셀갭(cell gap, G)을 갖고 개재된다. 이때, 상기 컬러필터 및 어레이 기판(5, 10)과 액정층(15)을 포함하여 액정 패널(50)이라 한다.
도면으로 상세히 제시하지는 않았지만, 상기 컬러필터 및 어레이 기판(5, 10)은 최외곽 가장자리를 따라 열경화성 수지와 같은 물질로 이루어진 씰 패턴(미도시)에 의해 합착된다. 또한, 상기 어레이 기판(10)의 배면에는 광원의 역할을 하는 백라이트 유닛(미도시)이 위치한다.
상기 컬러필터 기판(5)의 투명 기판(1) 하부면에는 비표시 영역(NAA)으로 입사되는 빛을 차단하기 위한 블랙 매트릭스(12)와, 상기 블랙 매트릭스(12)의 하부에 색상을 구현하기 위해 순차적으로 패턴된 R, G, B 서브 컬러필터(14a, 14b, 14c)를 포함하는 컬러필터층(14)과, 상기 컬러필터층(14) 하부에 투명한 도전성 금속으로 구성된 공통 전극(16)과, 액정(7)의 배향 방향을 균일하게 확보하기 위한 상부 배향막(18)이 차례로 위치한다.
도면으로 제시하지는 않았지만, 상기 컬러필터층(14)과 공통 전극(16) 사이에 평탄화를 위한 목적으로 오버 코트층(미도시)이 더욱 구성될 수 있다.
한편, 상기 어레이 기판(10)의 투명 기판(2) 상부면에는 게이트 배선(도 1의 20)과 상기 게이트 배선에서 연장된 게이트 전극(25)이 구성된다. 상기 게이트 전극(25) 및 게이트 배선(도 1의 20) 상에는 게이트 절연막(45)이 구성되고, 상기 게이트 절연막(45) 상에는 상기 게이트 전극(25)과 그 일부가 중첩된 반도체층(42)이 위치한다.
상기 반도체층(42)은 순수 비정질 실리콘(a-Si:H)으로 이루어진 액티브층(40)과, 불순물을 포함하는 비정질 실리콘층(n+ a-Si:H)으로 이루어진 오믹 콘택층(41)을 포함한다. 상기 반도체층(42) 상에는 게이트 배선(도 1의 20)과 수직 교차하여 화소 영역(P)을 정의하는 데이터 배선(30)과, 상기 데이터 배선(30)에서 연장되고, 반도체층(42)과 그 일부가 중첩된 소스 전극(32)과, 상기 소스 전극(32)과 이격된 드레인 전극(34)이 위치한다.
이때, 상기 게이트 전극(25)과 게이트 절연막(45)과 반도체층(42)과 소스 및 드레인 전극(32, 34)을 포함하여 박막트랜지스터(T)를 이룬다.
상기 박막트랜지스터(T) 상에는 산화 실리콘과 질화 실리콘을 포함하는 무기 절연물질 그룹 중 선택된 하나 또는, 포토 아크릴과 벤조싸이클로부텐을 포함하는 유기절연물질 그룹 중 선택된 하나로 보호막(55)이 형성된다.
그리고, 상기 드레인 전극(34)의 일부를 노출하는 드레인 콘택홀(CH1)을 통해 드레인 전극(34)과 접촉된 화소 전극(70)이 화소 영역(P)에 대응하여 형성되고, 상기 화소 전극(70) 상부에는 상부 배향막(18)과 동일한 기능을 하는 하부 배향막(19)이 형성된다.
이러한 구성을 갖는 액정표시장치는 일련의 셀 공정 단계에 의해 제작되는 바, 이에 대해서는 이하 첨부한 도면을 참조하여 상세히 설명하도록 한다.
도 3은 셀 공정 단계를 나타낸 공정 순서도이다.
도시한 바와 같이, 일반적으로 셀 공정 단계는 크게 7 단계로 분류할 수 있다.
우선, 제 1 단계(ST1)는 어레이 소자와 컬러필터 소자가 형성된 어레이 기판과 컬러필터 기판을 각각 준비하는 단계이다.
다음, 제 2 단계(ST2)는 배향막 형성 및 러빙 공정으로, 위 단계는 폴리이미드와 같은 고분자 물질을 이용하여 어레이 기판과 컬러필터 기판에 상부 및 하부 배향막(도 2의 18, 19)을 형성하고, 러빙 공정으로 균일한 선 경사각(pretilt angle)을 주어 액정 분자를 균일하게 배향하기 위한 전 처리 공정이다.
제 3 단계(ST3)는 셀갭 형성 공정으로, 어레이 및 컬러필터 기판의 셀갭(cell gap)을 균일하게 확보하는 공정이다. 이때, 액정표시장치는 어레이 기판과 컬러필터 기판을 일정한 갭을 두고 주입된 액정 분자에 전압을 인가하여 구동시키는 전기 광학 소자이므로, 양 기판의 셀갭이 일정하지 않으면 그 부분으로 통과되는 빛의 투과도가 달라져 균일한 밝기를 구현하기 어렵다.
따라서, 위 단계는 구동되는 액정 패널의 전면에 일정하게 스페이서를 뿌려 양 기판의 셀갭을 균일하게 확보하는 것이 중요한 과제이다.
제 4 단계(ST4)는 합착 공정으로, 위 단계는 열경화성 수지 또는 자외선 경화성 수지로 이루어진 씰패턴을 일정한 셀갭을 유지하면서 양 기판을 합착하는 공 정이다.
제 5 단계(ST5)는 셀 커팅 공정으로, 위 단계는 씰패턴 경화 공정 이후에 각각의 기판을 셀 단위로 절단하여 분리하는 공정으로, 유리 보다 경도가 높은 다이아몬드 재질의 펜으로 유리 표면에 절단선을 형성하는 스크라이빙 공정과 힘을 가하여 절단하는 브레이크 공정으로 구분될 수 있다.
제 6 단계(ST6)는 액정 주입 공정으로, 위 단계는 양 기판에 액정을 주입하는 공정이다. 이때, 액정 속의 미세한 공기 방울이 셀에 주입될 경우 시간의 경과에 따라 액정 분자들끼리의 결합으로 기포가 형성되어 불량이 유발될 수 있으므로, 생산성을 고려하여 진공 처리를 하는 과정과 액정을 주입하는 과정으로 나누어 진행하는 것이 바람직하다.
마지막으로, 제 7 단계(ST7)는 편광판 부착 공정으로, 위 단계는 액정이 주입된 셀에 광학적 및 전기적 신호를 가해 검사한 후 셀의 양면에 상부 및 하부 편광판(미도시)을 부착하는 공정을 통해 최종적으로 셀 공정 단계가 완료된다.
그러나, 전술한 셀 공정 단계는 슈퍼 크린룸(super-clean room)에서 진행되고는 있으나, 크린룸 내부에 부유하거나 공정 과정에서 발생되는 서브 마이크론(sub-micro)의 금속성 이물이 액정층 내에 흡착 및 부착되는 경우가 종종 발생되고 있다.
이때, 셀갭의 두께가 5μm 이상으로 확보된 액정표시장치에서는 쇼트 불량이 발생될 우려가 없었으나, 점차적으로 빠른 응답속도를 확보하기 위해 고속응답 액정을 이용하는 액정표시장치에서는 셀갭이 4μm, 3.5μm로 점점 낮아지고 있다. 이 러한 셀갭의 감소는 쇼트 불량률을 그 만큼 증가시키는 요인으로 작용하고 있다.
도 4는 고속응답 액정을 이용한 액정표시장치를 나타낸 단면도로, 도 2와 동일 명칭에 대해서는 동일한 도면 번호를 사용하였으며 중복 설명은 피하도록 한다.
도 4를 참조하여 상세히 설명하면, 고속응답 액정을 사용하는 액정표시장치에서는 낮은 셀갭(G)으로 인해 전술한 셀 공정 단계를 진행하는 과정에서, 액정층(15) 내에 금속성 이물(23)이 흡착 및 부착된다.
특히, 상기 컬러필터 및 어레이 기판(5, 10)의 마주보는 면에 대응된 상부 및 하부 배향막(18, 19)은 폴리이미드와 같이 경도가 약한 재질로 구성될 뿐만 아니라, 그 두께 또한 0.07μm 정도로 제작되는 것이 일반적이다. 이때, 이러한 금속성 이물(23)의 발생이 증가할 수록 하나의 커다란 구 형태로 응집하게 되고, 결국에는 상부 및 하부 배향막(18, 19)을 관통한 상태에서 공통 전극(16)과 화소 전극(70)을 도통시키는 쇼트 불량을 야기하고 있다.
이러한 액정표시장치는 컬러필터 기판(5)과 어레이 기판(10)의 마주보는 면에 대응하여 구성된 공통 전극(16)과 화소 전극(70)에 각각 인가되는 전위차에 의해 액정(7)의 분자배열 방향을 임의로 조절하여 구동하는 전기광학 소자로, 공통 전극(16)과 화소 전극(70) 간의 쇼트가 발생된 부분에서는 금속성 이물(23)에 의해 공통 전극(16)과 화소 전극(70)에 동일한 전압이 인가되므로 액정 분자를 제어할 수 없게 되는 문제를 유발한다. 이러한 쇼트 불량은 눌림성 휘점으로 작용하여 화질을 떨어뜨리는 문제를 유발한다.
특히, 전술한 쇼트 불량은 컬러필터 기판과 어레이 기판을 합착하는 과정 또 는 합착 후에 발생된다는 점에서 생산 수율을 현격히 저해하는 요인으로 작용하고 있다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 셀 공정 단계를 진행하는 과정에서 금속성 이물에 의한 컬러필터 및 어레이 기판 간의 쇼트 불량을 방지하는 것을 통해 생산 수율을 개선하는 것을 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이 기판은 기판과, 상기 기판 상의 일 방향으로 구성된 게이트 배선과, 상기 게이트 배선과 수직 교차하여 화소 영역을 정의하는 데이터 배선과, 상기 게이트 배선과 데이터 배선의 교차지점에 대응하여, 상기 게이트 배선에서 연장된 게이트 전극과, 상기 게이트 전극 상부의 반도체층과 상기 반도체층 상의 서로 이격된 소스 및 드레인 전극을 포함하는 박막트랜지스터와, 상기 반도체층에서 연장되고, 상기 데이터 배선 하부에 위치하는 제 1 및 제 2 반도체 패턴과, 상기 화소 영역에 대응하여 상기 드레인 전극과 접촉된 화소 전극과, 상기 화소 전극을 덮는 절연물질로 이루어진 차단 패턴을 포함하는 것을 특징으로 한다.
이때, 상기 차단 패턴은 산화 실리콘과 질화실리콘을 포함하는 무기절연물질 그룹 중 선택된 하나로 구성된다.
상기 화소 전극은 전단에 위치하는 게이트 배선에 중첩되도록 연장 구성하여, 상기 전단의 게이트 배선을 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 상기 화소 전극을 제 2 전극으로 하는 스토리지 커패시터를 더욱 포함한다.
또한, 상기 반도체층은 순수 비정질 실리콘으로 이루어진 액티브층과, 불순물을 포함하는 비정질 실리콘으로 이루어진 오믹 콘택층이 차례로 적층 구성되고, 상기 제 1 및 제 2 반도체 패턴은 상기 액티브 및 오믹 콘택층에서 각각 연장된 것을 특징으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이 기판의 제조방법은 기판을 준비하는 단계와, 상기 기판 상의 일 끝단에 게이트 패드를 가지는 게이트 배선과, 상기 게이트 배선에서 연장된 게이트 전극을 형성하는 제 1 마스크 공정 단계, 상기 게이트 전극 및 배선과 게이트 패드 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 배선과 수직 교차하는 일 끝단에 데이터 패드를 가지는 데이터 배선과, 상기 게이트 배선과 데이터 배선의 교차지점에 대응하여, 상기 게이트 전극 상부의 반도체층과 상기 반도체층 상의 서로 이격된 소스 및 드레인 전극을 포함하는 박막트랜지스터를 형성하는 단계와, 상기 반도체층에서 연장되고, 상기 데이터 배선 하부에 위치하는 제 1 및 제 2 반도체 패턴을 형성하는 제 2 마스크 공정 단계와;
상기 박막트랜지스터와 상기 게이트 및 데이터 패드의 일부를 각각 노출하는 드레인 콘택홀과 게이트 및 데이터 패드 콘택홀을 포함하는 보호막을 형성하는 제 3 마스크 공정 단계와, 상기 박막트랜지스터와 접촉된 화소 전극과, 상기 게이트 및 데이터 패드에 각각 접촉된 게이트 및 데이터 패드 전극과, 상기 화소 전극을 덮는 절연물질로 이루어진 차단 패턴을 형성하는 제 4 마스크 공정 단계를 포함하는 것을 특징으로 한다.
이때, 상기 차단 패턴은 산화 실리콘과 질화실리콘을 포함하는 무기절연물질 그룹 중 선택된 하나로 형성된다.
상기 화소 전극을 전단에 위치하는 상기 게이트 배선과 중첩되도록 연장 구성하여, 상기 전단의 게이트 배선을 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 상기 화소 전극을 제 2 전극으로 하는 스토리지 커패시터를 더욱 포함한다.
전술한 목적을 달성하기 위한 본 발명에 따른 액정표시장치는 제 1 기판과, 상기 제 1 기판 하부면의 비표시 영역에 대응된 블랙 매트릭스와, 상기 블랙 매트릭스를 경계로 순차적으로 패턴된 적, 녹, 청 서브 컬러필터를 포함하는 컬러필터층과, 상기 컬러필터층 상에 구성된 공통 전극과, 상기 공통 전극 상에 위치하는 상부 배향막과, 상기 제 1 기판과 대향하는 제 2 기판과, 상기 제 2 기판 상부면의 일 방향으로 구성된 게이트 배선과, 상기 게이트 배선과 수직 교차하여 화소 영역을 정의하는 데이터 배선과, 상기 게이트 배선과 데이터 배선의 교차지점에 구성된 박막트랜지스터와, 상기 화소 영역에 대응하여 상기 드레인 전극과 접촉된 화소 전극과, 상기 화소 전극을 덮는 절연물질로 이루어진 차단 패턴과, 상기 차단 패턴 상부에 위치하는 하부 배향막과, 상기 제 1 기판과 제 2 기판 사이에 개재된 액정층을 포함하는 것을 특징으로 한다.
본 발명에서는 첫째, 고속응답 액정을 사용하는 액정표시장치에서 화소 전극과 공통 전극 간의 쇼트 불량을 방지할 수 있다.
둘째, 전술한 쇼트 불량을 최소화하는 것을 통해 생산 수율을 개선할 수 있다.
셋째, 4 마스크 공정으로 액정표시장치용 어레이 기판을 제작할 수 있다.
--- 실시예 ---
본 발명에서는 점차적으로 셀갭이 낮아지는 고속응답 액정을 이용하는 액정표시장치에 있어서, 화소 전극과 공통 전극 간의 쇼트 불량을 방지할 수 있도록 화소 전극 상부에 무기절연물질로 이루어진 차단 패턴을 구성하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치에 대해 설명하도록 한다.
도 5는 본 발명에 따른 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이다.
도시한 바와 같이, 기판(100) 상의 일 방향으로 일 끝단에 게이트 패드(152)를 가지는 게이트 배선(120)과, 상기 게이트 배선(120)과 수직 교차하는 방향으로 일 끝단에 데이터 패드(162)를 가지는 데이터 배선(130)을 각각 구성한다. 이때, 상기 게이트 배선(120)과 데이터 배선(130)이 수직 교차하여 정의하는 영역을 화소 영역(P)이라 한다.
상기 게이트 배선(120)과 데이터 배선(130)의 교차지점에는 박막트랜지스터(T)를 구성하는 바, 상기 박막트랜지스터(T)는 게이트 배선(120)에서 연장된 게이트 전극(125)과, 상기 게이트 전극(125)과 중첩된 상부에 위치하는 반도체층(미도시)과, 상기 반도체층 상에 위치하고 데이터 배선(130)에서 연장된 소스 전극(132)과, 상기 소스 전극(132)과 이격된 드레인 전극(134)을 포함한다.
상기 반도체층은 순수 비정질 실리콘(a-Si:H)으로 이루어진 액티브층(140)과, 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층(미도시)을 포함한다. 이때, 마스크 공정 수를 줄이기 위해 반도체층과 소스 및 드레인 전극(132, 134)과 데이터 배선(130)을 하나의 마스크 공정으로 패턴하는 과정에서, 데이터 배선(130) 및 데이터 패드(162) 하부로 제 1 반도체 패턴(140b)과 제 2 반도체 패턴(미도시)이 연장 구성된다.
상기 제 1 반도체 패턴(140b)과 제 2 반도체 패턴(미도시)은 액티브층(140)과 오믹 콘택층(미도시)에서 각각 연장된 것으로, 특히 액티브층(140)에서 연장된 제 1 반도체 패턴(140b)은 데이터 배선(130) 하부에서 그 일부가 외부로 노출된다.
또한, 상기 드레인 전극(134)의 일부를 노출하는 드레인 콘택홀(CH2)을 통해 상기 드레인 전극(134)과 접촉된 화소 전극(170)을 화소 영역(P)에 대응하여 구성한다.
한편, 상기 화소 전극(170) 상부에는 화소 전극(170)을 덮는 차단 패턴(미도시)을 구성하는 바, 상기 차단 패턴은 산화 실리콘과 질화 실리콘을 포함하는 무기절연물질 그룹 중 선택된 하나로 구성될 수 있다.
이때, 상기 화소 전극(170)은 전단의 게이트 배선(120)과 중첩되도록 연장 구성하여, 상기 전단의 게이트 배선(120)을 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 화소 전극(170)을 제 2 전극으로 하는 스토리지 커패시터(Cst)를 구성한다.
상기 게이트 패드(152)와 데이터 패드(162)는 각각의 일부를 노출하는 게이트 및 데이터 패드 콘택홀(CH3, CH4)을 통해 투명한 도전성 금속으로 이루어진 게이트 및 데이터 패드 전극(154, 164)과 각각 접촉된다.
전술한 구성에서 특징적인 것은 화소 전극의 노출된 면을 덮도록 차단 패턴을 구성하는 바, 상기 차단 패턴은 고속응답 액정을 사용하는 액정표시장치에 있어서 점진적으로 낮아지는 셀갭에 의한 쇼트 불량을 방지하는 역할을 한다.
이에 대해서는 이하 본 발명에 따른 액정표시장치용 어레이 기판의 제조방법을 통해 상세히 설명하도록 한다.
도 6a 내지 도 6i와 도 7a 내지 도 7i와 도 8a 내지 도 8i는 도 5의 Ⅵ-Ⅵ, Ⅶ-Ⅶ, Ⅷ-Ⅷ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도이다.
도 6a 내지 도 8a는 제 1 마스크 공정 단계를 나타낸 공정 단면도이다.
도 6a 내지 8a에 도시한 바와 같이, 기판(100) 상에 스위칭 영역(S)과 화소 영역(P)과 게이트 영역(G)과 데이터 영역(D)을 정의하는 단계를 진행한다. 상기 다수의 영역(S, P, G, D)이 정의된 기판(100) 상에 구리(Cu), 몰리브덴(Mo), 몰리브 덴 합금(MoTi), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr) 등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 둘 이상의 합금으로 이루어진 게이트 금속층(미도시)을 형성한다.
다음으로, 상기 게이트 금속층(미도시)을 제 1 마스크로 패턴하여, 상기 게이트 영역(G)에 대응하여 일 끝단에 게이트 패드(152)를 가지는 게이트 배선(120)과 상기 게이트 배선(120)에서 연장된 게이트 전극(125)을 형성한다.
다음으로, 상기 게이트 배선 및 전극(120, 125)과 게이트 패드(152)가 형성된 기판(100) 상에 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나로 게이트 절연막(145)을 형성한다.
도 6b 내지 도 6e, 도 7b 내지 도 7e와 도 8b 내지 도 8e는 제 2 마스크 공정 단계를 나타낸 공정 단면도이다.
도 6b 내지 도 8b에 도시한 바와 같이, 상기 게이트 절연막(145)이 형성된 기판(100) 상에 순수 비정질 실리콘(a-Si:H)으로 이루어진 순수 비정질 실리콘층(140a)과, 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)으로 이루어진 불순물 비정질 실리콘층(141a)을 차례로 적층 형성한다.
다음으로, 상기 순수 및 불순물 비정질 실리콘층(140a, 140b)이 형성된 기판(100) 상에 구리(Cu), 몰리브덴(Mo), 몰리브덴 합금(MoTi), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr) 등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 둘 이상의 합금으로 이루어진 소스 및 드레인 금속층(175)을 형성한다.
연속하여, 상기 소스 및 드레인 금속층(175)이 형성된 기판(100) 상에 포토레지스트를 도포하여 제 1 감광층(180)을 형성하고, 상기 제 1 감광층(180)과 이격된 상측에 투과부(A)와 반투과부(B)와 차단부(C)로 구성된 하프톤 마스크(HTM)를 정렬하는 단계를 진행한다.
상기 하프톤 마스크(HTM)는 반투과부(B)에 반투명막을 형성하여 빛의 강도를 낮추거나 빛의 투과량을 낮추어 제 1 감광층(180)이 불완전 노광될 수 있도록 하는 기능을 한다. 이때, 상기 하프톤 마스크(HTM) 이외에 반투과부(B)에 슬릿 형상을 두어 빛의 투과량을 조절하는 슬릿 마스크가 이용될 수 있다.
또한, 상기 차단부(C)는 빛을 완전히 차단하는 기능을 하고, 상기 투과부(A)는 빛을 투과시켜 빛에 노출된 제 1 감광층(180)이 완전 노광되도록 하는 기능을 한다.
이때, 상기 스위칭 영역(S)에 대응하여 양측의 차단부(C) 사이에 반투과부(B)가 위치하도록 하고, 상기 데이터 영역(D)에 대응하여 차단부(C)가 위치하도록 하며, 이를 제외한 전 영역은 투과부(A)가 위치하도록 한다.
도 6c 내지 도 8c에 도시한 바와 같이, 전술한 하프톤 마스크(도 6b 내지 도 8b의 HTM)와 이격된 상부에서 노광 및 현상하는 공정을 진행하여, 상기 스위칭 영역(S)에 대응하여 양 차단부(도 6b의 C)에서는 그 두께 변화가 없고, 상기 양 차단부(도 6b의 C) 사이의 반투과부(도 6b의 C)에 대응하여 그 두께가 절반 정도로 낮아진 제 1 감광 패턴(182)을 형성한다.
또한, 상기 데이터 영역(D)에 대응하여 그 두께 변화가 없는 제 2 및 제 3 감광 패턴(184, 186)을 각각 형성하고, 이를 제외한 전 영역에 대응된 제 1 감광층(도 6b 내지 도 8b의 180)을 모두 제거하여 그 하부의 소스 및 드레인 금속층(175)이 노출되도록 한다.
도 6d 내지 도 8d에 도시한 바와 같이, 상기 제 1 내지 제 3 감광 패턴(182, 184, 186)을 마스크로 이용하고 노출된 소스 및 드레인 금속층(도 6c 내지 도 8c의 175)을 패턴하여, 상기 스위칭 영역(S)에 대응하여 액티브층(140)과 오믹 콘택층(141)과 소스 및 드레인 패턴(172)을 형성하고, 상기 데이터 영역(D)에 대응하여 제 1 및 제 2 반도체 패턴(140b, 141b)을 포함하는 데이터 배선(130) 및 데이터 패드(162)를 각각 형성한다.
이때, 상기 스위칭 영역(S)에 대응된 액티브층(140)과 오믹 콘택층(141)을 포함하여 반도체층(142)이라 한다.
상기 제 1 및 제 2 반도체 패턴(140b, 141b)은 액티브 및 오믹 콘택층(140, 141)에서 각각 연장된 것으로, 마스크 공정 수를 줄이기 위해 데이터 배선(130) 및 데이터 패드(162)의 하부에 구성된다.
다음으로, 상기 제 1 내지 제 3 감광 패턴(182, 184, 186)을 애싱하는 단계를 진행하면, 제 1 내지 제 3 감광 패턴(182, 184, 186)의 두께가 절반 정도로 낮아진다. 특히, 상기 스위칭 영역(S)의 반투과부(도 6b의 B)에 대응된 제 1 감광 패턴(도 6c의 182)은 모두 제거되어 그 하부의 소스 및 드레인 패턴(172)이 노출된다.
이때, 상기 데이터 배선(130)과 데이터 패드(162)와 소스 및 드레인 패 턴(172)의 양측 끝단(F)을 덮는 제 1 내지 제 3 감광 패턴(182, 184, 186)의 일부가 같이 제거되어, 이 부분에 대응된 데이터 배선(130)과 데이터 패드(162)와 소스 및 드레인 패턴(172)이 각각 노출된다.
도 6e 내지 도 8e에 도시한 바와 같이, 상기 제 1 내지 제 3 감광 패턴(도 6d 내지 도 8d의 182, 184, 186)을 마스크로 이용하고, 상기 노출된 소스 및 드레인 패턴(도 6d의 172)을 습식식각 공정으로 패턴하여 양측으로 이격된 소스 및 드레인 전극(132, 134)을 형성한다.
다음으로, 상기 소스 및 드레인 전극(132, 134)의 이격된 사이로 노출된 오믹 콘택층(141)을 양측으로 분리 구성하고, 양측의 오믹 콘택층(141) 사이로 노출된 액티브층(140)을 과식각하여 이 부분을 채널(ch)로 활용한다.
이때, 상기 소스 및 드레인 전극(132, 134)과 채널(ch)을 형성하는 과정에서, 양측 끝단(F)으로 노출된 데이터 배선(130) 및 데이터 패드(162)와, 상기 데이터 배선 및 패드(130, 162) 하부에 위치하는 제 2 반도체 패턴(141b)이 같이 제거되어, 데이터 배선(130)과 데이터 패드(162)의 외부로 제 1 반도체 패턴(140b)의 일부가 노출된다.
이때, 스위칭 영역(S)에 대응된 게이트 전극(125)과 게이트 절연막(145)과 반도체층(142)과 소스 및 드레인 전극(132, 134)을 포함하여 박막트랜지스터(T)라 한다.
다음으로, 상기 제 1 내지 제 3 감광 패턴(도 6d 내지 도 8d의 182, 184, 186)을 스트립 공정으로 제거한다.
이상으로, 전술한 공정 단계를 통해 최종적으로 제 2 마스크 공정 단계가 완료된다.
도 6f 내지 도 8f는 제 3 마스크 공정 단계를 나타낸 단면도이다.
도 6f 내지 도 8f에 도시한 바와 같이, 상기 박막트랜지스터(T)와 데이터 배선(130)과 데이터 패드(162)가 형성된 기판(100) 상에 산화 실리콘과 질화 실리콘을 포함하는 무기절연물질 그룹 중 선택된 하나, 또는 포토 아크릴이나 벤조싸이클로부텐을 포함하는 유기절연물질 그룹 중 선택된 하나로 제 1 보호막(155)을 형성한다.
다음으로, 상기 드레인 전극(134)과 게이트 및 데이터 패드(152, 162)에 대응된 제 1 보호막(155)을 패턴하여, 상기 드레인 전극(134)과 게이트 및 데이터 패드(152, 162)의 일부를 각각 노출하는 드레인 콘택홀(CH2)과 게이트 및 데이터 패드 콘택홀(CH3, CH4)을 각각 형성한다.
도 6g 내지 도 6i와 도 7g 내지 도 7i와 도 8g 내지 도 8i는 제 4 마스크 공정 단계를 나타낸 단면도이다.
도 6g 내지 도 8g에 도시한 바와 같이, 상기 드레인 콘택홀(CH2)과 게이트 및 데이터 패드 콘택홀(CH3, CH4)을 포함하는 제 1 보호막(155) 상에 인듐-틴-옥사이드(ITO) 및 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나로 투명 금속층(178)을 형성한다. 연속하여, 상기 투명 금속층(178) 상에 산화 실리콘과 질화 실리콘을 포함하는 무기절연물질 그룹 중 선택된 하나로 제 2 보호막(156)을 형성한다.
다음으로, 상기 제 2 보호막(156) 상에 포토레지스트를 도포하여 제 2 감광층(190)을 형성하고, 상기 제 2 감광층(190)과 이격된 상부에 전술한 하프톤 마스크(HTM)를 정렬하는 단계를 진행한다.
이때, 화소 영역(P)에 대응하여 차단부(C)가 위치하도록 하고, 게이트 영역(G)과 데이터 영역(D)의 일 끝단에 각각 대응하여 반투과부(B)가 위치하도록 하며, 이를 제외한 전 영역은 투과부(A)가 위치하도록 한다.
도 6h 내지 도 8h에 도시한 바와 같이, 상기 제 2 감광층(도 6g 내지 도 8g의 190) 상부에서 노광 및 현상하는 공정을 진행하여, 상기 차단부(도 6g의 C)에서는 그 두께에 변화가 없는 제 4 감광 패턴(192)을 형성하고, 상기 반투과부(도 7g와 도 8g의 B)에서는 그 두께가 절반 정도로 낮아진 제 5 및 제 6 감광 패턴(194, 196)을 각각 형성하며, 이를 제외한 전 영역에 대응된 제 2 감광층(도 6g 내지 도 8g의 190)은 모두 제거하여 그 하부에 위치하는 제 2 보호막(도 6g 내지 도 8g의 156)이 노출되도록 한다.
다음으로, 상기 제 4 내지 제 6 감광 패턴(192, 194, 196)을 마스크로 이용하고 상기 노출된 제 2 보호막(도 6g 내지 도 8g의 156)과 투명 금속층(도 6g 내지 도 8g의 178)을 차례로 패턴하여, 상기 화소 영역(P)에 대응하여 드레인 콘택홀(CH2)을 통해 드레인 전극(134)과 접촉된 화소 전극(170)과, 상기 화소 전극(170)을 덮는 제 1 차단 패턴(157)을 형성한다.
이와 동시에, 상기 게이트 및 데이터 영역(G, D)에 대응하여 게이트 및 데이터 패드(152, 162)에 접촉된 게이트 및 데이터 패드 전극(154, 164)과, 게이트 및 데이터 패드 전극(154, 164)을 덮는 제 2 및 제 3 차단 패턴(158, 159)을 각각 형성한다.
상기 제 1 내지 제 3 차단 패턴(157, 158, 159)은 절연 물질로 이루어진 제 2 보호막(도 6g 내지 도 8g의 156)의 일부가 패턴된 것으로, 경도 및 막질 특성이 우수한 무기절연물질로 형성하는 것이 바람직하다. 특히, 상기 제 1 차단 패턴(157)은 셀 공정 단계를 진행하는 과정에서 금속성 이물에 의해 컬러필터 기판에 형성된 공통 전극(미도시)과 화소 전극(170)이 쇼트되는 것을 원천적으로 방지하는 기능을 한다.
여기서, 상기 화소 전극(170)은 전단의 게이트 배선(120)과 중첩되도록 연장 설계하여, 전단의 게이트 배선(120)을 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 화소 전극(170)을 제 2 전극으로 하는 스토리지 커패시터(Cst)를 형성한다.
도 6i 내지 도 8i에 도시한 바와 같이, 상기 제 4 내지 제 6 감광 패턴(도 6h 내지 도 8h의 192, 194, 196)을 애싱하는 단계를 진행하면, 제 4 감광 패턴(도 6h의 192)은 그 두께가 절반 정도로 낮아지고, 제 5 및 제 6 감광 패턴(도 7h와 도 8h의 194, 196)은 모두 제거되어 그 하부의 제 2 및 제 3 차단 패턴(도 7h와 도 8h의 158, 159)이 각각 노출된다.
다음으로, 상기 제 4 감광 패턴(도 6h의 192)을 마스크로 이용하고 상기 노출된 제 2 및 제 3 차단 패턴(도 7h와 도 8h의 158, 159)을 건식식각 공정으로 패턴하여 게이트 및 데이터 패드 전극(154, 164)이 각각 노출되도록 한다.
다음으로, 상기 제 4 감광 패턴(도 6h의 192)을 스트립 공정으로 제거한다.
따라서, 본 발명에서는 컬러필터 및 어레이 기판 간의 쇼트 불량을 방지하기 위해 구성된 차단 패턴을 하프톤 마스크로 제작하는 것을 통해 추가적인 마스크 공정을 필요로 하지 않는 장점이 있다.
이상으로, 본 발명에 따른 액정표시장치용 어레이 기판을 4 마스크 공정으로 제작할 수 있다.
전술한 바와 같이, 본 발명에 따른 액정표시장치용 어레이 기판은 컬러필터 소자가 형성된 컬러필터 기판과 대향 합착되고, 컬러필터 및 어레이 기판 사이에 액정층을 개재하는 셀 공정 단계를 진행하게 된다.
이때, 본 발명에서와 같이 응답속도를 개선하기 위해 고속응답 액정을 이용하는 액정표시장치에 있어서, 컬러필터 및 어레이 기판 간의 셀갭이 낮아지더라도 차단 패턴이 화소 전극과 공통 전극이 쇼트되는 것을 차단하는 기능을 할 수 있으므로 셀 공정 단계에서의 쇼트 불량을 개선하는 것을 통해 생산 수율을 향상할 수 있는 장점이 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치에 대해 세부적으로 설명하도록 한다.
도 9는 도 5의 Ⅸ-Ⅸ선을 따라 절단하여 나타낸 단면도로, 상세하게는 어레이 기판과 컬러필터 기판이 대향 합착된 상태를 나타내고 있다. 이때, 도 5와 동일한 명칭에 대해서는 도면 번호에 100을 더하여 나타내었다.
도시한 바와 같이, 표시 영역(AA)과 비표시 영역(NAA)으로 구분된 컬러필터 기판(205)과 어레이 기판(200)이 대향 합착하고 있으며, 상기 컬러필터 기판(205) 과 어레이 기판(200)의 이격된 사이에 액정층(215)이 일정한 셀갭(G)을 갖고 개재된다. 이때, 상기 컬러필터 기판(205) 및 어레이 기판(200)과 액정층(215)을 포함하여 액정 패널(250)이라 한다.
도면으로 상세히 제시하지는 않았지만, 상기 컬러필터 기판(205)과 어레이 기판(200)은 최외곽 가장자리를 따라 열경화성 수지와 같은 물질로 이루어진 씰 패턴(미도시)에 의해 합착된다. 또한, 상기 어레이 기판(200)의 배면에는 광원의 역할을 하는 백라이트 유닛(미도시)이 위치한다.
상기 컬러필터 기판(205)의 투명 기판(201) 하부면에는 비표시 영역(NAA)으로 입사되는 빛을 차단하기 위한 블랙 매트릭스(212)와, 상기 블랙 매트릭스(212)의 하부에 색상을 구현하기 위해 순차적으로 패턴된 R, G, B 서브 컬러필터(214a, 214b, 214c)를 포함하는 컬러필터층(214)과, 상기 컬러필터층(214) 하부에 투명한 도전성 금속으로 구성된 공통 전극(216)과, 액정(207)의 배향 방향을 균일하게 확보하기 위한 상부 배향막(218)이 차례로 위치한다.
도면으로 제시하지는 않았지만, 상기 컬러필터층(214)과 공통 전극(216) 사이에 평탄화를 위한 목적으로 오버 코트층(미도시)이 더욱 구성될 수 있다.
한편, 상기 어레이 기판(200)의 투명 기판(202) 상부면에는 게이트 절연막(245)과, 상기 게이트 절연막(245) 상부 양측에는 제 1 및 제 2 반도체 패턴(240b, 241b)을 포함하는 데이터 배선(230)과, 상기 데이터 배선(230) 상의 보호막(255)과, 상기 보호막(255) 상의 화소 영역(P)에 대응된 화소 전극(270)과, 상기 화소 전극(270)을 덮는 차단 패턴(257)이 차례로 구성된다.
그리고, 상기 화소 전극(270)과 차단 패턴(257) 상부에는 상부 배향막(218)과 동일한 기능을 하는 하부 배향막(219)이 위치한다.
이때, 본 발명에서는 고속응답 액정을 사용함에 따라 셀갭(G)이 점차 낮아지더라도, 셀 공정 단계에서 발생된 금속성 이물(223)을 차단 패턴(257)이 화소 전극(270)에 부착 및 흡착되는 것을 미연에 방지하는 역할을 한다.
즉, 상기 차단 패턴(257)은 상부 및 하부 배향막(218, 219)에 비해 막질 특성이 우수하고 경도가 큰 무기절연물질로 구성되기 때문에, 금속성 이물(223)이 화소 전극(270)에 부착 및 흡착되는 것을 원천적으로 차단하는 기능을 담당하는 바, 화소 전극(270)과 공통 전극(216) 간의 쇼트 불량을 미연에 방지할 수 있는 장점이 있다.
그러나, 본 발명은 상기 실시예에 한정되는 것은 아니며 본 발명의 사상 및 정신을 벗어나지 않는 한도내에서 다양하게 변형 및 변경할 수 있다는 것은 당업자에게 있어 자명한 사실일 것이다.
도 1은 종래에 따른 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.
도 2는 도 1의 Ⅱ-Ⅱ선을 따라 절단하여 나타낸 단면도.
도 3은 셀 공정 단계를 나타낸 공정 순서도.
도 4는 고속응답 액정을 이용한 액정표시장치를 나타낸 단면도.
도 5는 본 발명에 따른 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.
도 6a 내지 도 6i는 도 5의 Ⅵ-Ⅵ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도.
도 7a 내지 도 7i는 도 5의 Ⅶ-Ⅶ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도.
도 8a 내지 도 8i는 도 5의 Ⅷ-Ⅷ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도.
도 9는 도 5의 Ⅸ-Ⅸ선을 따라 절단하여 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명*
100 : 기판 120 : 게이트 배선
125 : 게이트 전극 130 : 데이터 배선
132 : 소스 전극 134 : 드레인 전극
140 : 액티브층 141 : 오믹 콘택층
140b : 제 1 반도체 패턴 141b : 제 2 반도체 패턴
142 : 반도체층 145 : 게이트 절연막
155 : 보호막 157 : 차단 패턴
170 : 화소 전극 CH2 : 드레인 콘택홀
Claims (9)
- 기판과;상기 기판 상의 일 방향으로 구성된 게이트 배선과;상기 게이트 배선과 수직 교차하여 화소 영역을 정의하는 데이터 배선과;상기 게이트 배선과 데이터 배선의 교차지점에 대응하여, 상기 게이트 배선에서 연장된 게이트 전극과, 상기 게이트 전극 상부의 반도체층과 상기 반도체층 상의 서로 이격된 소스 및 드레인 전극을 포함하는 박막트랜지스터와;상기 반도체층에서 연장되고, 상기 데이터 배선 하부에 위치하는 제 1 및 제 2 반도체 패턴과;상기 화소 영역에 대응하여 상기 드레인 전극과 접촉된 화소 전극과;상기 화소 전극을 덮는 절연물질로 이루어진 차단 패턴을 포함하는 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 차단 패턴은 산화 실리콘과 질화실리콘을 포함하는 무기절연물질 그룹 중 선택된 하나로 구성된 것을 특징으로 하는 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 화소 전극은 전단에 위치하는 게이트 배선에 중첩되도록 연장 구성하여, 상기 전단의 게이트 배선을 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 상기 화소 전극을 제 2 전극으로 하는 스토리지 커패시터를 더욱 포함하는 것을 특징으로 하는 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 반도체층은 순수 비정질 실리콘으로 이루어진 액티브층과, 불순물을 포함하는 비정질 실리콘으로 이루어진 오믹 콘택층이 차례로 적층 구성된 것을 특징으로 하는 액정표시장치용 어레이 기판.
- 제 1 항 및 제 4 항에 있어서,상기 제 1 및 제 2 반도체 패턴은 상기 액티브 및 오믹 콘택층에서 각각 연장된 것을 특징으로 하는 액정표시장치용 어레이 기판.
- 기판을 준비하는 단계와;상기 기판 상의 일 끝단에 게이트 패드를 가지는 게이트 배선과, 상기 게이 트 배선에서 연장된 게이트 전극을 형성하는 제 1 마스크 공정 단계;상기 게이트 전극 및 배선과 게이트 패드 상에 게이트 절연막을 형성하는 단계와;상기 게이트 배선과 수직 교차하는 일 끝단에 데이터 패드를 가지는 데이터 배선과, 상기 게이트 배선과 데이터 배선의 교차지점에 대응하여, 상기 게이트 전극 상부의 반도체층과 상기 반도체층 상의 서로 이격된 소스 및 드레인 전극을 포함하는 박막트랜지스터를 형성하는 단계와;상기 반도체층에서 연장되고, 상기 데이터 배선 하부에 위치하는 제 1 및 제 2 반도체 패턴을 형성하는 제 2 마스크 공정 단계와;상기 박막트랜지스터와 상기 게이트 및 데이터 패드의 일부를 각각 노출하는 드레인 콘택홀과 게이트 및 데이터 패드 콘택홀을 포함하는 보호막을 형성하는 제 3 마스크 공정 단계와;상기 박막트랜지스터와 접촉된 화소 전극과, 상기 게이트 및 데이터 패드에 각각 접촉된 게이트 및 데이터 패드 전극과, 상기 화소 전극을 덮는 절연물질로 이루어진 차단 패턴을 형성하는 제 4 마스크 공정 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 6 항에 있어서,상기 차단 패턴은 산화 실리콘과 질화실리콘을 포함하는 무기절연물질 그룹 중 선택된 하나로 형성된 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 제 6 항에 있어서,상기 화소 전극을 전단에 위치하는 상기 게이트 배선과 중첩되도록 연장 구성하여, 상기 전단의 게이트 배선을 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 상기 화소 전극을 제 2 전극으로 하는 스토리지 커패시터를 더욱 포함하는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 제 1 기판과;상기 제 1 기판 하부면의 비표시 영역에 대응된 블랙 매트릭스와;상기 블랙 매트릭스를 경계로 순차적으로 패턴된 적, 녹, 청 서브 컬러필터를 포함하는 컬러필터층과;상기 컬러필터층 상에 구성된 공통 전극과;상기 공통 전극 상에 위치하는 상부 배향막과;상기 제 1 기판과 대향하는 제 2 기판과;상기 제 2 기판 상부면의 일 방향으로 구성된 게이트 배선과;상기 게이트 배선과 수직 교차하여 화소 영역을 정의하는 데이터 배선과;상기 게이트 배선과 데이터 배선의 교차지점에 구성된 박막트랜지스터와;상기 화소 영역에 대응하여 상기 드레인 전극과 접촉된 화소 전극과;상기 화소 전극을 덮는 절연물질로 이루어진 차단 패턴과;상기 차단 패턴 상부에 위치하는 하부 배향막과;상기 제 1 기판과 제 2 기판 사이에 개재된 액정층을 포함하는 액정표시장치.
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| KR20140003848A (ko) * | 2012-06-29 | 2014-01-10 | 삼성디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
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