KR20090035586A - 칩 제조 및 설계의 개선을 위한 방법 및 장치 - Google Patents

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KR20090035586A
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미셸 제크리
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프리스케일 세미컨덕터, 인크.
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Abstract

하나 이상의 구멍들을 포함하는 상부 금속 표면을 구비하는 반도체 칩에 본드 패드(bond pad)를 고정하는 방법에서, 상기 방법은 상부 금속 표면 상에 패시베이션(passivation) 층을 형성하는 단계로서, 상기 패시베이션층은 내부에, 실질적으로 상부 금속층 내 상기 구멍 혹은 각각의 구멍에 대응하고 실질적으로 상부 금속층 내 상기 구멍 혹은 각각의 구멍과 동일 크기이거나 작은 구멍들을 구비하는, 상기 패시베이션층 형성 단계; 및 상기 패시베이션층 상에 상기 본드 패드를 형성하는 단계를 포함하고, 상기 본드 패드를 형성하는 상기 단계는, 상기 본드 패드를 형성할 때 상기 본드 패드로부터의 일부 물질을 상기 패시베이션층 및 상부 금속층 내 상기 구멍들에 유입시켜, 상기 물질을 그 표면 아래로 흐르게 하여 상부 금속층에 부착되지 않고 거기에 부착되어 패시베이션층에 본드 패드를 고정시켜 고정 수단을 형성하는 단계를 포함하는 것을 특징으로 한다.
Figure P1020097002474
본드 패드, 패시베이션층, 금속층, 프로빙(probing), 패터닝

Description

칩 제조 및 설계의 개선을 위한 방법 및 장치{Method and apparatus for improvements in chip manufacture and design}
본 발명은 칩 제조 및 설계를 개선하기 위한 방법 및 장치에 관한 것으로, 다음으로 국한되는 것은 아니지만, 특히 금속층들의 본드 패드(bond pad) 혹은 범프들(bump)에 대한 증가된 강건성 및 앵커링(anchoring)에 관한 것이다.
칩들의 기술은 계속하여 변하고 있고 일반적으로 이것은 크기의 한층 더 감소를 의미한다. 크기에 각각의 감소는 극복해야 하는 더 많은 문제들을 드러낸다. 특히 보다 소형의 디바이스들에 있어 발생하는 주 문제들 중 하나는 칩들의 강도 또는 강건성이다. 이것은 칩의 모든 부분들에 해당되나 프로빙(probing) 혹은 다른 유형들의 테스트가 수행되는 구역들에서 더 문제가 될 수 있다.
테스트의 힘들을 퍼지게 하는 문제들은 마이크로 기술(즉, 크기 ~ 10-6m) 영역에 관한 다수의 문헌들에서 논의되었다. 예를 들면, US 6563226 B2(모토롤라) 및 US 6717270(모토롤라)는 패시베이션에 프로브(probe-over-passivation:POP); 패시베이션에 본드(probe-over-passivation:BOP); 및 활성화된 층에 본드(bond over activated layer:BOA) 공정들의 사용을 기술하고 있다.
US 200005/0121803 A1은 내적으로 보강된 본드 패드에 관한 것이다. 보강된 본드 패드는 비-평탄 유전 구조물과, 이 비-평탄 유전 구조물에 따르는 금속 본드 층을 구비한다. 본 발명은 이중 인레이드(inlaid) 본딩 표면(많은 단계들을 갖는 매우 복잡한 공정을 필요로 하는)을 요구한다. US 6531384 B1은 소위 "강화(armoured)" 본드 패드를 개시한다. 이 특허는 절연물(14) 위에서 확장하는 다수의 구리 금속 섬들(18)을 갖는 구조물을 교시한다. 또한 이 특허는 동일 구역에서 본딩 및 프로빙을 다룬다. 금속 유전 패턴은 최상부 금속, 예를 들면 알루미늄이고, 미세-피치(fine-pitch) 본드 패드들과는 호환하지 않을 것이다. 또한, 이것은 본딩 표면이 하부의 금속층들과 전기적으로 접속되어야 하기 때문에 BOA(bond over activation) 호환성을 제한시킨다. 구리 섬들 및 패시베이션의 교번(alternation)은 수직 접속성을 제공한다. 구리 섬들 및 패시베이션층을 이와 같이 교번되게 하기 위해선 다수의 추가의 공정 단계들을 필요로 하여 디바이스를 제작하기 위한 비용 및 시간을 증가시킨다.
발명의 요약
본 발명은 첨부한 청구항들에 기술된 바와 같은 방법 및 장치를 제공한다.
도 1은 발명의 일 실시예에 따라, 칩의 제 1 실시예의 단면도이다.
도 2는 본 발명의 일 실시예에 따라, 도 1에 도시된 패시베이션층의 영역 내 층들의 상세한 단면도이다.
도 3은 본 발명의 일 실시예에 따라 패시베이션층의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 방법의 단계들을 보인 흐름도이다.
도 1을 참조하면, 나노미터(nanometer) 기술의 활성 디바이스가 100으로 도시되었다. 디바이스는 실리콘 베이스(silicon base) 상에 제조될 수도 있을 것이며 MOSFET, 다이오드 등과 같은 어떤 것일 수도 있을 것이다. 실리콘층은 102로서 도시되었다. 디바이스는 금속 및 절연체의 복수의 층들(104)로 구성되며, 이들 사이에 적합한 곳에 비아들(via) 및 그외 다른 접속들(106)이 형성된다. 층들의 특성 및 설계는 디바이스의 특정한 특성에 따를 것이다. 금속의 층들은 전형적으로 구리 혹은 그외 어떤 다른 적합한 금속일 것이며 절연체의 층들은 요구되는 공정 및 디바이스에 적합한 임의의 유전물질일 것이다. 최상부의 금속층(108)은 칩의 최종 설계에 따라 형성된다. 이어서 패시베이션층(110)이 칩의 표면 상에 형성되고(applied) 와이어 본드 영역(112)에서 본딩이 행해질 수 있게 적합한 대로 패터닝된다. 패시베이션층의 패터닝은 이 층 내에, 실질적으로 금속층에 어떠한 구멍들과도 대응하는 구멍들이 있도록, 상부 금속층(108)의 패터닝과 유사하다. 이들 구멍들에 대한 이유는 이하 상세히 기술될 것이다. 이러한 2개의 구멍들이 프로브(probe) 구역(118)의 영역에 114 및 116으로서 표기되었다. 본드 패드층(알루미늄층)(120)이 형성되고, 프로브 구역 또는 프로브 영역(118)의 표면에, 다수의 패시베이션 비아들(122)이 패터닝된다. 본드 패드층(120)은 구리, 알루미늄 혹은 이외 어떤 다른 적합한 물질일 수도 있으며 디바이스의 완전한 표면을 덮지 않을 수도 있고, 대신 다양한 구역들 또는 영역들에 있을 수 있다. 패시베이션 비아들(122)의 기능은 본원과 함께 같은 날에 출원되고 참조로 여기 포함시키는 함께 계류중인 출원 SC14021CF에 상세히 기술되어 있다.
프로브(124)가 프로빙(probing) 영역에 접촉하여 힘이 가해진다. 비아들이 프로브 밑에 존재한다는 사실에 기인하여, 한 특정 지점에 프로빙의 모든 응력(stress)이 집중되는 것은 아니며, 사실 프로브의 최대 응력이 비아들 주위의 모든 구역들에 퍼진다. 패시베이션 공간 위에 프로브 상의 패터닝된 비아들은 프로빙 응력을 효과적으로 분산시킨다. 프로빙 공정이 수행되고 칩이 필요한 테스트를 통과한 후에, 와이어 본드(126)가 와이어 본드 영역(112)에 부착될 수 있다.
비아들이 프로브 및 와이어 본드 영역들 둘 다에 패터닝될 수 있다. 이것은 임의의 테스트들이 와이어 본드 영역 혹은 범프 영역(범프를 위한 영역)에서 수행된다면 유용할 수 있다. 또한, 패터닝은 층(120) 전체에 대해 동일하며 이는 덜 복잡한 제조공정이 채택될 수 있음을 의미한다.
패시베이션 비아들은 예를 들면 정사각형들, 허니콤(honeycomb), 원형 등, 임의 방식으로 형상화될 수 있다. 구멍들의 형상 및 크기는 구멍이 프로브 끝(tip)보다 작게 되도록 하여 끝이 구멍의 에지에 걸릴 수 없도록 하는 방식으로 형성된다. 구멍들은 예를 들면 챔퍼링된(chamfered) 혹은 유사한 에지들을 가질 수 있다. 또한, 위에 개시된 일반적인 설계 요구조건들이 구멍의 서로 다른 형상들에 대해 충족된다면, 비아들의 형상, 방위, 수 등에 제한은 없다.
도 2를 참조하면 패시베이션층 영역의 보다 상세한 도면이 도시되었다. 도시된 구역은 패시베이션층(110)을 위에 가진, 칩의 최상부 층(108)을 포함한다. 패시베이션층에 구멍들(114, 116)도 보다 상세히 도시되었다. 패시베이션층(110)은 돌 출(overhanging) 영역(200)을 제공하기 위해 금속층(108)에 약간 오버레이(overlied)된다. 본드 패드층(120)이 형성될 때 금속의 일부는 구멍들 내로 침투하고 돌출 영역의 일부 길이를 따라 확장하여 앵커(anchor)(202)가 생기게 한다. 앵커는 구멍의 에지들 주위에 효과적으로 "걸려(hook)" 금속이 고화될 때 그에 부착물을 형성한다. 앵커 혹은 앵커 지점이 그외 어떤 다른 적합한 방법으로 형성될 수 있고 본 발명이 용융된 금속의 흐름 및 이의 고화에 의해 형성되는 이들로 제한되지 않음을 알 것이다.
칩(300)의 최상부 금속층이 도 3에 위로부터 도시되었다. 상면은 일반적으로 304로 나타낸 그리드(grid) 형태로 복수의 구멍들(302)을 포함한다. 도면에서 그리드는 최상부 금속층의 전체 표면에 걸쳐 확장하지 않으나, 상황들이 이러한 요구조건을 강요한다면 그럴 수도 있을 것이다. 또한 층은 한 층 대신 다수의 영역들일 수도 있다. 구멍들은 정사각형 구멍들로서 도시되었으나, 이것은 그럴 필요는 없다. 구멍들은 임의의 형상 및 크기일 수 있다. 패시베이션층의 형성시 최상부 금속층의 그리드 형식은 구멍들이 위로부터 여전히 분명하도록 유지된다. 구멍들은 패시베이션층에 의해 형성되는 돌출 영역의 존재에 기인하여 약간 더 작을 것이다. 이에 따라 본드 패드가 형성될 때 용융 금속은 구멍들(302) 각각에 들어가 그 안에서 앵커를 형성한다.
앵커라는 용어는 구멍 내에 형성되며 돌출 영역의 영역 내로 확장하는 금속 플러그(plug)에 대한 용어로서 사용된다. 그러나, 앵커는 많은 서로 다른 형상들 및 형태들을 취할 수 있음을 알 것이다. 앵커라는 용어는 동일 기능, 즉 패시베이 션층에 본드 패드층의 부착물의 추가의 요소를 추가하는 기능을 갖는 임의의 다른 유형의 고착(fastening), 고정(securing) 혹은 연결수단을 포함한다.
돌출 영역의 크기는 앵커의 금속이 최상부의 금속층(108)과 접촉하지 않고 단락회로들 등을 야기하지 않도록 주의 깊게 결정되어야 한다. 이 결정은 사용되는 금속의 유형들, 금속의 유동성, 구멍 및 돌출들의 크기, 모든 층들의 물질들의 특성 및/또는 칩 설계 및 크기의 그외 다른 상세들에 따를 수 있다. 앵커와 금속층(108) 간에 최소 거리는 최종 칩에서 어떠한 전기적 문제들이든 피하기 위해 고려되는 기술에 적용되는 설계규칙들에 따른다.
알루미늄층(120)은 본딩 혹은 프로빙이 행해질 수도 있을 칩 상에 층의 일 예이다. 앵커 지점들이 형성될 수 있고 유용한 다른 환경들에선 다른 유형들의 층일 수도 있다. 예를 들면, 칩 상에 서로 다른 장소들에 서로 다른 금속들의 층들이 있다. 단지 요구되는 것은 위에 기술된 앵커 지점이 생기게 하기 위해서는 형성되어 있는 패시베이션층 상에 상부의 층 혹은 영역들이 있어야 한다는 것이다.
앵커 지점의 추가는 본드 패드층에 대한 개선된 본드 패드 신뢰성을 제공한다. 이것은 예를 들면 박리(peeling) 테스트들에서 증명될 수 있다. 이러한 박리 테스트들의 결과들은 본 발명의 한 실시예에 따라 앵커가 형성된, 테스트되는 칩들에 대해 100% 성공율을 가져온다.
앵커 및 이것이 형성되는 방법에 기인하여 POP 혹은 본드 패드 밑의 마지막 금속층은 본 발명의 한 실시예에 따라 디바이스에 대해 더 많은 기능을 갖게 하는 라우팅을 위해 자유롭게 사용된다. 또한, 본드 패드의 기계적 능력들은 본 발명의 한 실시예의 이익들이 없는 동일 유형의 칩과 비교하였을 때 상당히 증가된다. 또한, 본 발명의 한 실시예의 본드 패드는 프로빙 및 본드 형성 동안 파열(cracking) 위험을 감소시킬 수 있어 이에 따라 보다 큰 공정 윈도우를 사용할 수 있게 한다.
앞에 나타낸 바와 같이 본드 패드층(120)의 상부 표면에 포함될 수 있는 다수의 패시베이션 비아들(122)이 있다. 이들 비아들은 본 출원인의 함께 계류중인 출원 SC14021CF에 기술된 바와 같이 프로빙 테스트가 수행될 때 디바이스의 표면이 견딜 수 있는 응력들을 증가시킨다. 도 2에서 볼 수 있는 바와 같이, 비아들(122) 및 구멍들(114, 116)은 정렬될 수도 있다. 즉 패시베이션 비아들은 구멍들 위에 혹은 부분적으로 이들 위에 위치된다. 이 경우라면 특히 임의의 프로빙 혹은 본딩 동작들 동안에 혹은 일반적으로 임의의 조립 및 테스트 동작들에서 칩에 훨씬 더 큰 강도 및 강건성이 있다.
위에 기술된 것과 같은 앵커를 포함하는 임의의 칩을 제조하는 단계들이 이제 도 4를 참조하여 기술될 것이다. 칩은 칩 설계 및 요구조건들에 따라, 정규의 방법으로 제조된다(단계 400). 칩의 최상부에 금속층이 형성된다(단계 402). 이 단계는 임의의 적합한 공정에 의해 수행될 수 있다. 최상부 금속층은 이의 표면 상에 다수의 구멍들(종종 도넛들(donut)이라고도 하는)을 포함한다. 이어서 본드 패드 앵커링이 요구되는 임의의 구역에 구멍들이 유지되도록 패시베이션층이 형성된다(단계 404). 이어서 본드 패드층 혹은 영역들이 형성된다(단계 406). 패시베이션 및 본드 패드는 임의의 적합한 공정 방법에 의해 제조될 수 있다.
여기에서 제시된 요소들 및 예들에 관하여 본 발명의 변형이 가능하고 이들 변형들은 여기에 포함됨을 알 것이다.

Claims (11)

  1. 하나 이상의 구멍들을 포함하는 상부 금속 표면을 구비하는 반도체 칩에 본드 패드(bond pad)를 고정(secure)하는 방법으로서,
    실질적으로 상기 상부 금속층 내 상기 구멍 혹은 각각의 구멍에 대응하고 실질적으로 상기 상부 금속층 내 상기 구멍 혹은 각각의 구멍과 동일 크기이거나 작은 구멍들을 내부에 갖는 패시베이션층(passivation layer)을 상기 상부 금속 표면 상에 형성하는 단계; 및
    상기 패시베이션층 상에 상기 본드 패드를 형성하는 단계를 포함하고,
    상기 본드 패드를 형성하는 상기 단계는,
    상기 본드 패드를 형성할 때 상기 본드 패드로부터의 일부 물질을 상기 패시베이션층 및 상부 금속층 내 상기 구멍들에 유입시켜, 상기 본드 패드를 상기 패시베이션층에 고정하는 단계를 포함하는 것을 특징으로 하는, 반도체 칩에의 본드 패드 고정 방법.
  2. 제 1 항에 있어서, 상기 물질이 상기 패시베이션층의 표면 밑으로 흘러 상기 상부 금속층에 부착함이 없이 상기 표면에 부착하게 함으로써 고정 수단을 형성하는 단계를 더 포함하는, 반도체 칩에의 본드 패드 고정 방법.
  3. 제 2 항에 있어서, 상기 물질을 유입시키는 상기 단계는 용융된 물질이 상기 구멍들에 들어가 상기 패시베이션층의 아래쪽을 따라 흐르도록 상기 패시베이션층 상에 상기 용융 물질을 형성하는 단계를 포함하는, 반도체 칩에의 본드 패드 고정 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 패시베이션층을 형성하는 상기 단계는 상기 금속층 내 상기 구멍들보다 작은 구멍들을 갖는 상기 패시베이션층을 형성하는 단계를 포함하는, 반도체 칩에의 본드 패드 고정 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 구멍들을 실질적으로 직선형이 되게 형성하는 단계를 더 포함하는, 반도체 칩에의 본드 패드 고정 방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 구멍들을 실질적으로 원형이 되게 형성하는 단계를 더 포함하는, 반도체 칩에의 본드 패드 고정 방법.
  7. 하나 이상의 구멍들을 포함하는 상부 금속 표면을 구비하는 반도체 칩으로서,
    실질적으로 상기 상부 금속층 내 상기 구멍들에 대응하고 실질적으로 상기 상부 금속층 내 상기 구멍들과 동일 크기이거나 작은 하나 이상의 구멍들을 구비하는 상기 상부 금속층 상의 패시베이션층; 및
    상기 패시베이션층 상에 형성된 본드 패드를 더 포함하고,
    상기 본드 패드는, 상기 본드 패드가 형성될 때 상기 본드 패드를 고정하기 위해 상기 패시베이션층 및 상부 금속층 내 상기 구멍 혹은 각각의 구멍에 들어가는 물질을 포함하는 것을 특징으로 하는, 반도체 칩.
  8. 제 7 항에 있어서, 상기 패시베이션층 내 상기 구멍 혹은 각각의 구멍은 상기 상부 금속층 내 상기 구멍 혹은 각각의 구멍보다 작은, 반도체 칩.
  9. 제 7 항 또는 제 8 항에 있어서, 상기 구멍 혹은 각각의 구멍은 실질적으로 직선형인, 반도체 칩.
  10. 제 7 항 또는 제 8 항에 있어서, 상기 구멍 혹은 각각의 구멍은 실질적으로 원형인, 반도체 칩.
  11. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서, 상기 물질은 상기 구멍 혹은 각각의 구멍에 들어가 상기 패시베이션층 아래쪽을 따라 흐르는 용융된 물질인, 반도체 칩.
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