KR20090034010A

KR20090034010A - 집적 회로 칩

Info

Publication number: KR20090034010A
Application number: KR1020070099133A
Authority: KR
Inventors: 송은석
Original assignee: 지씨티 세미컨덕터 인코포레이티드
Priority date: 2007-10-02
Filing date: 2007-10-02
Publication date: 2009-04-07
Also published as: KR100925357B1

Abstract

본 발명은 집적 회로 칩에 관한 발명으로서 보다 구체적으로 입력 전압이 상대적으로 낮은 레벨을 가지는 경우(일례: 전지가 방전되는 기간)에는 높은 효율성을 가지고, 입력 전압이 상대적으로 높은 레벨을 가지는 경우(일례: 전지가 충전되는 기간)에도 신뢰성을 확보할 수 있는 집적 회로 칩에 관한 발명이다.

본 발명의 일측면은 입력 전압을 강하함으로써 얻은 제1 출력 전압을 출력하는 LDO 레귤레이터(low dropout regulator); 상기 제1 출력 전압을 입력받아 제2 출력 전압을 출력하는 DC-DC 변환기; 및 상기 제2 출력 전압 입력받아 동작하는 코아(core) 회로를 구비하며, 상기 LDO 레귤레이터는 기준 전압과 상기 제1 출력 전압에 대응하는 피드백 전압을 비교하는 연산 증폭기; 및 상기 연산 증폭기의 전원 단자들 사이의 전압을 상기 입력 전압과 접지 전압의 차보다 낮게 설정하는 전압 조정부를 구비하는 집적 회로 칩을 제공한다.

Description

집적 회로 칩{INTEGRATED CIRCUIT CHIP}

도 1은 본 발명의 실시예에 의한 집적 회로 칩(40)을 나타내는 도면이다.

도 2는 도 1의 집적 회로 칩(40)에 채용된 LDO 레귤레이터(low dropout regulator)의 일례를 나타내는 도면이다.

집적 회로 칩에 공급되는 전압이 가변적인 경우가 발생할 수 있다. 대표적인 예로서, 집적 회로 칩이 전지로부터 전압을 공급받는 경우가 있다. 이 경우, 전지를 충전하는 기간에는 상대적으로 높은 레벨의 전압이 전지로부터 집적 회로 칩으로 공급되며, 충전하지 아니하는 기간(방전 기간)에는 상대적으로 낮은 레벨의 전 압이 전지로부터 집적 회로 칩으로 공급된다. 일례로, 리튬 이온 전지의 경우, 충전 기간에는 4.1~4.2V의 전압을 공급하고, 방전 기간에는 3.6V의 전압을 공급한다.

한편, 표준 CMOS(complementary metal-oxide semiconductor) 공정을 사용하는 집적 회로 칩의 경우, 입력받을 수 있는 최대 전압이 제한된다. 일례로, 0.13um CMOS 표준 공정의 경우, 내부 코아(core) 회로로는 0.13um의 최소 선폭을 지니는 MOSFET(metal-oxide-semiconductor field-effect transistor)들이 사용되고, I/O(input/output) 회로로는 0.13um의 선폭의 소자 외에 최소 선폭이 0.35um인 MOSFET들이 사용될 수 있다. 0.35um의 최소 선폭을 가지는 I/O 회로의 경우 일례로 공급 전압은 3.6V를 넘지 아니하여야 한다. 따라서, 0.13um CMOS 표준 공정을 사용하는 집적 회로 칩이 리튬 이온 전지로부터 전압을 바로 공급받을 경우, 방전 기간에는 낮은 레벨의 전압이 전지로부터 집적 회로 칩에 공급되므로 집적 회로 칩이 정상 동작할 것이나, 충전 기간에는 집적 회로 칩이 견딜 수 있는 전압을 초과하는 전압이 전지로부터 집적 회로 칩에 공급되므로 집적 회로 칩에 손상이 발생할 수 있다.

이러한 이유로 인하여, 종래에는 전지와 집적 회로 칩 사이에 PMIC(power management integrated circuit)를 위치시켰다. PMIC는 전지로부터 가변되는 전압을 입력받아 집적 회로 칩으로 소정 전압을 인가하는 기능을 수행한다. PMIC는 집적 회로 칩 등에 전원을 공급 및 제어할 수 있는 적어도 하나의 레귤레이터와 레귤레이터 제어회로가 내장되어 있다. 일반적으로, PMIC는 전력 회로로서 집적 회로 칩에 사용되는 표준 CMOS 공정이 아닌 고전압 공정을 사용하여 제작된다.

그러나 PMIC가 사용될 경우 집적 회로 칩을 포함한 시스템(일례로 휴대 전화기)의 제작 비용을 증가시키고, 그 복잡도 및 크기 또한 증가시킨다는 문제점이 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 상기한 문제점들을 해결하기 위한 것으로서, 전지로부터 제공되는 전압을 PMIC를 경유하지 아니하고 바로 입력받을 수 있는 집적 회로 칩을 제공하는 것이다.

또한, 본 발명이 이루고자 하는 기술적 과제는 전지의 충전 기간에는 신뢰성 있게 동작하고, 전지의 방전 기간에는 높은 효율로 동작할 수 있는 집적 회로 칩을 제공하는 것이다.

또한, 본 발명이 이루고자 하는 기술적 과제는 입력 전압이 집적 회로 칩의 최대 공급 전압보다 높은 경우에도 정상 동작할 수 있는 집적 회로 칩을 제공하는 것이다.

상술한 목적을 달성하기 위한 기술적 수단으로서, 본 발명의 제1 측면은 입력 전압을 강하함으로써 얻은 제1 출력 전압을 출력하는 LDO 레귤레이터(low dropout regulator); 상기 제1 출력 전압을 입력받아 제2 출력 전압을 출력하는 DC-DC 변환기; 및 상기 제2 출력 전압 입력받아 동작하는 코아(core) 회로를 구비 하며, 상기 LDO 레귤레이터는 기준 전압과 상기 제1 출력 전압에 대응하는 피드백 전압을 비교하는 연산 증폭기; 및 상기 연산 증폭기의 전원 단자들 사이의 전압을 상기 입력 전압과 접지 전압의 차보다 낮게 설정하는 전압 조정부를 구비하는 집적 회로 칩을 제공한다.

본 발명의 제2 측면은 입력 전압을 강하함으로써 얻은 출력 전압을 구하는 LDO 레귤레이터(low dropout regulator)에 있어서, 기준 전압과 상기 출력 전압에 대응하는 피드백 전압을 비교하는 연산 증폭기; 및 소스에는 상기 입력 전압 또는 접지 전압 중 어느 한 전압이 인가되고, 게이트 및 드레인에는 상기 연산 증폭기의 전원 단자들 중 어느 한 전원 단자가 연결된 제1 MOSFET를 구비하는 LDO 레귤레이터를 제공한다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인하여 한정되는 식으로 해석되어서는 안된다. 본 발명의 실시예들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되는 것이다.

도 1은 본 발명의 실시예에 의한 집적 회로 칩(40)을 나타내는 도면이다. 도 1을 참조하면, 집적 회로 칩(40)은 저전압 강하 레귤레이터(low dropout regulator, 이하 간략히 LDO 레귤레이터라 함, 10), DC-DC 변환기(20) 및 코 아(core) 회로(30)를 구비한다. 바람직하게, 집적 회로 칩(40)은 고전압 공정이 아닌 표준 CMOS 공정에 의하여 제작된 것이다. 또한, 코아 회로(30)는 주로 최소 채널 길이를 갖는 소자들로 구성되며, LDO 레귤레이터(10) 및 DC-DC 변환기(20)는 주로 I/O 소자들을 사용할 때 사용되는 MOSFET들로 구성된다. 일례로, 0.13um 공정의 경우 0.13um의 선폭을 갖는 소자들이 주로 코아 회로(30)에 사용되며, 0.35um의 최소 선폭을 갖는 소자들이 LDO 레귤레이터(10) 및 DC-DC 변환기(20)에 사용된다. 코아 회로(30)는 아날로그 회로 및 디지털 회로를 모두 포함할 수 있으며, 구성 회로들 역시 0.13um의 선폭을 가지는 소자와 더불어 다른 길이 혹은 다른 종류의 소자들을 사용하여 구현될 수 있다.

LDO 레귤레이터(10)는 외부로부터 전달되는 입력 전압(Vin)을 강하함으로써 얻은 제1 출력 전압(Vout1)을 DC-DC 변환기(20)로 전달한다. 바람직하게, 입력 전압은 전지(50)로부터 전달되는 전압으로서, 특히 PMIC 등을 경유하지 아니하고 전달된 전압이다. 상술한 바와 같이 충전 기간의 입력 전압이 방전 기간의 입력 전압보다 높은 레벨을 가진다. LDO 레귤레이터(10)는 선형 레귤레이터의 일종이므로, 제1 출력 전압(Vout1)은 소정 레벨을 가진다. 일례로, 입력 전압(Vin)이 전지(50)의 충전 기간에는 4.2V이고, 방전 기간에는 3.6V인 경우에, LDO 레귤레이터(10)는 입력 전압(Vin)의 레벨에 무관하게 3.6V의 전압을 출력하도록 설계될 수 있다.

LDO 레귤레이터(10)는 강하 전압(LDO 레귤레이터의 입력 전압과 출력 전압의 차)과 전류의 곱에 해당하는 전력 손실이 발생한다. 따라서 LDO 레귤레이터(10)를 사용하는 경우에 강하 전압이 작은 값을 가지도록 주의하여야 한다. LDO 레귤레이 터(10)의 출력 전압인 제1 출력 전압(Vout1)을 방전 전압과 동일하거나 조금 낮게 설정하면(일례: (방전 전압) ≥ (제1 출력 전압) ≥ (방전 전압 - 0.5V)), 전력 손실을 줄이고 효율을 개선할 수 있다. 충전 전압은 방전 전압에 비하여 상당히 높은 값을 가지므로, 충전 시 효율이 문제가 될 것으로 생각될 수도 있으나, 충전 시에는 충분한 전력이 공급되므로, 실질적으로 효율은 중요한 요소가 되지 아니한다. 오히려, 충전시에는 방전시보다 높은 전압이 인가되므로, 신뢰성 즉 높은 전압의 인가로 인하여 LDO 레귤레이터에 결함이 발생하게 될 수 있는 것이 문제가 될 수 있다.

이러한 신뢰성 문제를 해결하기 위하여, 본 발명에 있어서, LDO 레귤레이터(10)는 연산 증폭기(11)의 전원 단자들(N1, N2) 사이의 전압을 입력 전압(Vin)과 접지 전압의 차보다 낮게 설정하는 전압 조정부(16)를 추가적으로 구비한다. 전압 조정부(16)는 일례로 다이오드 연결된 2개의 MOSFET들(12, 13)을 구비할 수 있다. 이러한 LDO 레귤레이터(10)의 구성의 일례가 도 2에 표현되어 있다. 도 2를 참조하면, LDO 레귤레이터(10)는 연산 증폭기(11), 제1 내지 제3 MOSFET(12 내지 14) 및 전압 분배기(15)를 포함한다.

연산 증폭기(11)는 제1 출력 전압(Vout1)에 대응하는 피드백 전압(Vf)과 소정 레벨을 가지는 기준 전압(Vref)을 비교한다. 도면에 표현된 예의 경우, 연산 증폭기(11)는 피드백 전압(Vf)과 기준 전압(Vref)의 차에 대응하는 전압을 제3 MOSFET(14)으로 출력한다.

제1 전원 단자(N1)와 입력 단자(Nin) 사이에는 다이오드 연결된 제1 MOSFET(12)이 연결된다. 즉, 제1 MOSFET(12)의 소스에는 입력 전압(Vin)이 인가되고, 게이트 및 드레인에는 연산 증폭기(11)의 제1 전원 단자(N1)가 연결된다. 제1 MOSFET(12)은 입력 전압(Vin)을 제1 MOSFET(12)의 문턱 전압(threshold voltage)만큼 강하한다. 강하된 전압은 제1 전원 단자(N1)에 인가된다.

연산 증폭기(11)의 제2 전원 단자(N2)와 접지(GND) 사이에는 다이오드 연결된 제2 MOSFET(13)이 연결된다. 즉, 제2 MOSFET(13)의 소스에는 접지 전압이 인가되고, 게이트 및 드레인에는 연산 증폭기(11)의 제2 전원 단자(N2)가 연결된다. 제2 MOSFET(13)은 접지 전압을 제2 MOSFET(13)의 문턱 전압만큼 상승시킨다. 상승된 전압은 제2 전원 단자(N2)에 인가된다.

제1 및 제2 MOSFET들(12, 13)은 높은 입력 전압(Vin)이 인가되는 기간(일례: 충전 기간)에도 연산 증폭기(11)의 제1 전원 단자(N1)에 입력되는 전압과 제2 전원 단자(N2)에 입력되는 전압의 차가 연산 증폭기가 견딜 수 있는 전압의 범위 내가 되도록 하는 기능을 수행한다. 일례로, 입력 전압(Vin)이 최대 4.2V까지 올라갈 수 있고, 연산 증폭기(11)가 견딜 수 있는 전압이 최대 3.6V이고, 제1 및 제2 MOSFET들(12, 13)의 문턱 전압이 0.4V인 경우에, 비록 입력 전압(Vin)이 4.2V가 되어 연산 증폭기(11)가 견딜 수 있는 전압을 초과하더라도, 제1 및 제2 MOSFET들(12, 13)으로 인하여 제1 전원 단자(N1)에 입력되는 전압과 제2 전원 단자(N2)에 입력되는 전압의 차는 3.4V에 불과하게 된다. 따라서, 연산 증폭기(11)가 견딜 수 있는 전압보다 높은 입력 전압(Vin)이 인가되더라도 연산 증폭기(11)는 정상 동작하게 된다.

도면에는 전압 조정부(16)가 제1 및 제2 MOSFET들(12, 13)을 구비하는 예가 표현되어 있으나, 전압 조정부(16)는 다른 소자를 사용하여 구현될 수도 있으며, 다르게 구성될 수도 있다. 일례로, 전압 조정부(16)는 제1 및 제2 MOSFET들(12, 13) 중 어느 하나만을 구비할 수도 있다. 즉, 제1 MOSFET(12)만이 사용되고 제2 전원 단자(N2)에는 접지 전압이 바로 인가되거나, 제2 MOSFET(13)만이 사용되고 제1 전원 단자(N1)에 입력 전압(Vin)이 바로 인가될 수도 있다. 물론 이들 경우에도, 연산 증폭기(11)의 제1 전원 단자(N1)에 입력되는 전압과 제2 전원 단자(N2)에 입력되는 전압의 차가 연산 증폭기(11)가 견딜 수 있는 전압의 범위 내가 되도록 주의하여야 한다.

도면에 표현된 예의 경우, 입력 전압(Vin)이 접지 전압보다 높으며, 제1 MOSFET(12)은 P 채널 MOSFET이고, 제2 MOSFET(13)은 N 채널 MOSFET이다.

제3 MOSFET(14)은 연산 증폭기(11)의 출력에 대응하는 전압인 제1 출력 전압(Vout)을 생성한다. 제3 MOSFET(14)의 소스에는 입력 전압(Vin)이 인가되고, 게이트에는 연산 증폭기(11)의 출력이 인가되고, 드레인으로 제1 출력 전압(Vout)이 출력된다. 도면에 표현된 예의 경우, 제3 MOSFET(14)은 P 채널 MOSFET이다.

전압 분배기(15)는 제1 출력 전압(Vout1)을 전압 분배하여 얻은 피드백 전압(Vf)을 연산 증폭기(11)로 출력한다. 일례로, 전압 분배기(15)는 직렬 연결된 제1 및 제2 저항들(R1, R2)을 구비한다.

다시 도 1로 돌아와서, DC-DC 변환기(20)는 제1 출력 전압(Vout1)을 강하함으로써 얻은 제2 출력 전압(Vout2)을 코아 회로(30)로 전달한다. 제2 출력 전압(Vout2)은 코아 회로(30)의 동작에 적합한 레벨을 가진다. 일례로, 제1 출력 전 압(Vout1)은 3.6V이고, 제2 출력 전압(Vout2)는 1.2V일 수 있다. DC-DC 변환기(20)는 일반적으로 스위치, 인덕터 및 캐패시터를 구비하며, DC-DC 변환기(20)로서 일례로 벅 변환기(buck converter)가 사용될 수 있다. 또한, DC-DC 변환기(20)로서 인덕터를 구비하지 아니한 인덕터가 없는 DC-DC 변환기가 사용될 수도 있다. 이 경우 인덕터가 없으므로, EMI(electromagnetic interference) 문제가 발생하지 아니할 수 있다는 장점이 있다. 인덕터가 없는 DC-DC 변환기는 입력 전압과 출력전압의 비가 일례로 1/n(여기에서 n은 2 이상의 정수)에 해당한다. 따라서, n은 제1 출력 전압 및 코아 회로(30)가 견딜 수 있는 최대 전압을 고려하여 결정되어야 한다.

코아 회로(30)는 제2 출력 전압(Vout2)을 입력받아 동작한다. 코아 회로는 집적 회로 칩(40)의 종류에 따라 다양한 목적의 회로가 될 수 있으며, 예로서 RF(radio frequency) 회로, 기저 대역 처리부(baseband processor) 또는 마이크로 프로세서 등일 수 있다.

도면에 있어서, 제1 및 제2 MOSFET(12, 13)를 사용함으로써, 연산 증폭기(11) 내에 존재하는 모든 MOSFET들의 게이트-소스 간의 전압, 소스-드레인 간의 전압, 및 게이트-드레인 간의 전압을 디바이스의 신뢰성이 보장하는 안쪽으로 들어오게 할 수 있다. 만일 연산 증폭기(11)의 전원단자들(N1, N2)에 다이오드 연결된 MOSFET들(12, 13)이 사용되지 않는다면, MOSFET이 견딜 수 없는 높은 전압이 연산 증폭기(11) 내에 있는 어떤 MOSFET들의 게이트-소스, 소스-드레인 또는 게이트-드레인 사이에 인가되어, 신뢰성에 문제가 생길 수 있다. 일례로, 0.13um 공정의 경우, 0.35um의 최소 선폭을 갖는 소자들이 사용되는 I/O 소자는 3.6V까지 견딜 수 있으나, 전지(50) 출력이 4.2V인 경우에, 연산증폭기(11) 내의 MOSFET들 중 일부의 게이트-드레인 간 전압이 4.2V가 되어, 신뢰성에 문제가 발생할 수 있다.

또한, LDO 레귤레이터(10)의 동작으로 인하여, DC-DC 변환기(20) 내에 있는 모든 MOSFET들의 게이트-소스 간의 전압, 소스-드레인 간의 전압, 및 게이트-드레인 간의 모든 전압을 디바이스의 신뢰성이 보장하는 안쪽으로 들어오게 할 수 있다. 만일, 연산 증폭기(11) 및 제3 MOSFET(14)을 구비하는 LDO 레귤레이터(10) 없이, 전지(50)에서 전달되는 입력 전압(Vin)이 바로 DC-DC 변환기(20)에 입력된다면, MOSFET이 견딜 수 없는 높은 전압이 DC-DC 변환기(20) 내에 있는 어떤 MOSFET들의 게이트-소스, 소스-드레인 또는 게이트-드레인 사이에 인가되어, 신뢰성에 문제가 생길 수 있다. 일례로, 0.13um 공정의 경우, 0.35um의 최소 선폭을 갖는 소자들이 사용되는 I/O 소자는 3.6V까지 견딜 수 있으나, 전지(50) 출력이 4.2V인 경우에, DC-DC 변환기(20) 내의 MOSFET들 중 일부의 게이트-드레인 간 전압이 4.2V가 되어, 신뢰성에 문제가 발생할 수 있다.

본 발명에 의한 집적 회로 칩은 전지로부터 제공되는 전압을 PMIC를 경유하지 아니하고 바로 입력받을 수 있다는 장점이 있다. 따라서 본 발명에 의한 집적 회로 칩을 사용하는 경우에 시스템(일례: 휴대 전화기)의 제작 비용, 복잡도 및 크기를 줄일 수 있다.

또한, 본 발명에 의한 집적 회로 칩은 전지의 충전 기간에는 신뢰성 있게 동 작하고, 전지의 방전 기간에는 높은 효율로 동작할 수 있다는 장점이 있다.

또한, 본 발명에 의한 집적 회로 칩은 입력 전압이 집적 회로 칩의 최대 공급 전압보다 높은 경우에도 정상 동작할 수 있다는 장점이 있다.

Claims

입력 전압을 강하함으로써 얻은 제1 출력 전압을 출력하는 LDO 레귤레이터(low dropout regulator);

상기 제1 출력 전압을 입력받아 제2 출력 전압을 출력하는 DC-DC 변환기; 및

상기 제2 출력 전압 입력받아 동작하는 코아(core) 회로를 구비하며,

상기 LDO 레귤레이터는

기준 전압과 상기 제1 출력 전압에 대응하는 피드백 전압을 비교하는 연산 증폭기; 및

상기 연산 증폭기의 전원 단자들 사이의 전압을 상기 입력 전압과 접지 전압의 차보다 낮게 설정하는 전압 조정부를 구비하는 집적 회로 칩.
제1 항에 있어서,

상기 전압 조정부는 소스에는 상기 입력 전압 또는 상기 접지 전압 중 어느 한 전압이 인가되고, 게이트 및 드레인에는 상기 연산 증폭기의 상기 전원 단자들 중 어느 하나가 연결된 제1 MOSFET를 구비하는 LDO 레귤레이터.
제2 항에 있어서,

상기 전압 조정부는 소스에는 상기 입력 전압 또는 상기 접지 전압 중 나머지 한 전압이 인가되고, 게이트 및 드레인에는 상기 연산 증폭기의 상기 전원 단자 들 중 나머지 하나가 연결된 제2 MOSFET을 더 구비하는 집적 회로 칩
제1 항에 있어서,

상기 LDO 레귤레이터는

상기 연산 증폭기의 출력에 대응하는 상기 제1 출력 전압을 생성하는 MOSFET; 및

상기 제1 출력 전압에 대응하는 상기 피드백 전압을 구하는 전압 분배기를 더 구비하는 집적 회로 칩.
제1 항에 있어서,

상기 입력 전압은 전지로부터 전달되는 전압으로서, 상기 전지의 충전 기간에는 상기 전지의 방전 기간보다 상대적은 높은 레벨을 가지는 집적 회로 칩
제1 항에 있어서,

상기 집적 회로 칩은 표준 CMOS 공정에 의하여 제작된 것인 집적 회로 칩.
입력 전압을 강하함으로써 얻은 출력 전압을 구하는 LDO 레귤레이터(low dropout regulator)에 있어서,

기준 전압과 상기 출력 전압에 대응하는 피드백 전압을 비교하는 연산 증폭기; 및

소스에는 상기 입력 전압 또는 접지 전압 중 어느 한 전압이 인가되고, 게이트 및 드레인에는 상기 연산 증폭기의 전원 단자들 중 어느 한 전원 단자가 연결된 제1 MOSFET를 구비하는 LDO 레귤레이터.
제7 항에 있어서,

소스에는 상기 입력 전압 또는 접지 전압 중 나머지 한 전압이 인가되고, 게이트 및 드레인에는 상기 연산 증폭기의 전원 단자들 중 나머지 한 전원 단자가 연결된 제2 MOSFET을 더 구비하는 LDO 레귤레이터.
제8 항에 있어서,

상기 연산 증폭기의 출력에 대응하는 상기 출력 전압을 생성하는 제3 MOSFET; 및

상기 출력 전압에 대응하는 상기 피드백 전압을 구하는 전압 분배기를 더 구비하는 LDO 레귤레이터.
제7 항에 있어서,

상기 입력 전압은 전지로부터 전달되는 전압으로서, 상기 전지의 충전 기간에는 상기 전지의 방전 기간보다 상대적은 높은 레벨을 가지는 LDO 레귤레이터
제7 항에 있어서,

상기 LDO 레귤레이터는 표준 CMOS 공정에 의하여 제작된 것인 집적 회로 칩.