KR20090032892A - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device Download PDF

Info

Publication number
KR20090032892A
KR20090032892A KR1020070098471A KR20070098471A KR20090032892A KR 20090032892 A KR20090032892 A KR 20090032892A KR 1020070098471 A KR1020070098471 A KR 1020070098471A KR 20070098471 A KR20070098471 A KR 20070098471A KR 20090032892 A KR20090032892 A KR 20090032892A
Authority
KR
South Korea
Prior art keywords
gate pattern
layer
pattern
semiconductor device
forming
Prior art date
Application number
KR1020070098471A
Other languages
Korean (ko)
Inventor
이재영
유미현
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070098471A priority Critical patent/KR20090032892A/en
Publication of KR20090032892A publication Critical patent/KR20090032892A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Abstract

A manufacturing method of a semiconductor device is provided to prevent the short generated between a tungsten layer of a gate pattern and a plug by performing the SAC(Self Aligned Contact) process. A tungsten layer(210), and a laminating structure of a nitride film(230) and a buffer oxide layer(220) are formed on the top of a semiconductor substrate(200). A gate pattern for the word line and a DSL gate pattern and an SSL gate pattern are molded by patterning the laminating structure. A spacer layer(247) of the constant thickness is formed on the whole surface of the semiconductor substrate. An interlayer insulating film(250) is formed on the whole upper part including the gate pattern. A hard mask layer pattern which exposes a drain contact hole region is molded by successively etching an SiON and amorphous carbon layer. The photosensitive pattern is removed. The trench is formed by etching the interlayer insulating film.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}Method for manufacturing a semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따른 반도체 소자의 문제점을 도시한 사진.1 is a photograph showing a problem of a semiconductor device according to the prior art.

도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

< 도면의 주요 부분에 대한 부호 설명 ><Explanation of Signs of Major Parts of Drawings>

200 : 반도체 기판 210 : 텅스텐층200 semiconductor substrate 210 tungsten layer

220 : 버퍼 산화막 230 : 질화막220: buffer oxide film 230: nitride film

235 : 워드라인용 게이트 패턴 240 : DSL 게이트 패턴235: gate pattern for word line 240: DSL gate pattern

245 : SSL 게이트 패턴 247 : 스페이서층245: SSL gate pattern 247: spacer layer

250 : 층간 절연막 255 : 비정질 탄소층250: interlayer insulating film 255: amorphous carbon layer

260 : 실리콘 산화질화막 265 : 하드마스크층260 silicon oxynitride film 265 hard mask layer

270 : 감광막 패턴 278 : 트렌치270: photoresist pattern 278: trench

285 : USG막 290 : 콘택홀285 USG film 290 Contact hole

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 플래시 메모리 소 자에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a flash memory device.

플래시 메모리(Flash Memory)는 디램(DRAM)보다 여유있는 디자인 룰(Design Rule)을 적용해왔기 때문에 60nm 급 소자에서의 콘택 형성 시 오버레이(Overlay)가 크게 중요시되지 않았다.Since flash memory has been applied with a more relaxed design rule than DRAM, the overlay is not important when forming a contact in a 60nm device.

그러나, 플래시 메모리 소자가 40nm 급으로 감소되면서 소스 콘택(Source Contact) 및 드레인 콘택(Drain Contact) 형성 시 하부의 게이트 전극과 오버랩되면서, 게이트 전극의 텅스텐층과 콘택 플러그(Contact Plug) 간에 쇼트(Short)가 유발되는 문제가 있다. However, as the flash memory device is reduced to 40 nm, the short circuit between the tungsten layer and the contact plug of the gate electrode overlaps with the lower gate electrode when forming the source contact and the drain contact. ) Is a problem that causes.

도시되지는 않았지만 종래 기술에 따른 플래시 메모리 소자의 형성 방법을 설명하면, 반도체 기판 상부에 게이트 텅스텐층 및 게이트 하드마스크층의 적층 구조를 형성한다. Although not shown, a method of forming a flash memory device according to the related art will be described. A stacked structure of a gate tungsten layer and a gate hard mask layer is formed on a semiconductor substrate.

여기서, 게이트 하드마스크층은 산화막으로 형성하는 것이 바람직하다. Here, the gate hard mask layer is preferably formed of an oxide film.

다음에, 상기 적층 구조를 패터닝하여 게이트 패턴을 형성한다. Next, the laminated structure is patterned to form a gate pattern.

여기서, 상기 게이트 패턴은 복수 개의 워드 라인(Word Line)용 게이트 패턴, SSL(Source Select Line)용 게이트 패턴 및 DSL(Drain Select Line)용 게이트 패턴으로 이루어진다. The gate pattern includes a plurality of gate lines for word lines, a gate pattern for SSL (Source Select Line), and a gate pattern for drain select line (DSL).

그 다음, 상기 게이트 패턴을 포함하는 전체 표면에 스페이서층을 형성하고, 전체 상부에 층간 절연막을 형성한다. Next, a spacer layer is formed over the entire surface including the gate pattern, and an interlayer insulating film is formed over the entire surface.

그리고, 상기 게이트 패턴 상측이 노출될때까지 평탄화 공정을 수행한다. The planarization process is performed until the upper side of the gate pattern is exposed.

그 다음, 드레인 콘택홀 영역의 상기 층간 절연막을 식각하여 드레인 콘택홀 을 형성한다. Next, the interlayer insulating layer of the drain contact hole region is etched to form a drain contact hole.

이때, 상기 콘택홀 형성을 위한 식각 공정 시 게이트 패턴과 오정렬 되면서, 게이트 전극의 텅스텐층과 플러그 간에 쇼트를 유발하게 된다.At this time, the etching process for forming the contact hole is misaligned with the gate pattern, causing a short between the tungsten layer and the plug of the gate electrode.

도 1은 종래 기술에 따른 문제점을 도시한 사진으로, 콘택홀이 오정렬(Mis-Align)되었을 경우 'A'와 같이 게이트 패턴 상측에 형성된 산화막에 로스(Loss)가 발생한 것을 알 수 있다. FIG. 1 is a photograph illustrating a problem according to the prior art. When contact holes are misaligned, it can be seen that loss occurs in an oxide film formed on the upper side of the gate pattern, such as 'A'.

상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 게이트 하드마스크층인 산화막의 로스(Loss)가 발생하여, 후속 콘택홀 형성 공정 후 콘택 플러그 형성 공정 시 게이트 텅스텐층과 콘택 플러그(Contact Plug) 간에 쇼트(Short)가 유발되어 콘택 페일(Contact Fail)이 발생하는 문제점이 있다. In the semiconductor device manufacturing method according to the related art described above, a loss of an oxide film, which is a gate hard mask layer, is generated, so that a contact plug is formed between a gate tungsten layer and a contact plug during a contact plug forming process after a subsequent contact hole forming process. There is a problem in that a short occurs and a contact fail occurs.

상기 문제점을 해결하기 위하여, 게이트 패턴을 텅스텐층, 버퍼 산화막 및 질화막의 적층구조로 형성한 후 상기 게이트 패턴의 산화막과 질화막 간의 선택비를 이용한 SAC(Self Aligned Contact) 공정을 수행함으로써, 후속 공정으로 형성되는 플러그(Plug)와 상기 게이트 패턴의 텅스텐층 사이에 발생하는 쇼트(Short)를 방지하고, 콘택홀 영역을 제외한 상기 게이트 패턴 상부에 보호막 역할을 하는 USG막을 형성한 후 전면 식각을 수행하여 콘택홀을 형성함으로써, 상기 게이트 패턴 상부의 질화막 로스(Loss)를 방지하여 소자의 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.In order to solve the problem, a gate pattern is formed in a stacked structure of a tungsten layer, a buffer oxide film, and a nitride film, and then a SAC (Self Aligned Contact) process using the selectivity between the oxide film and the nitride film of the gate pattern is performed. It prevents a short generated between the formed plug and the tungsten layer of the gate pattern, forms a USG film as a protective layer on the gate pattern except for the contact hole area, and then performs a front surface etching. An object of the present invention is to provide a method of manufacturing a semiconductor device in which holes are formed to prevent nitride film loss on the gate pattern, thereby improving device characteristics.

본 발명에 따른 반도체 소자의 제조 방법은Method for manufacturing a semiconductor device according to the present invention

반도체 기판 상부에 게이트 패턴을 형성하는 단계와,Forming a gate pattern on the semiconductor substrate;

상기 게이트 패턴을 포함하는 전체 상부에 스페이서층을 형성하는 단계와,Forming a spacer layer over the entire area including the gate pattern;

상기 스페이서층이 형성된 반도체 기판 상부에 층간 절연막을 형성하고, 상기 게이트 패턴의 상측이 노출될때까지 평탄화하는 단계와,Forming an interlayer insulating film on the semiconductor substrate on which the spacer layer is formed, and planarizing it until the upper side of the gate pattern is exposed;

상기 평탄화된 반도체 기판 상부에 콘택홀 영역을 정의하는 하드마스크층 패턴을 형성하는 단계와,Forming a hard mask layer pattern defining a contact hole region on the planarized semiconductor substrate;

상기 하드마스크층 패턴을 식각 마스크로 상기 층간 절연막을 식각하여 상기 콘택홀 영역 저부의 스페이서층을 노출시키는 트렌치를 형성하는 단계와,Etching the interlayer insulating layer using the hard mask layer pattern as an etch mask to form a trench for exposing a spacer layer at a bottom of the contact hole region;

상기 콘택홀 영역을 제외한 상기 게이트 패턴 상부에 USG 패턴을 형성하는 단계와,Forming a USG pattern on the gate pattern except for the contact hole region;

상기 트렌치 저부의 스페이서층을 제거하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하고,And removing a spacer layer at the bottom of the trench to form a contact hole exposing the semiconductor substrate.

상기 게이트 패턴은 복수 개의 워드 라인(Word Line)용 게이트 패턴, SSL(Source Select Line)용 게이트 패턴 및 DSL(Drain Select Line)용 게이트 패턴인 것과,The gate pattern may be a gate pattern for a plurality of word lines, a gate pattern for a source select line (SSL), and a gate pattern for a drain select line (DSL),

상기 SSL 게이트 패턴 및 DSL 게이트 패턴은 서로 이웃하고 있는 것과, The SSL gate pattern and the DSL gate pattern are adjacent to each other,

상기 게이트 패턴은 텅스텐층, 버퍼 산화막 및 질화막의 적층구조로 형성하는 것과, The gate pattern is formed of a laminated structure of a tungsten layer, a buffer oxide film and a nitride film,

상기 스페이서층은 질화막인 것과, The spacer layer is a nitride film,

상기 층간 절연막은 HDP 산화막으로 형성하는 것과, The interlayer insulating film is formed of an HDP oxide film,

상기 하드마스크층 패턴은 비정질 탄소층 및 실리콘 산화질화막의 적층구조로 형성하는 것과, The hard mask layer pattern is formed of a laminated structure of an amorphous carbon layer and a silicon oxynitride film,

상기 하드마스크층 패턴은 상기 SSL용 게이트 패턴 및 DSL 게이트 패턴 사이의 영역이 노출되도록 형성하는 것과, The hard mask layer pattern may be formed to expose an area between the SSL gate pattern and the DSL gate pattern.

상기 트렌치 형성 공정은 SAC(Self Aligned Contact)으로 진행하는 것과, Wherein the trench forming process is to proceed to Self Aligned Contact (SAC),

상기 SAC 공정은 불화탄소 가스를 베이스로 하고, O2, Ar 및 이들의 조합 중 선택된 어느 하나를 첨가하여 진행하는 것과,The SAC process is based on carbon fluoride gas, and proceeds by adding any one selected from O2, Ar and combinations thereof,

상기 불화탄소 가스는 C4F8, C5F8 및 이들의 조합 중 선택된 어느 하나인 것을 과,The fluorocarbon gas is any one selected from C4F8, C5F8 and combinations thereof,

상기 PET(Post Etch Treatment) 공정을 수행하는 단계를 더 포함하는 것과,Further comprising the step of performing the PET (Post Etch Treatment) process,

콘택홀을 형성하는 단계는 불화탄소 또는 불화탄화수소 가스를 이용한 건식 식각 공정으로 수행하는 것과,Forming the contact hole may be performed by a dry etching process using carbon fluoride or hydrocarbon fluoride gas,

상기 콘택홀을 형성하는 단계는 CF4, CHF3 및 이들의 조합 중 선택된 어느 하나의 가스를 이용한 건식 식각 공정인 것을 특징으로 한다.The forming of the contact hole may be a dry etching process using any one gas selected from CF4, CHF3, and a combination thereof.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다. 2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

도 2a를 참조하면, 반도체 기판(200) 상부에 텅스텐층(210), 버퍼 산화 막(220) 및 질화막(230)의 적층 구조를 형성한다. Referring to FIG. 2A, a stacked structure of a tungsten layer 210, a buffer oxide layer 220, and a nitride layer 230 is formed on the semiconductor substrate 200.

다음에, 상기 적층 구조를 패터닝하여 복수 개의 워드라인용 게이트 패턴(235)과 DSL 게이트 패턴(240) 및 SSL 게이트 패턴(245)을 형성한다. Next, the stack structure is patterned to form a plurality of word line gate patterns 235, DSL gate patterns 240, and SSL gate patterns 245.

여기서, 워드 라인(Word Line)용 게이트 패턴(235), DSL용 게이트 패턴(240) 및 SSL용 게이트 패턴(245)은 서로 이웃하도록 형성하는 것이 바람직하다. The word pattern gate pattern 235, the DSL gate pattern 240, and the SSL gate pattern 245 may be formed to be adjacent to each other.

도 2b를 참조하면, 워드 라인용 게이트 패턴(235), DSL용 게이트 패턴(240) 및 SSL용 게이트 패턴(245)을 포함하는 반도체 기판(200) 전체 표면에 일정 두께의 스페이서층(247)을 형성한다. Referring to FIG. 2B, a spacer layer 247 having a predetermined thickness is formed on an entire surface of the semiconductor substrate 200 including the word line gate pattern 235, the DSL gate pattern 240, and the SSL gate pattern 245. Form.

여기서, 스페이서층(247)은 질화막으로 형성하는 것이 바람직하다.Here, the spacer layer 247 is preferably formed of a nitride film.

도 2c를 참조하면, 게이트 패턴(235, 240, 245)을 포함하는 전체 상부에 층간 절연막(250)을 형성한 후 게이트 패턴(235, 240, 245) 상측의 질화막(230)이 노출될때까지 평탄화 공정을 수행한다. Referring to FIG. 2C, the interlayer insulating layer 250 is formed on the entire surface including the gate patterns 235, 240, and 245, and then planarized until the nitride layer 230 is exposed on the gate patterns 235, 240, and 245. Perform the process.

여기서, 층간 절연막(250)은 HDP 산화막으로 형성하는 것이 바람직하다. Here, the interlayer insulating film 250 is preferably formed of an HDP oxide film.

다음에, 전체 상부에 하드마스크층(265)을 형성한다. Next, the hard mask layer 265 is formed over the whole.

이때, 하드마스크층(265)은 비정질 탄소층(a-carbon, 255) 및 실리콘 산화질화막(SiON, 260)의 적층 구조로 형성하는 것이 바람직하다. In this case, the hard mask layer 265 may be formed in a stacked structure of an amorphous carbon layer (a-carbon, 255) and a silicon oxynitride layer (SiON, 260).

도 2d를 참조하면, 상기 감광막(미도시)에 드레인(Drain) 콘택홀을 정의하는 노광 마스크를 사용한 노광 및 현상 공정을 수행하여 감광막 패턴(270)을 형성한다. Referring to FIG. 2D, an exposure and development process using an exposure mask defining a drain contact hole is performed on the photoresist (not shown) to form a photoresist pattern 270.

도 2e를 참조하면, 감광막 패턴(270)을 마스크로 실리콘 산화질화막(260) 및 비정질 탄소층(255)을 순차적으로 식각하여 드레인 콘택홀 영역을 노출시키는 하드마스크층(265) 패턴을 형성한다. Referring to FIG. 2E, the silicon oxynitride layer 260 and the amorphous carbon layer 255 are sequentially etched using the photoresist pattern 270 as a mask to form a hard mask layer 265 pattern exposing the drain contact hole region.

여기서, 상기 드레인 콘택홀 영역은 DSL용 게이트 패턴(240) 및 SSL용 게이트 패턴(245) 사이인 것이 바람직하다. Here, the drain contact hole region is preferably between the DSL gate pattern 240 and the SSL gate pattern 245.

다음에, 감광막 패턴(270)을 제거한다. Next, the photosensitive film pattern 270 is removed.

그 다음, 상기 하드마스크층 패턴(미도시)을 마스크로 층간 절연막(250)을 식각하여 트렌치(278)를 형성하되, 상기 드레인 콘택홀 영역 저부의 스페이서층(247)은 식각되지 않고 남겨지게 된다. Next, the trench 278 is formed by etching the interlayer insulating layer 250 using the hard mask layer pattern (not shown), but the spacer layer 247 at the bottom of the drain contact hole region is left without being etched. .

이때, 트렌치(278) 형성 공정은 SAC(Self Aligned Contact)으로 진행하는 것이 바람직하다. At this time, the trench 278 forming process is preferably proceeded to SAC (Self Aligned Contact).

상기 SAC 공정은 불화탄소 가스를 베이스로 하고, O2, Ar 및 이들의 조합 중 선택된 어느 하나를 첨가하여 진행하는 것이 바람직하며, 상기 CxFy 가스는 C4F8, C5F8 및 이들의 조합 중 선택된 어느 하나인 것이 바람직하다. The SAC process is based on carbon fluoride gas, preferably by adding any one selected from O2, Ar, and a combination thereof, and the CxFy gas is preferably any one selected from C4F8, C5F8, and a combination thereof. Do.

이때, 상기 SAC 공정에 의해 폴리머(Polymer)가 발생하게 되므로, 상기 SAC 공정 후에 상기 폴리머를 제거하기 위해 PET(Post Etch Treatment) 공정을 수행하는 단계를 더 포함한다. At this time, since the polymer (Polymer) is generated by the SAC process, further comprising the step of performing a Post Etch Treatment (PET) process to remove the polymer after the SAC process.

다음에, 상기 하드마스크층 패턴(미도시)을 제거한다.Next, the hard mask layer pattern (not shown) is removed.

도 2f를 참조하면, 워드 라인(Word Line)용 게이트 패턴(235), DSL(Drain Select Line)용 게이트 패턴(240), SSL(Source Select Line)용 게이트 패턴(245) 상부에 얇은 두께의 USG막(285)을 증착한다. Referring to FIG. 2F, a thin USG is formed on the gate pattern 235 for the word line, the gate pattern 240 for the drain select line (DSL), and the gate pattern 245 for the source select line (SSL). A film 285 is deposited.

이때, USG막(285)은 스텝 커버리지(Step Coverage) 특성이 좋지 않아 드레인 콘택홀(Drain Contact Hole) 영역 내측에는 증착되지 않고, 게이트 패턴(235, 240, 245) 및 층간 절연막(250) 상부에만 증착되는 것이 바람직하다. At this time, the USG film 285 is not deposited inside the drain contact hole region because of poor step coverage characteristics, and only on the gate patterns 235, 240, and 245 and the interlayer insulating layer 250. It is preferred to be deposited.

도 2g를 참조하면, 전면 식각을 수행하여 드레인 콘택홀 영역 하부에 남겨진 스페이서층(247)을 식각하여 반도체 기판(200)을 노출시키는 드레인 콘택홀(290)을 형성한다. Referring to FIG. 2G, the spacer layer 247 remaining under the drain contact hole region is etched by etching the entire surface to form a drain contact hole 290 exposing the semiconductor substrate 200.

여기서, 드레인 콘택홀 영역 하부에 남겨진 스페이서층(247)을 제거하는 공정은 불화탄소 또는 불화탄화수소 가스를 이용한 건식 식각 공정으로 수행하는 ㄱ것이 바람직하며, 더 바람직하게는 CF4, CHF3 및 이들의 조합 중 선택된 어느 하나를 이용한 건식 식각 공정으로 수행한다. Here, the process of removing the spacer layer 247 remaining under the drain contact hole region is preferably performed by a dry etching process using carbon fluoride or hydrocarbon fluoride gas, more preferably CF4, CHF3, and combinations thereof. It is performed by a dry etching process using any one selected.

이때, 스페이서층(247)이 제거됨과 동시에 게이트 패턴(235, 240, 245) 상부의 USG막(285)도 제거된다. At this time, the spacer layer 247 is removed and the USG film 285 on the gate patterns 235, 240, and 245 is also removed.

이때, 게이트 패턴(235, 240, 245) 상부에 증착된 USG막(285)이 보호막 역할을 하여 게이트 패턴(235, 240, 245) 상측에 형성된 질화막(230)이 로스(Loss)되는 것을 방지할 수 있다. In this case, the USG film 285 deposited on the gate patterns 235, 240, and 245 serves as a protective layer to prevent the nitride film 230 formed on the gate patterns 235, 240, and 245 from being lost. Can be.

본 발명에 따른 반도체 소자의 제조 방법은 게이트 패턴을 텅스텐층, 버퍼 산화막 및 질화막의 적층구조로 형성한 후 상기 게이트 패턴의 산화막과 질화막 간의 선택비를 이용한 SAC(Self Aligned Contact) 공정을 수행함으로써, 후속 공정으로 형성되는 플러그(Plug)와 상기 게이트 패턴의 텅스텐층 사이에 발생하는 쇼 트(Short)를 방지하고, 콘택홀 영역을 제외한 상기 게이트 패턴 상부에 보호막 역할을 하는 USG막을 형성한 후 전면 식각을 수행하여 콘택홀을 형성함으로써, 상기 게이트 패턴 상부의 질화막 로스(Loss)를 방지하여 소자의 특성이 향상되는 효과가 있다. In the method of manufacturing a semiconductor device according to the present invention, a gate pattern is formed in a stacked structure of a tungsten layer, a buffer oxide film, and a nitride film, and then a SAC (Self Aligned Contact) process using the selectivity between the oxide film and the nitride film of the gate pattern is performed. Prevents shorts occurring between the plug formed in a subsequent process and the tungsten layer of the gate pattern, and forms a USG layer on the gate pattern except for the contact hole region to form a protective film on the gate pattern, and then etches the entire surface. By forming the contact holes, the nitride film is prevented from losing the nitride film on the upper portion of the gate pattern, thereby improving the characteristics of the device.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (14)

반도체 기판 상부에 게이트 패턴을 형성하는 단계;Forming a gate pattern on the semiconductor substrate; 상기 게이트 패턴을 포함하는 전체 상부에 스페이서층을 형성하는 단계;Forming a spacer layer over the entire surface including the gate pattern; 상기 스페이서층이 형성된 반도체 기판 상부에 층간 절연막을 형성하고, 상기 게이트 패턴의 상측이 노출될때까지 평탄화하는 단계;Forming an interlayer insulating layer on the semiconductor substrate on which the spacer layer is formed, and planarizing the layer until the upper side of the gate pattern is exposed; 상기 평탄화된 반도체 기판 상부에 콘택홀 영역을 정의하는 하드마스크층 패턴을 형성하는 단계;Forming a hard mask layer pattern defining a contact hole region on the planarized semiconductor substrate; 상기 하드마스크층 패턴을 식각 마스크로 상기 층간 절연막을 식각하여 상기 콘택홀 영역 저부의 스페이서층을 노출시키는 트렌치를 형성하는 단계;Etching the interlayer insulating layer using the hard mask layer pattern as an etch mask to form a trench for exposing a spacer layer at a bottom of the contact hole region; 상기 콘택홀 영역을 제외한 상기 게이트 패턴 상부에 USG막을 형성하는 단계; 및Forming a USG film on the gate pattern except for the contact hole region; And 상기 트렌치 저부의 스페이서층을 제거하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 단계Forming a contact hole exposing the semiconductor substrate by removing the spacer layer of the trench bottom; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 게이트 패턴은 복수 개의 워드 라인(Word Line)용 게이트 패턴, SSL(Source Select Line)용 게이트 패턴 및 DSL(Drain Select Line)용 게이트 패턴인 것을 특징으로 하는 반도체 소자의 제조 방법.The gate pattern is a method of manufacturing a semiconductor device, characterized in that the gate pattern for a plurality of word lines (Word Line), the gate pattern for SSL (Source Select Line) and the gate pattern for the drain select line (DSL). 제 2 항에 있어서,The method of claim 2, 상기 SSL 게이트 패턴 및 DSL 게이트 패턴은 서로 이웃하고 있는 것을 특징으로 하는 반도체 소자의 제조 방법. And the SSL gate pattern and the DSL gate pattern are adjacent to each other. 제 1 항에 있어서, The method of claim 1, 상기 게이트 패턴은 텅스텐층, 버퍼 산화막 및 질화막의 적층구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The gate pattern is a semiconductor device manufacturing method, characterized in that formed in a laminated structure of a tungsten layer, a buffer oxide film and a nitride film. 제 1 항에 있어서, The method of claim 1, 상기 스페이서층은 질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.The spacer layer is a method for manufacturing a semiconductor device, characterized in that the nitride film. 제 1 항에 있어서, The method of claim 1, 상기 층간 절연막은 HDP 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.And said interlayer insulating film is formed of an HDP oxide film. 제 1 항에 있어서, The method of claim 1, 상기 하드마스크층 패턴은 비정질 탄소층 및 실리콘 산화질화막의 적층구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The hard mask layer pattern is a semiconductor device manufacturing method, characterized in that formed in a laminated structure of an amorphous carbon layer and a silicon oxynitride film. 제 1 항에 있어서, The method of claim 1, 상기 하드마스크층 패턴은 상기 SSL용 게이트 패턴 및 DSL 게이트 패턴 사이의 영역이 노출되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The hard mask layer pattern may be formed to expose a region between the SSL gate pattern and the DSL gate pattern. 제 1 항에 있어서, The method of claim 1, 상기 트렌치 형성 공정은 SAC(Self Aligned Contact)으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법. The trench forming process is a method of manufacturing a semiconductor device, characterized in that to proceed to Self Aligned Contact (SAC). 제 9 항에 있어서, The method of claim 9, 상기 SAC 공정은 불화탄소 가스를 베이스로 하고, O2, Ar 및 이들의 조합 중 선택된 어느 하나를 첨가하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.The SAC process is based on carbon fluoride gas, and a method of manufacturing a semiconductor device, characterized in that the progress by adding any one selected from O2, Ar and combinations thereof. 제 10 항에 있어서, The method of claim 10, 상기 불화탄소 가스는 C4F8, C5F8 및 이들의 조합 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.The carbon fluoride gas is a method for manufacturing a semiconductor device, characterized in that any one selected from C4F8, C5F8 and combinations thereof. 제 1 항에 있어서,The method of claim 1, 상기 PET(Post Etch Treatment) 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of manufacturing a semiconductor device characterized in that it further comprises the step of performing a PET (Post Etch Treatment) process. 제 1 항에 있어서,The method of claim 1, 상기 콘택홀을 형성하는 단계는 불화탄소 또는 불화탄화수소 가스를 이용한 건식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.The forming of the contact hole may be performed by a dry etching process using fluorocarbon or hydrocarbon fluoride gas. 제 1 항에 있어서,The method of claim 1, 상기 콘택홀을 형성하는 단계는 CF4, CHF3 및 이들의 조합 중 선택된 어느 하나의 가스를 이용한 건식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.The forming of the contact hole may be performed by a dry etching process using any one of gas selected from CF4, CHF3, and a combination thereof.
KR1020070098471A 2007-09-28 2007-09-28 Method for manufacturing semiconductor device KR20090032892A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070098471A KR20090032892A (en) 2007-09-28 2007-09-28 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070098471A KR20090032892A (en) 2007-09-28 2007-09-28 Method for manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
KR20090032892A true KR20090032892A (en) 2009-04-01

Family

ID=40759612

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070098471A KR20090032892A (en) 2007-09-28 2007-09-28 Method for manufacturing semiconductor device

Country Status (1)

Country Link
KR (1) KR20090032892A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9472583B2 (en) 2013-11-28 2016-10-18 Samsung Display Co., Ltd. Method of manufacturing display apparatus using etching buffer layer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9472583B2 (en) 2013-11-28 2016-10-18 Samsung Display Co., Ltd. Method of manufacturing display apparatus using etching buffer layer

Similar Documents

Publication Publication Date Title
JP4953740B2 (en) Method for forming storage node contact plug of semiconductor device
KR20030034501A (en) Method for forming metal line using damascene process
JP2008270730A (en) Method of forming fine pattern in semiconductor element
KR20090090622A (en) Semiconductor device and method for manufacturing the same
US7638430B2 (en) Method of forming contact plug of semiconductor device
JP2005175420A (en) Method of manufacturing nand flash element
US7842593B2 (en) Semiconductor device and method for fabricating the same
KR100611776B1 (en) Method for fabrication of semiconductor device
KR100576463B1 (en) A method for forming a contact of a semiconductor device
KR100613392B1 (en) Method for fabricating self aligned contact hole
KR20090032892A (en) Method for manufacturing semiconductor device
KR100843941B1 (en) Method for manufacturing of semiconductor device
US20060128140A1 (en) Method of forming a contact hole in a semiconductor device
KR20020017845A (en) A method for forming a bit line of a semiconductor device
KR100587036B1 (en) Contact formation method of semiconductor device
KR101149053B1 (en) Method for fabricating the same of semiconductor in storage node contact
KR100861289B1 (en) Method for manufacturing metal line in semiconductor device
US7517755B2 (en) Method for fabricating semiconductor device
KR100641491B1 (en) Method for making deep detail contact plug in semiconductor
KR100723769B1 (en) Method of manufacturing in flash memory device
KR100876759B1 (en) Method for forming contact hole of semiconductor device
KR100843903B1 (en) Method for manufacturing of semiconductor device
KR100546207B1 (en) Method of forming a metal line in a semiconductor device
KR100808369B1 (en) Method of manufacturing a semiconductor device
KR20110075206A (en) Semiconductor device and method for forming using the same

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid