KR20090016235A - 저항 메모리 소자 및 그 형성방법 - Google Patents

저항 메모리 소자 및 그 형성방법 Download PDF

Info

Publication number
KR20090016235A
KR20090016235A KR1020070080730A KR20070080730A KR20090016235A KR 20090016235 A KR20090016235 A KR 20090016235A KR 1020070080730 A KR1020070080730 A KR 1020070080730A KR 20070080730 A KR20070080730 A KR 20070080730A KR 20090016235 A KR20090016235 A KR 20090016235A
Authority
KR
South Korea
Prior art keywords
resistive memory
layer
electrode
forming
memory layer
Prior art date
Application number
KR1020070080730A
Other languages
English (en)
Inventor
조금석
박경수
이장은
백인규
심현준
이향숙
임은경
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070080730A priority Critical patent/KR20090016235A/ko
Publication of KR20090016235A publication Critical patent/KR20090016235A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

저항 메모리 소자 및 그 형성방법이 제공된다. 상기 저항 메모리 소자는 반도체 기판 상의 하부 전극, 상기 하부 전극 상의 저항 메모리층, 상기 저항 메모리층 상의 스위칭 계면층 및 상기 스위칭 계면층 상의 상부 전극을 포함한다.
저항 메모리 소자, 스위칭 계면층

Description

저항 메모리 소자 및 그 형성방법{RESISTIVE MEMORY DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 메모리 소자 및 그 형성방법에 관한 것으로, 더욱 상세하게는 저항 메모리 소자 및 그 형성방법에 관한 것이다.
저항 메모리 소자(resistive memory device)는 외부에서 가해진 전압에 의해서 가역적으로 서로 다른 두 저항 상태 사이를 스위칭(switching)할 수 있는 저항 메모리 요소(element)를 포함하는 비휘발성 메모리 소자이다. 저항 메모리 요소로서 PrCaMnO3(PCMO) 같은 거대 자기 저항 물질(Colossal Magnetro-Resistive Material: CMR)이 널리 사용되고 있다.
신뢰성 있는 저항 메모리 셀 동작을 제공하기 위해서는 가역적으로 스위칭(switching) 되는 두 상태 사이의 구별, 즉 스위칭 동작 특성이 우수해야 한다. 저항 메모리 셀은 참조 값(reference)에 의해서 명확하게 구분되는 두 저항 상태를 가져야 신뢰성 있는 메모리 기능을 제공할 수 있다. 두 저항 상태 사이의 구별이 모호해지면 메모리 셀로서 기능을 할 수 없다.
또한, 반복적인 메모리 동작이 수행되더라도 우수한 스위칭 동작 특성이 유지되어야 한다. 다시 말하면, 일정한 값의 낮은 저항 상태 및 일정한 값의 높은 저항 상태가 유지되어야 할 것이며, 이는 저항 메모리 소자의 내구성(endurance)과 관련된다.
본 발명의 목적은 동작 특성이 향상된 저항 메모리 소자 및 그 형성방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 저항 메모리 소자는 반도체 기판 상의 제 1 전극 및 제 2 전극, 상기 제 1 전극과 상기 제 2 전극 사이에 배치된 저항 메모리층, 및 상기 저항 메모리층과 상기 제 2 전극 사이에 배치된 스위칭 계면층을 포함한다.
상기 제 2 전극은 티타늄(Ti), 알루미늄(Al), 티타늄 나이트라이드(TiN), 은(Ag), 비스무스(Bi), 하프늄(Hf) 또는 니켈(Ni) 중 어느 하나를 포함할 수 있다.
상기 저항 메모리층은 페로브스카이트(perovskite) 결정상을 가지는 물질 또는 금속 산화물일 수 있다. 상기 페로브스카이트 결정상을 가지는 물질은 PrCaMnO3(PCMO)를 포함할 수 있다.
상기 스위칭 계면층은 상기 저항 메모리층과 상기 제 2 전극이 반응하여 형성된 산화물일 수 있다.
상기 소자의 셋 상태로 스위칭하는 것은, 상기 제 2 전극에 포밍(forming) 전압을 인가하여 상기 저항 메모리층을 낮은 저항 상태로 전환하고, 상기 제 2 전극에 양의 전압을 인가하여 상기 스위칭 계면층을 산소가 결핍된 상태로 전환하는 것을 포함할 수 있다. 상기 포밍(forming) 전압은 -6V~-4V이며, 상기 양의 전압은 0.5~1.5V일 수 있다.
상기 소자의 리셋 상태로 스위칭하는 것은, 상기 제 2 전극에 음의 전압을 인가하여 상기 스위칭 계면층을 본래의 상태로 전환하는 것을 포함할 수 있다. 상기 음의 전압은 -0.5~-1.5V일 수 있다.
본 발명의 일 실시예에 따른 저항 메모리 소자의 형성방법은 반도체 기판 상에 하부 전극을 형성하는 것, 상기 하부 전극 상에 저항 메모리층을 형성하는 것, 상기 저항 메모리층 상에 상부 전극을 형성하는 것, 그리고 상기 상부 전극과 상기 저항 메모리층을 반응시켜 스위칭 계면층을 형성하는 것을 포함한다.
상기 상부 전극은 티타늄(Ti), 알루미늄(Al), 티타늄 나이트라이드(TiN), 은(Ag), 비스무스(Bi), 하프늄(Hf) 또는 니켈(Ni) 중 어느 하나로 형성될 수 있다.
상기 저항 메모리층은 페로브스카이트(perovskite) 결정상을 가지는 물질 또는 금속 산화물로 형성될 수 있다. 상기 페로브스카이트 결정상을 가지는 물질은 PrCaMnO3(PCMO)를 포함할 수 있다. 상기 스위칭 계면층은 산화물로 형성될 수 있다.
상기 상부 전극과 상기 저항 메모리층을 반응시켜 상기 스위칭 계면층을 형성하는 것은, 상기 상부 전극을 형성하기 전에, 상기 저항 메모리층에 산화 공정을 진행하는 것을 포함할 수 있다.
본 발명의 다른 실시예에 따른 저항 메모리 소자의 형성방법은 반도체 기판 상에 하부 전극을 형성하는 것, 상기 하부 전극 상에 저항 메모리층을 형성하는 것, 상기 하부 전극과 상기 저항 메모리층을 반응시켜 스위칭 계면층을 형성하는 것, 그리고 상기 저항 메모리층 상에 상부 전극을 형성하는 것을 포함한다.
상기 하부 전극은 티타늄(Ti), 알루미늄(Al), 티타늄 나이트라이드(TiN), 은(Ag), 비스무스(Bi), 하프늄(Hf) 또는 니켈(Ni) 중 어느 하나로 형성될 수 있다.
상기 저항 메모리층은 페로브스카이트(perovskite) 결정상을 가지는 물질 또는 금속 산화물로 형성될 수 있다. 상기 페로브스카이트 결정상을 가지는 물질은 PrCaMnO3(PCMO)를 포함할 수 있다. 상기 스위칭 계면층은 산화물로 형성될 수 있다.
상기 하부 전극과 상기 저항 메모리층을 반응시켜 상기 스위칭 계면층을 형성하는 것은, 상기 저항 메모리층을 형성하기 전에, 상기 하부 전극에 산화 공정을 진행하은 것을 포함할 수 있다.
본 발명의 일 실시예에 따른 저항 메모리 소자의 형성방법은 반도체 기판 상에 하부 전극을 형성하는 것, 상기 하부 전극 상에 저항 메모리층을 형성하는 것, 상기 저항 메모리층 상에 상부 전극을 형성하는 것, 그리고 상기 상부 전극과 상기 저항 메모리층을 반응시켜 스위칭 계면층을 형성하는 것을 포함한다. 상기 스위칭 계면층은 산화물로 형성될 수 있다.
본 발명의 다른 실시예에 따른 저항 메모리 소자의 형성방법은 반도체 기판 상에 하부 전극을 형성하는 것, 상기 하부 전극 상에 저항 메모리층을 형성하는 것, 상기 하부 전극과 상기 저항 메모리층을 반응시켜 스위칭 계면층을 형성하는 것, 그리고 상기 저항 메모리층 상에 상부 전극을 형성하는 것을 포함한다. 상기 스위칭 계면층은 산화물로 형성될 수 있다.
본 발명의 실시예에 따르면, 저항 메모리층과 전극 사이에 배치되는 스위칭 계면층이 제공된다. 상기 저항 메모리층을 통하는 전하량을 제어함으로써, 스위칭 계면층에 흐르는 리셋 전류를 낮출 수 있다. 상기 스위칭 계면층에 의하여, 저항 메모리 소자는 안정적인 스위칭 동작이 가능할 수 있다. 이에 따라, 저항 메모리 소자의 내구성이 향상될 수 있다.
이하, 본 발명의 실시예에 따른 저항 메모리 소자 및 그 형성방법을 첨부한 도면을 참조하여 상세히 설명한다. 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 크기와 상대적 크기는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1을 참조하여, 본 발명의 일 실시예에 따른 저항 메모리 소자가 설명된다. 도전 패턴(105)을 포함하는 반도체 기판(100) 상에 하부 전극(110)이 배치된 다. 상기 하부 전극(110)은 백금(Pt), 이리듐(Ir)과 같은 귀금속(noble metal) 또는 이리듐 산화막, 스트론튬 루테늄 산화막과 같은 산화물 전극을 포함할 수 있다. 상기 하부 전극(110) 상에 저항 메모리층(120)이 배치된다.
예를 들면, 상기 저항 메모리층(120)은 가역적으로 명확하게 구별되는 적어도 두 가지 저항 상태 사이에서 스위칭되는 물질이다. 예컨대, 상기 저항 메모리층(120)은 페로브스카이트 결정상을 나타내는 절연물질, MOx 로 표시되는 절연성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 페로브스카이트 결정상을 나타내는 절연물질은 이른바 ABO3 구조를 가지는 절연물질로서, 특별히 여기에 한정되는 것은 아니며, PbZrTiO3, PrCaMnO3, 칼슘이 도핑된 (Ba, Sr)TiO3, SrZrO3 등을 포함할 수 있다.
상기 절연성 금속 산화물 MOx 에서 M은 금속을 가리키며 금속(M)은 전이금속, 귀금속을 포함한다. 즉, 상기 절연성 금속 산화물(MOx)은 전이금속 산화물 또는 귀금속 산화물이다. 예컨대, 상기 전이금속은 니켈(Ni), 니오븀(Nb), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 코발트(Co), 철(Fe), 구리(Cu), 망간(Mn), 크롬(Cr)을 포함할 수 있으며, 상기 귀금속으로 이리듐(Ir), 백금(Pt), 루테늄(Ru)을 포함할 수 있다. 상기 전이금속 산화물 또는 귀금속 산화물은 또한 리튬, 칼슘, 또는 란타늄 같은 불순물을 함유할 수 있다.
상기 저항 메모리층(120) 상에 스위칭 계면층(switching interfacial layer,130)이 배치된다. 상기 스위칭 계면층(130) 상에 상부 전극(140)이 배치된 다. 상기 스위칭 계면층(130)은 상기 상부 전극(140)과 상기 저항 메모리층(120)이 반응하여 형성된 산화물이다. 예를 들면, 상기 상부 전극(140)이 티타늄 나이트라이드(TiN)이고, 상기 저항 메모리층(120)이 PCMO인 경우, 상기 스위칭 계면층(130)은 티타늄 산화막(TiOx)이다. 따라서, 상기 상부 전극(140)은 반응성 금속을 포함한다. 예를 들면, 상기 상부 전극(140)은 티타늄(Ti), 알루미늄(Al), 티타늄 나이트라이드(TiN), 은(Ag), 비스무스(Bi), 하프늄(Hf) 또는 니켈(Ni) 중 어느 하나를 포함할 수 있다.
도 3 내지 5를 참조하여, 본 발명의 일 실시예에 따른 저항 메모리 소자의 스위칭 동작이 설명된다.
상기 저항 메모리층(120)에 포밍(forming) 전압을 인가하여 상기 저항 메모리층(120)을 낮은 저항 상태로 전환한다. 상기 저항 메모리층(120)을 포밍(forming)시키는 것은 상기 상부 전극(110)에 음의 전압(예를 들면, 약 -5V)을 인가하여, 상기 저항 메모리층(120)에 전도성 필라멘트(filament)가 형성되는 것으로 이해될 수 있다. 그리고, 상기 상부 전극(140)에 양의 전압(예를 들면, 약 1V)을 인가한다. 이에 의하여, 상기 스위칭 계면층(130)에 전자가 주입되어, 산소 이온이 전압 방향에 따라 상기 상부 전극(140) 쪽으로 흡수될 수 있다. 결과적으로, 상기 스위칭 계면층(130)의 산소 농도가 감소되어, 상기 스위칭 계면층(130)의 저항이 감소하고, 셋(set) 상태로 스위칭된다.
상기 상부 전극(140)에 음의 전압(약 -1V)을 인가하면, 상기 산소 이온이 상기 스위칭 계면층(130)으로 이동한다. 이에 의하여, 상기 스위칭 계면층(130)은 산 소 농도가 증가하여 저항이 증가하고, 셋(set) 상태에서 리셋(reset) 상태로 스위칭된다. 도 5를 참조하면, 상기 저항 메모리 소자는 약 2000회 이상까지 안정적인 스위칭 동작을 가진다. 이에 따라, 저항 메모리 소자의 내구성(endurance)이 향상될 수 있다.
도 2를 참조하여, 본 발명의 다른 실시예에 따른 저항 메모리 소자가 설명된다. 도전 패턴(105)을 포함하는 반도체 기판(100) 상에 하부 전극(110)이 배치된다. 상기 하부 전극(110) 상에 스위칭 계면층(130)이 배치된다. 상기 스위칭 계면층(130)은 상기 하부 전극(110)과 상기 저항 메모리층(120)이 반응하여 형성된 산화물이다. 예를 들면, 상기 하부 전극(110)이 티타늄 나이트라이드(TiN)이고, 상기 저항 메모리층(120)이 PCMO인 경우, 상기 스위칭 계면층(130)은 티타늄 산화막이다. 따라서, 상기 하부 전극(110)은 반응성 금속을 포함한다. 예를 들면, 상기 하부 전극(110)은 티타늄(Ti), 알루미늄(Al), 티타늄 나이트라이드(TiN), 은(Ag), 비스무스(Bi), 하프늄(Hf) 또는 니켈(Ni) 중 어느 하나를 포함할 수 있다.
상기 저항 메모리층(120) 상에 상부 전극(140)이 배치된다. 상기 상부 전극(140)은 백금(Pt), 이리듐(Ir)과 같은 귀금속(noble metal) 또는 이리듐 산화막, 스트론튬 루테늄 산화막과 같은 산화물 전극을 포함할 수 있다.
도 3 내지 5를 참조하여, 본 발명의 다른 실시예에 따른 저항 메모리 소자의 스위칭 동작이 설명된다.
상기 저항 메모리층(120)에 포밍(forming) 전압을 인가하여 상기 저항 메모리층(120)을 낮은 저항 상태로 전환한다. 상기 저항 메모리층(120)을 포 밍(forming)시키는 것은 상기 하부 전극(110)에 음의 전압(예를 들면, 약 -5V)을 인가하여, 상기 저항 메모리층(120)에 전도성 필라멘트(filament)가 형성되는 것으로 이해될 수 있다. 그리고, 상기 하부 전극(110)에 양의 전압(예를 들면, 약 1V)을 인가한다. 이에 의하여, 상기 스위칭 계면층(130)에 전자가 주입되어, 산소 이온이 전압 방향에 따라 상기 하부 전극(140) 쪽으로 흡수될 수 있다. 결과적으로, 상기 스위칭 계면층(130)의 산소 농도가 감소되어, 상기 스위칭 계면층(130)의 저항이 감소하고, 셋(set) 상태로 스위칭된다.
상기 하부 전극(110)에 음의 전압(약 -1V)을 인가하면, 상기 산소 이온이 상기 스위칭 계면층(130)으로 이동한다. 이에 의하여, 상기 스위칭 계면층(130)은 산소 농도가 증가하여 저항이 증가하고, 셋(set) 상태에서 리셋(reset) 상태로 스위칭된다. 도 5를 참조하면, 상기 저항 메모리 소자는 약 2000회 이상까지 안정적인 스위칭 동작을 가진다. 이에 따라, 저항 메모리 소자의 내구성(endurance)이 향상될 수 있다.
도 6a 내지 6b를 참조하여, 본 발명의 일 실시예에 따른 저항 메모리 소자의 형성방법이 설명된다.
도 6a를 참조하면, 도전 패턴(105)을 가지는 반도체 기판(100)이 준비된다. 상기 반도체 기판(100) 상에 하부 전극(110)이 형성된다. 상기 하부 전극(110)은 백금(Pt), 이리듐(Ir)과 같은 귀금속(noble metal) 또는 이리듐 산화막, 스트론튬 루테늄 산화막과 같은 산화물 전극으로 형성될 수 있다. 상기 하부 전극(110) 상에 예비 저항 메모리층(120a)이 형성된다. 예를 들면, 상기 예비 저항 메모리층(120a) 은 페로브스카이트 결정상을 나타내는 절연물질, MOx 로 표시되는 절연성 금속 산화물, 또는 이들의 조합으로 형성될 수 있다. 상기 예비 저항 메모리층(120a)은 단결정, 다결정 또는 비정질 상태로 형성될 수 있다.
상기 예비 저항 메모리층(120a)에 플라즈마 산화 공정, 라디칼 산화 공정, RF 세정 공정, 계면 활성제(surface-active agent) 처리, 또는 산소 분위기에서의 열처리 공정을 진행할 수 있다. 이는 상기 저항 메모리층(120)의 표면에 산소를 충분히 공급하여, 아래에서 설명될 스위칭 계면층(130)이 균일하게 형성될 수 있도록 하기 위함이다.
도 6b를 참조하면, 상기 예비 저항 메모리층(120a) 상에 예비 상부 전극이 형성된다. 상기 예비 저항 메모리층(120a)과 상기 예비 상부 전극이 반응하여, 스위칭 계면층(switching interfacial layer,130)이 형성되며, 이에 의하여 저항 메모리층(120) 및 상부 전극(140)이 형성된다. 상기 저항 메모리층(120)은 20~500Å의 두께로 형성될 수 있으며, 상기 스위칭 계면층(130)은 5~100Å의 두께로 형성될 수 있다. 상기 스위칭 계면층(130)은 200~1000℃의 온도 범위를 갖는 열처리 공정을 진행하여 형성될 수 있다. 상기 예비 상부 전극(140a)은 25~1000℃의 온도에서 형성될 수 있다.
예를 들면, 상기 예비 상부 전극(140a)이 티타늄 나이트라이드(TiN)이고, 상기 예비 저항 메모리층(120a)이 PCMO인 경우, 상기 스위칭 계면층(130)은 티타늄 산화막(TiOx)으로 형성될 수 있다. 따라서, 상기 예비 상부 전극(140a)은 반응성 금속으로 형성될 수 있다. 예를 들면, 상기 예비 상부 전극(140a)은 티타늄(Ti), 알루미늄(Al), 티타늄 나이트라이드(TiN), 은(Ag), 비스무스(Bi), 하프늄(Hf) 또는 니켈(Ni) 중 어느 하나로 형성될 수 있다.
도 7a 내지 7c를 참조하여, 본 발명의 다른 실시예에 따른 저항 메모리 소자의 형성방법이 설명된다.
도 7a를 참조하면, 도전 패턴(105)을 가지는 반도체 기판(100)이 준비된다. 상기 반도체 기판(100) 상에 예비 하부 전극(110a)이 형성된다. 상기 예비 하부 전극(110a) 상에 예비 저항 메모리층(120a)이 형성된다. 예를 들면, 상기 예비 저항 메모리층(120a)은 페로브스카이트 결정상을 나타내는 절연물질, MOx 로 표시되는 절연성 금속 산화물, 또는 이들의 조합으로 형성될 수 있다. 상기 예비 저항 메모리층(120a)은 단결정, 다결정 또는 비정질 상태로 형성될 수 있다.
상기 예비 하부 전극(110a)에 플라즈마 산화 공정, 라디칼 산화 공정, RF 세정 공정, 계면 활성제(surface-active agent) 처리, 또는 산소 분위기에서의 열처리 공정을 진행할 수 있다. 이는 상기 예비 하부 전극(110a)의 표면에 산소를 충분히 공급하여, 아래에서 설명될 스위칭 계면층(130)이 균일하게 형성될 수 있도록 하기 위함이다.
도 7b를 참조하면, 상기 예비 저항 메모리층(120a)과 상기 예비 하부 전극(110a)이 반응하여, 스위칭 계면층(switching interfacial layer,130)이 형성되며, 이에 의하여 저항 메모리층(120) 및 하부 전극(110)이 형성된다. 상기 저항 메모리층(120)은 20~500Å의 두께로 형성될 수 있으며, 상기 스위칭 계면층(130)은 5~100Å의 두께로 형성될 수 있다. 상기 스위칭 계면층(130)은 200~1000℃의 온도 범위를 갖는 열처리 공정을 진행하여 형성될 수 있다.
예를 들면, 상기 예비 하부 전극(110a)이 티타늄 나이트라이드(TiN)이고, 상기 예비 저항 메모리층(120a)이 PCMO인 경우, 상기 스위칭 계면층(130)은 티타늄 산화막(TiOx)으로 형성될 수 있다. 따라서, 상기 예비 하부 전극(110a)은 반응성 금속으로 형성될 수 있다. 예를 들면, 상기 예비 하부 전극(110a)은 티타늄(Ti), 알루미늄(Al), 티타늄 나이트라이드(TiN), 은(Ag), 비스무스(Bi), 하프늄(Hf) 또는 니켈(Ni) 중 어느 하나로 형성될 수 있을 수 있다.
도 7c를 참조하면, 상기 저항 메모리층(120) 상에 상부 전극(140)이 형성된다. 상기 상부 전극(140)은 백금(Pt), 이리듐(Ir)과 같은 귀금속(noble metal) 또는 이리듐 산화막, 스트론튬 루테늄 산화막과 같은 산화물 전극으로 형성될 수 있다.
도 1은 본 발명의 일 실시예에 따른 저항 메모리 소자를 설명하기 위한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 저항 메모리 소자를 설명하기 위한 단면도이다.
도 3은 본 발명의 실시예에 따른 저항 메모리층에 포밍 전압을 인가하는 것을 보여주는 그래프이다.
도 4는 본 발명의 실시예에 따른 셋 상태 및 리셋 상태를 설명하기 위한 그래프이다.
도 5는 본 발명의 실시예에 따른 저항 메모리 소자의 안정적인 스위칭 동작을 설명하기 위한 그래프이다.
도 6a 및 6b는 본 발명의 일 실시예에 따른 저항 메모리 소자의 형성방법을 설명하기 위한 단면도들이다.
도 7a 내지 7c는 본 발명의 다른 실시예에 따른 저항 메모리 소자의 형성방법을 설명하기 위한 단면도들이다.

Claims (21)

  1. 반도체 기판 상의 제 1 전극 및 제 2 전극;
    상기 제 1 전극과 상기 제 2 전극 사이에 배치된 저항 메모리층; 및
    상기 저항 메모리층과 상기 제 2 전극 사이에 배치된 스위칭 계면층을 포함하는 저항 메모리 소자.
  2. 청구항 1에 있어서,
    상기 제 2 전극은 티타늄(Ti), 알루미늄(Al), 티타늄 나이트라이드(TiN), 은(Ag), 비스무스(Bi), 하프늄(Hf) 또는 니켈(Ni) 중 어느 하나를 포함하는 저항 메모리 소자.
  3. 청구항 2에 있어서,
    상기 저항 메모리층은 페로브스카이트(perovskite) 결정상을 가지는 물질 또는 금속 산화물인 저항 메모리 소자.
  4. 청구항 3에 있어서,
    상기 페로브스카이트 결정상을 가지는 물질은 PrCaMnO3(PCMO)를 포함하는 저항 메모리 소자.
  5. 청구항 3에 있어서,
    상기 스위칭 계면층은 상기 저항 메모리층과 상기 제 2 전극이 반응하여 형성된 산화물인 저항 메모리 소자.
  6. 청구항 5에 있어서,
    상기 소자의 셋 상태로 스위칭하는 것은:
    상기 제 2 전극에 포밍(forming) 전압을 인가하여 상기 저항 메모리층을 낮은 저항 상태로 전환하고,
    상기 제 2 전극에 양의 전압을 인가하여 상기 스위칭 계면층을 산소가 결핍된 상태로 전환하는 것을 포함하는 저항 메모리 소자.
  7. 청구항 6에 있어서,
    상기 포밍(forming) 전압은 -6V~-4V이며, 상기 양의 전압은 0.5~1.5V인 저항 메모리 소자.
  8. 청구항 6에 있어서,
    상기 소자의 리셋 상태로 스위칭하는 것은:
    상기 제 2 전극에 음의 전압을 인가하여 상기 스위칭 계면층을 본래의 상태로 전환하는 것을 포함하는 저항 메모리 소자.
  9. 청구항 8에 있어서,
    상기 음의 전압은 -0.5~-1.5V인 저항 메모리 소자.
  10. 반도체 기판 상에 하부 전극을 형성하는 것;
    상기 하부 전극 상에 저항 메모리층을 형성하는 것;
    상기 저항 메모리층 상에 상부 전극을 형성하는 것; 그리고
    상기 상부 전극과 상기 저항 메모리층을 반응시켜 스위칭 계면층을 형성하는 것을 포함하는 저항 메모리 소자의 형성방법.
  11. 청구항 10에 있어서,
    상기 상부 전극은 티타늄(Ti), 알루미늄(Al), 티타늄 나이트라이드(TiN), 은(Ag), 비스무스(Bi), 하프늄(Hf) 또는 니켈(Ni) 중 어느 하나로 형성되는 저항 메모리 소자의 형성방법.
  12. 청구항 11에 있어서,
    상기 저항 메모리층은 페로브스카이트(perovskite) 결정상을 가지는 물질 또는 금속 산화물로 형성되는 저항 메모리 소자의 형성방법.
  13. 청구항 12에 있어서,
    상기 페로브스카이트 결정상을 가지는 물질은 PrCaMnO3(PCMO)를 포함하는 저항 메모리 소자의 형성방법.
  14. 청구항 12에 있어서,
    상기 스위칭 계면층은 산화물로 형성되는 저항 메모리 소자의 형성방법.
  15. 청구항 11에 있어서,
    상기 상부 전극과 상기 저항 메모리층을 반응시켜 상기 스위칭 계면층을 형성하는 것은,
    상기 상부 전극을 형성하기 전에, 상기 저항 메모리층에 산화 공정을 진행하는 것을 포함하는 저항 메모리 소자의 형성방법.
  16. 반도체 기판 상에 하부 전극을 형성하는 것;
    상기 하부 전극 상에 저항 메모리층을 형성하는 것;
    상기 하부 전극과 상기 저항 메모리층을 반응시켜 스위칭 계면층을 형성하는 것; 그리고
    상기 저항 메모리층 상에 상부 전극을 형성하는 것을 포함하는 저항 메모리 소자의 형성방법.
  17. 청구항 16에 있어서,
    상기 하부 전극은 티타늄(Ti), 알루미늄(Al), 티타늄 나이트라이드(TiN), 은(Ag), 비스무스(Bi), 하프늄(Hf) 또는 니켈(Ni) 중 어느 하나로 형성되는 저항 메모리 소자의 형성방법.
  18. 청구항 17에 있어서,
    상기 저항 메모리층은 페로브스카이트(perovskite) 결정상을 가지는 물질 또는 금속 산화물로 형성되는 저항 메모리 소자의 형성방법.
  19. 청구항 18에 있어서,
    상기 페로브스카이트 결정상을 가지는 물질은 PrCaMnO3(PCMO)를 포함하는 저항 메모리 소자의 형성방법.
  20. 청구항 18에 있어서,
    상기 스위칭 계면층은 산화물로 형성되는 저항 메모리 소자의 형성방법.
  21. 청구항 16에 있어서,
    상기 하부 전극과 상기 저항 메모리층을 반응시켜 상기 스위칭 계면층을 형성하는 것은,
    상기 저항 메모리층을 형성하기 전에, 상기 하부 전극에 산화 공정을 진행하은 것을 포함하는 저항 메모리 소자의 형성방법.
KR1020070080730A 2007-08-10 2007-08-10 저항 메모리 소자 및 그 형성방법 KR20090016235A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070080730A KR20090016235A (ko) 2007-08-10 2007-08-10 저항 메모리 소자 및 그 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070080730A KR20090016235A (ko) 2007-08-10 2007-08-10 저항 메모리 소자 및 그 형성방법

Publications (1)

Publication Number Publication Date
KR20090016235A true KR20090016235A (ko) 2009-02-13

Family

ID=40685491

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070080730A KR20090016235A (ko) 2007-08-10 2007-08-10 저항 메모리 소자 및 그 형성방법

Country Status (1)

Country Link
KR (1) KR20090016235A (ko)

Similar Documents

Publication Publication Date Title
US8772750B2 (en) Non-volatile memory elements and memory devices including the same
US8599603B2 (en) Resistive-switching nonvolatile memory elements
US8692223B2 (en) Resistance variable memory device including nano particles and method for fabricating the same
JP4822287B2 (ja) 不揮発性メモリ素子
KR100913395B1 (ko) 메모리 소자 및 그 제조방법
CN102157540B (zh) 存储装置、存储卡和电子装置
CN101106171B (zh) 包括可变电阻材料的非易失存储器
AU2016361453B2 (en) A memristor device and a method of fabrication thereof
JP2007311798A (ja) 酸素欠乏金属酸化物を利用した不揮発性メモリ素子及びその製造方法
KR20130021864A (ko) 멤리스터 소자 및 이의 제조방법
US9917250B2 (en) Switching device, method of fabricating the same, and resistive random access memory including the switching device as a selection device
KR20140014274A (ko) 저항 변화 소자 및 그 제조 방법
KR20130126325A (ko) 가변 저항 메모리 장치 및 그 제조 방법
US9000819B1 (en) Resistive switching schmitt triggers and comparators
JP6813844B2 (ja) トンネル接合素子及び不揮発性メモリ素子
KR20090016235A (ko) 저항 메모리 소자 및 그 형성방법
KR20130013213A (ko) 가변 저항 메모리 장치 및 그 제조 방법
JP2009295941A (ja) 記憶素子およびその製造方法
JP2013058792A (ja) 抵抗変化型メモリ
JP2011054766A (ja) 抵抗変化型メモリとその製造方法
KR20130014004A (ko) 가변 저항 메모리 장치 및 그 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid