KR20090011937A - Method for manufacturing semiconductor device - Google Patents

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Abstract

A manufacturing method of a semiconductor device is provided to prevent the tumble down of the pattern like the bit line by promoting the oxidation of interlayer insulating film. A conductive pattern(102) with fixed shape is formed on a semiconductor substrate(100). The PSZ(Poly Silazane) film is coated on the conductive pattern for the gap-fill. The wet annealing process of the H2 and O2 condition for the oxidation(SiO2) of the PSZ film is performed. The wet annealing process is performed by adjusting the flow rate of the O2 gas and H2 into the rate of 1:2. The wet annealing process of the H2 gas is performed within the flux range of 1~3L/second. The wet annealing process of the O2 gas is performed within the flux range of 2~6L/second. The wet annealing is performed within the temperature range of 300~400°C.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views illustrating processes for manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 반도체 기판 102 : 도전막100 semiconductor substrate 102 conductive film

104 : 하드마스크막 106 : 비트라인104: hard mask film 106: bit line

108 : 스페이서 110 : 층간절연막108: spacer 110: interlayer insulating film

112 : 어닐링112: annealing

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는, PSZ(Poly Silazane)막을 층간절연막으로 적용시, 패턴의 쓰러짐 및 상기 PSZ막의 식각비 변화를 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device capable of preventing the pattern from falling and the etching ratio change of the PSZ film when a polysilazane (PSZ) film is used as an interlayer insulating film. will be.

반도체 소자의 고집적화가 진행됨에 따라, 워드라인과 비트라인을 비롯한 도선의 간격은 좁아지고 있고, 그 높이는 높아지고 있는 추세이다. 이에 따라, 미세 도선 패턴들 사이를 절연막 등으로 매립하는 갭-필(gap-fill) 공정이 점점 어려워 지게 되었고, 갭-필(Gap fill) 특성을 개선하기 위한 다양한 공정 기술들이 연구되고 제안되고 있다. As semiconductor devices have been highly integrated, gaps between conductive lines including word lines and bit lines have been narrowed, and their heights have increased. Accordingly, the gap-fill process of filling the gaps between the fine lead patterns with an insulating film or the like becomes increasingly difficult, and various process technologies for improving the gap fill characteristics have been researched and proposed. .

일예로, 상기 갭-필(Gap fill) 특성을 개선하기 위한 공정 기술로서, HDP-CVD(High Density Plasma Chemical Vaporization Deposition) 공정을 이용한 절연막 형성 기술이 제안되었다. 상기 HDP-CVD 공정 기술에 따르면, 절연막이 증착됨과 동시에 고밀도 플라즈마에 의한 식각 공정이 진행되어 매립해야 할 공간 입구부의 병목 현상을 어느 정도 억제할 수 있다. 그러므로, 상기 HDP-CVD 공정을 이용하여 증착하는 절연막은 기존의 CVD 방식에 따른 절연막에 비해 우수한 매립 특성을 갖는다. 이와 같은 이유로, 상기 HDP-CVD 공정을 이용한 절연막 형성 기술은 반도체 소자의 소자분리막이나 층간절연막 등을 형성하는 방법으로서 두루 이용되고 있다. For example, as a process technology for improving the gap fill property, an insulating film formation technique using a high density plasma chemical vapor deposition deposition (HDP-CVD) process has been proposed. According to the HDP-CVD process technology, as the insulating film is deposited and the etching process by the high density plasma is performed, the bottleneck of the space inlet to be buried can be suppressed to some extent. Therefore, the insulating film deposited by using the HDP-CVD process has better embedding characteristics than the insulating film according to the conventional CVD method. For this reason, the insulating film forming technique using the HDP-CVD process is widely used as a method of forming an element isolation film, an interlayer insulating film, or the like of a semiconductor device.

그러나, 반도체 소자의 디자인 룰이 70nm급 이하로 급격히 감소함에 따라 매립해야 할 영역의 종횡비(aspect ratio)가 급격히 증가되어 상기 HDP-CVD 공정 기술로도 만족할 만한 매립 특성을 구현하기가 점차 어렵게 되었다. However, as the design rule of the semiconductor device is drastically reduced to 70 nm or less, the aspect ratio of the region to be buried is rapidly increased, so that it is increasingly difficult to realize a filling characteristic that is satisfactory even with the HDP-CVD process technology.

이에, 최근에는 상기 HDP-CVD 공정을 이용한 절연막 형성시, 갭-필(Gap fill) 특성을 더욱 개선하고 아울러 플라즈마에 의한 손상(plasma damage)을 억제하기 위해 증착(depositon)→식각(etch)→증착(deposition)을 1회 이상 순차 진행하는, 이른바 DED(Deposition-Etch-Deposition) 방식으로 최종적으로 소망하는 두께의 절연막을 형성하는 기술이 적용되고 있다. 보다 자세하게, 상기 DED 방식은 HDP-CVD 공정으로 절연막을 1차로 증착한 후, 상기 1차로 증착된 절연막 상에 증착될 후속 절연막의 매립 특성이 개선되도록 상기 1차로 증착된 절연막의 일부 두께 를 별도의 식각 공정을 통해 식각한 다음, 잔류된 1차 절연막 상에 HDP-CVD 공정으로 후속 절연막을 증착하는 방식으로 진행한다. Recently, in order to further improve the gap fill characteristics and to suppress plasma damage, the deposition → etch → method of forming an insulating film using the HDP-CVD process is performed. The technique of forming an insulating film of the desired thickness finally is applied by what is called a deposition-etch-deposition (DED) system which advances deposition one or more times sequentially. In more detail, in the DED method, after the insulating film is first deposited by the HDP-CVD process, a partial thickness of the first deposited insulating film is separated so that the buried characteristics of subsequent insulating films to be deposited on the first deposited insulating film are improved. After etching through an etching process, a subsequent insulating film is deposited on the remaining primary insulating film by an HDP-CVD process.

한편, 상기와 같은 HDP-CVD 공정 및 DED 방식에 의한 공정은 반도체 소자의 디자인 룰이 60nm급 이하로 감소함에 따라 더 이상 사용할 수 없게 되어, 최근에는 SOD(Spin-On Dielectric) 방식을 이용한 PSZ(Poly Silazane)막이 사용되고 있는 실정이다.On the other hand, the HDP-CVD process and the DED process as described above can not be used anymore as the design rules of the semiconductor device is reduced to less than 60nm class, recently PSZ (Spin-On Dielectric) method using Poly Silazane film is used.

그러나, 상기와 같은 SOD 방식을 이용한 PSZ막은 상기 PSZ막 코팅 후, 상기 PSZ막에 대해 산화막화(SiO2)화를 촉진시키기 위해 O2 어닐링 공정을 수행하는데, 상기 O2 어닐링은 그 효율 및 특성이 떨어지기 때문에 상기 PSZ막의 산화막화(SiO2)화가 잘 이루어 지지 않아 패턴의 쓰러짐이 발생하게 된다.However, the PSZ film using the SOD method as described above performs an O 2 annealing process to promote oxide film formation (SiO 2 ) formation on the PSZ film after coating the PSZ film, and the O 2 annealing has its efficiency and characteristics. Because of this fall, the PSZ film is not easily oxidized (SiO 2 ), resulting in collapse of the pattern.

또한, 상기 PSZ막의 특성이 감소함에 따라 상기 PSZ막의 식각 비율이 변하게 됨에 따른 경시성과 같은 문제점을 발생시키게 된다.In addition, as the characteristics of the PSZ film are reduced, problems such as the lapse of time due to the change in the etching rate of the PSZ film are generated.

예컨대, 비트라인의 경우, 상기 비트라인의 도전막인 텅스텐이 상기 비트라인 하부에 노출되게 되면 상기 텅스텐의 산화를 최소화시키기 위해 종래와 같은 O2 분위기의 건식 어닐링을 수행하였는데, 상기 O2 분위기의 건식 어닐링이 그 특성 및 효율이 좋지 않아, 상기 PSZ막의 산화막(SiO2)화가 잘 이루어 지지 않게 되어, 상기 PSZ막 내의 가스들이 방출되는 아웃-개싱(Out-Gassing) 현상이 발생하게 된다. 따라서, 후속 공정 수행시, 상기 상기 아웃-개싱 되어 수축된 PSZ막의 공간으로 인해 후속 공정 수행시, 상기 비트라인이 쓰러지게 되는 문제점이 발생하게 된다.For example, in the case of a bit line, when the tungsten, which is a conductive film of the bit line, is exposed to the lower portion of the bit line, in order to minimize oxidation of the tungsten, the conventional O 2 Dry annealing of the atmosphere was performed, wherein the O 2 The dry annealing of the atmosphere is poor in its characteristics and efficiency, so that the PSZ film is not easily formed into an oxide film (SiO 2 ), and an out-gassing phenomenon in which gases in the PSZ film are released occurs. Therefore, when the subsequent process is performed, the bit line may fall when performing the subsequent process due to the space of the out-gassed and contracted PSZ film.

또한, 상기 PSZ막의 산화막(SiO2)화가 잘 이루어 지지 않게 되어 상기 PSZ막의 특성이 나빠지게 됨에 따라 상기 PSZ막의 식각 비율 변화에 따른 경시성과 같은 문제점을 발생시키게 된다. In addition, since the PSZ film is not easily formed into an oxide film (SiO 2 ), the PSZ film may be deteriorated, thereby causing problems such as time-lapse due to a change in the etching rate of the PSZ film.

본 발명은, 층간절연막을 PSZ막으로 적용시, 상기 PSZ막의 산화막화(SiO2)화를 촉진시킬 수 있는 반도체 소자의 제조방법을 제공한다.The present invention provides a method for manufacturing a semiconductor device capable of promoting the oxidation (SiO 2 ) formation of the PSZ film when the interlayer insulating film is applied as the PSZ film.

또한, 본 발명은 상기와 같이 PSZ막의 산화막화(SiO2)화를 촉진시켜 비트라인과 같은 패턴의 쓰러짐을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.In addition, the present invention provides a method of manufacturing a semiconductor device capable of promoting the oxide film formation (SiO 2 ) of the PSZ film as described above to prevent collapse of a pattern such as a bit line.

게다가, 본 발명은 PSZ막의 식각비율 변화에 따른 경시성과 같은 문제점의 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.In addition, the present invention provides a method of manufacturing a semiconductor device capable of preventing occurrence of problems such as time-lapse caused by the change in the etching rate of the PSZ film.

본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 일정한 형상을 갖는 도전성 패턴을 형성하는 단계; 상기 패턴에 대한 갭-필(Gap-Fill)을 위하여 PSZ(Poly Silazane)막을 코팅하는 단계; 및 상기 PSZ막의 산화막(SiO2)화를 위한 H2 및 O2 분위기의 습식 어닐링 공정을 수행하는 단계;를 포함한다.Method of manufacturing a semiconductor device according to the invention, forming a conductive pattern having a predetermined shape on a semiconductor substrate; Coating a polysilazane (PSZ) film for a gap-fill for the pattern; And H 2 for forming an oxide film (SiO 2 ) of the PSZ film. And And performing a wet annealing process in an O 2 atmosphere.

상기 습식 어닐링 공정은 H2 및 O2 가스의 유량을 1:2의 비율로 형성하여 수행한다.The wet annealing process is H 2 And O 2 This is accomplished by forming a flow rate of gas in a ratio of 1: 2.

상기 H2 가스는 1∼3L/초의 유량 범위 내에서 수행한다.H 2 above The gas is carried out in a flow rate range of 1 to 3 L / sec.

상기 O2 가스는 2∼6L/초의 유량 범위 내에서 수행한다.O 2 above The gas is carried out in a flow rate range of 2-6 L / sec.

상기 습식 어닐링은 300∼400℃의 온도 범위 내에서 수행한다.The wet annealing is carried out in a temperature range of 300 to 400 ℃.

또한, 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 도전막 및 하드마스크막으로 이루어진 다수의 비트라인을 형성하는 단계; 상기 비트라인을 덮도록 PSZ(Poly Silazane)막을 형성하는 단계; 및 상기 PSZ막에 대해 상기 PSZ막의 산화막(SiO2)화를 위한 H2 및 O2 분위기의 습식 어닐링 공정을 수행하는 단계;를 포함한다.In addition, a method of manufacturing a semiconductor device according to the present invention may include forming a plurality of bit lines formed of a conductive film and a hard mask film on a semiconductor substrate; Forming a polysilazane (PSZ) film to cover the bit line; And H 2 for forming an oxide film (SiO 2 ) of the PSZ film with respect to the PSZ film. And And performing a wet annealing process in an O 2 atmosphere.

상기 습식 어닐링 공정은 H2 및 O2 가스의 유량을 1:2의 비율로 형성한다.The wet annealing process is H 2 And O 2 The flow rate of the gas is formed in a ratio of 1: 2.

상기 H2 가스는 1∼3L/초의 유량 범위 내에서 수행한다.H 2 above The gas is carried out in a flow rate range of 1 to 3 L / sec.

상기 O2 가스는 2∼6L/초의 유량 범위 내에서 수행한다.O 2 above The gas is carried out in a flow rate range of 2-6 L / sec.

상기 습식 어닐링은 300∼400℃의 온도 범위 내에서 수행한다.The wet annealing is carried out in a temperature range of 300 to 400 ℃.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은, SOD(Spin-On Dielectric)방식을 이용한 PSZ(Poly Silazane)막을 도전성 패턴에 대한 갭-필(Gap-Fill)을 위한 층간절연막에 적용시, 상기 층간절연막 증착 후, 상기 층간절연막에 대해 저온의 H2 및 O2 분위기의 습식 어닐링을 수행 한다.The present invention is applied to an interlayer insulating film for gap-fill for a conductive pattern by applying a PSZ (Poly Silazane) film using a spin-on dielectric (SOD) method, after depositing the interlayer insulating film, Low temperature H 2 And O 2 Perform wet annealing of the atmosphere.

이렇게 하면, PSZ막 코팅 후 상기 PSZ막에 대해 산화막화(SiO2)화를 촉진시키기 위한 O2 분위기의 건식 어닐링 공정을 수행하는 종래와 달리, 상기와 같이 층간절연막 증착 후, 상기 층간절연막에 대해 상기 O2 분위기의 건식 어닐링 공정보다 그 효율 및 특성이 우수한 H2 및 O2 분위기의 습식 어닐링을 수행하여, 상기 PSZ막의 산화막(SiO2)화를 촉진시킴으로써, 상기 PSZ막 내의 가스들이 방출되는 아웃-개싱(Out-Gassing) 현상의 발생을 방지할 수 있다. 따라서, 후속 공정 수행시, 상기 아웃-개싱 되어 수축된 PSZ막의 공간으로 인한 비트라인과 같은 패턴의 쓰러짐을 방지할 수 있다.In this way, O 2 to promote oxidation (SiO 2 ) formation for the PSZ film after PSZ film coating. Unlike the conventional method of performing a dry annealing process of the atmosphere, after the deposition of the interlayer insulating film as described above, the O 2 with respect to the interlayer insulating film H 2 with better efficiency and characteristics than dry annealing process in the atmosphere And O 2 By performing wet annealing of the atmosphere to promote oxidation of the PSZ film (SiO 2 ), it is possible to prevent the out-gassing phenomenon in which gases in the PSZ film are released. Therefore, when performing a subsequent process, it is possible to prevent the collapse of a pattern such as a bit line due to the space of the out-gassed and contracted PSZ film.

또한, 상기 PSZ막의 산화막(SiO2)화를 촉진시켜 상기 PSZ막의 특성을 향상시킴으로써 상기 PSZ막의 식각 비율이 변하게 됨에 따른 경시성과 같 은 문제점의 발생을 방지할 수 있다.In addition, it is possible to prevent the occurrence of problems such as time-lapse due to the change in the etching rate of the PSZ film by promoting the oxidation of the PSZ film (SiO 2 ) to improve the characteristics of the PSZ film.

자세하게, 도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.1A to 1D are cross-sectional views illustrating processes for manufacturing a semiconductor device according to an embodiment of the present invention, which will be described below.

도 1a를 참조하면, 소자분리막 및 게이트와 같은 하부구조물(도시안됨)이 형성된 반도체 기판(100) 상에 도전막(102) 및 하드마스크막(104)을 차례로 형성한다. 그런다음, 상기 하드마스크막(104) 및 도전막(102)을 일정한 형상으로 패터닝하여 상기 도전막(102) 및 하드마스크막(104)의 적층막으로 이루어진 비트라 인(106)을 형성한다.Referring to FIG. 1A, a conductive layer 102 and a hard mask layer 104 are sequentially formed on a semiconductor substrate 100 on which a substructure (not shown) such as an isolation layer and a gate are formed. Thereafter, the hard mask film 104 and the conductive film 102 are patterned to form a bit line 106 formed of a laminated film of the conductive film 102 and the hard mask film 104.

도 1b를 참조하면, 상기 비트라인(106)이 형성된 반도체 기판(100)의 상기 비트라인(106)의 표면 상에 상기 비트라인(106)의 프로파일을 따라 스페이서용 물질막을 형성한다. 예컨대, 상기 스페이서용 물질은 질화막과 같은 물질로 형성한다. 그런다음, 상기 스페이서용 물질막을 에치-백(Etch-Back)하여 상기 비트라인(106)의 양 측벽에 스페이서(108)를 형성한다.Referring to FIG. 1B, a material layer for spacers is formed along the profile of the bit line 106 on the surface of the bit line 106 of the semiconductor substrate 100 on which the bit line 106 is formed. For example, the spacer material is formed of a material such as a nitride film. Thereafter, the spacer material layer is etched back to form spacers 108 on both sidewalls of the bit line 106.

도 1c를 참조하면, 상기 스페이서(108)가 형성된 비트라인(106)을 덮도록 반도체 기판(100)의 전면에 층간절연막(110)을 형성한다. 상기 층간절연막(110)은 PSZ(Poly Silazane)막으로 형성되며, 이때, 상기 비트라인(106) 사이의 공간은 상기 PSZ막에 의해 갭-필된다.Referring to FIG. 1C, an interlayer insulating layer 110 is formed on the entire surface of the semiconductor substrate 100 to cover the bit line 106 on which the spacer 108 is formed. The interlayer insulating layer 110 is formed of a polysilazane (PSZ) film, and the space between the bit lines 106 is gap-filled by the PSZ film.

이어서, 상기 층간절연막(110)이 형성된 반도체 기판(100)에 대해 층간절연막(110)으로 형성된 상기 PSZ막의 산화막(SiO2)화를 촉진시키기 위해 어닐링 공정(112)을 수행한다.Then performs an annealing process 112, to facilitate the PSZ oxide film (SiO 2) screen formed in the interlayer insulating film 110 on the semiconductor substrate 100, the interlayer insulating film 110 is formed.

상기 어닐링(112)은 H2 및 O2 분위기의 습식 어닐링으로 수행하며, 이때, H2 및 O2 가스의 유량은 1:2 정도의 비율로 형성하여 수행한다. 예컨대, 상기 H2 가스는 1∼3L 정도의 유량 범위 내에서 수행하고, 상기 O2 가스는 2∼6L 정도의 유량 범위 내에서 수행한다. 상기 습식 어닐링은 300∼400℃ 정도의 온도 범위 내에서 수행한다.The annealing 112 is H 2 And By wet annealing in an O 2 atmosphere, wherein H 2 and O 2 The flow rate of the gas is performed by forming a ratio of about 1: 2. For example, the H 2 Gas is carried out in a flow rate range of about 1 to 3L, and the O 2 The gas is carried out in a flow rate range of about 2 to 6L. The wet annealing is performed in a temperature range of about 300 to 400 ° C.

도 1d를 참조하면, 상기 습식 어닐링(112) 공정이 수행된 층간절연막(110)을 평탄화하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.Referring to FIG. 1D, the interlayer insulating film 110 on which the wet annealing 112 process is performed is planarized to complete a semiconductor device according to an exemplary embodiment of the present invention.

전술한 바와 같이, 본 발명은 층간절연막으로 PSZ막 코팅 후 상기 PSZ막에 대해 산화막화(SiO2)화를 촉진시키기 위해 종래의 O2 분위기의 건식 어닐링 공정보다 그 효율 및 특성이 우수한 H2 및 O2 분위기의 습식 어닐링을 수행하여, 상기 PSZ막의 산화막(SiO2)화를 촉진시킴으로써, 상기 PSZ막 내의 가스들이 방출되는 아웃-개싱(Out-Gassing) 현상의 발생을 방지할 수 있으므로, 상기 아웃-개싱 되어 수축된 PSZ막의 공간으로 인한 비트라인과 같은 패턴의 쓰러짐을 방지할 수 있다.As described above, the present invention is an oxide film (SiO) for the PSZ film after coating the PSZ film with an interlayer insulating film2Conventional O to promote2 Dry of atmosphere H with better efficiency and characteristics than the annealing process2 And O2 A wet annealing of the atmosphere was performed to form an oxide film (SiO) of the PSZ film.2By facilitating an increase in the thickness of the PSZ film, it is possible to prevent an out-gassing phenomenon in which gases in the PSZ film are released. Thus, a pattern such as a bit line collapses due to the space of the out-gassed and contracted PSZ film. Can be prevented.

또한, 상기 PSZ막의 산화막(SiO2)화를 촉진시켜 상기 PSZ막의 특성을 향상시킴으로써 상기 PSZ막의 식각 비율이 변하게 됨에 따른 경시성과 같은 문제점의 발생을 방지할 수 있다.In addition, it is possible to prevent the occurrence of problems such as time-lapse due to the change in the etching rate of the PSZ film by promoting the oxidation of the PSZ film (SiO 2 ) to improve the characteristics of the PSZ film.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 SOD(Spin-On Dielectric)방식을 이용한 PSZ(Poly Silazane)막을 층간절연막에 적용시, 상기 층간절연막 증착 후, 상기 층간절연막에 대해 H2 및 O2 분위기의 습식 어닐링을 수행하여, 상기 PSZ막의 산화 막(SiO2)화를 촉진시킴으로써, 상기 PSZ막 내의 가스들이 방출되는 아웃-개싱(Out-Gassing) 현상의 발생을 방지할 수 있어, 상기 아웃-개싱 되어 수축된 PSZ막의 공간으로 인한 비트라인과 같은 패턴의 쓰러짐을 방지할 수 있다.As described above, according to the present invention, when a polysilazane (PSZ) film using a spin-on dielectric (SOD) method is applied to the interlayer insulating film, the H 2 layer is removed from the interlayer insulating film after the interlayer insulating film is deposited. And O 2 By performing wet annealing of the atmosphere to promote oxidation of the PSZ film (SiO 2 ), it is possible to prevent the out-gassing phenomenon in which gases in the PSZ film are released, thereby preventing the out-gassing. It is possible to prevent the collapse of a pattern such as a bit line due to the space of the PSZ film that is gassed and contracted.

또한, 본 발명은 상기 PSZ막의 산화막(SiO2)화를 촉진시켜 상기 PSZ막의 특성을 향상시킴으로써 상기 PSZ막의 식각 비율이 변하게 됨에 따른 경시성과 같은 문제점의 발생을 방지할 수 있다.In addition, the present invention can prevent the occurrence of problems such as time-lapse due to the change in the etching rate of the PSZ film by promoting the oxidation of the PSZ film (SiO 2 ) to improve the characteristics of the PSZ film.

Claims (10)

반도체 기판 상에 일정한 형상을 갖는 도전성 패턴을 형성하는 단계;Forming a conductive pattern having a predetermined shape on the semiconductor substrate; 상기 패턴에 대한 갭-필(Gap-Fill)을 위하여 PSZ(Poly Silazane)막을 코팅하는 단계; 및Coating a polysilazane (PSZ) film for a gap-fill for the pattern; And 상기 PSZ막의 산화막(SiO2)화를 위한 H2 및 O2 분위기의 습식 어닐링 공정을 수행하는 단계;H 2 to form an oxide film (SiO 2 ) of the PSZ film And Performing a wet annealing process in an O 2 atmosphere; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 습식 어닐링 공정은 H2 및 O2 가스의 유량을 1:2의 비율로 형성하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The wet annealing process is H 2 And O 2 A method of manufacturing a semiconductor device, characterized in that the gas flow rate is formed at a ratio of 1: 2. 제 2 항에 있어서,The method of claim 2, 상기 H2 가스는 1∼3L/초의 유량 범위 내에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.H 2 above The gas is produced in a flow rate range of 1 to 3 L / sec. 제 2 항에 있어서,The method of claim 2, 상기 O2 가스는 2∼6L/초의 유량 범위 내에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.O 2 above Method for producing a semiconductor device, characterized in that the gas is carried out in the flow rate range of 2-6L / sec. 제 1 항에 있어서,The method of claim 1, 상기 습식 어닐링은 300∼400℃의 온도 범위 내에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The wet annealing method of manufacturing a semiconductor device, characterized in that performed in a temperature range of 300 ~ 400 ℃. 반도체 기판 상에 도전막 및 하드마스크막으로 이루어진 다수의 비트라인을 형성하는 단계;Forming a plurality of bit lines formed of a conductive film and a hard mask film on the semiconductor substrate; 상기 비트라인을 덮도록 PSZ(Poly Silazane)막을 형성하는 단계; 및Forming a polysilazane (PSZ) film to cover the bit line; And 상기 PSZ막에 대해 상기 PSZ막의 산화막(SiO2)화를 위한 H2 및 O2 분위기의 습식 어닐링 공정을 수행하는 단계; H 2 for forming an oxide film (SiO 2 ) of the PSZ film with respect to the PSZ film And Performing a wet annealing process in an O 2 atmosphere; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 6 항에 있어서,The method of claim 6, 상기 습식 어닐링 공정은 H2 및 O2 가스의 유량을 1:2의 비율로 형성하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The wet annealing process is H 2 And O 2 A method of manufacturing a semiconductor device, characterized in that the gas flow rate is formed at a ratio of 1: 2. 제 7 항에 있어서,The method of claim 7, wherein 상기 H2 가스는 1∼3L/초의 유량 범위 내에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.H 2 above The gas is produced in a flow rate range of 1 to 3 L / sec. 제 7 항에 있어서,The method of claim 7, wherein 상기 O2 가스는 2∼6L/초의 유량 범위 내에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.O 2 above Method for producing a semiconductor device, characterized in that the gas is carried out in the flow rate range of 2-6L / sec. 제 6 항에 있어서,The method of claim 6, 상기 습식 어닐링은 300∼400℃의 온도 범위 내에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The wet annealing method of manufacturing a semiconductor device, characterized in that performed in a temperature range of 300 ~ 400 ℃.
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