KR20090010683A

KR20090010683A - 플라즈마 디스플레이 패널

Info

Publication number: KR20090010683A
Application number: KR1020070073994A
Authority: KR
Inventors: 구자인; 이기범; 양종문
Original assignee: 엘지전자 주식회사
Priority date: 2007-07-24
Filing date: 2007-07-24
Publication date: 2009-01-30

Abstract

본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 형광체 층의 내부에 실리콘(Si) 층을 배치함으로써 형광체 층의 치밀성이 향상되고, 이에 따라 구현되는 영상의 휘도가 증가하는 효과가 있다. 또한, 본 발명은 형광체 층의 치밀성이 향상됨으로써, 형광체 층의 열화를 억제하여 수명을 연장하는 효과가 있다.

본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 전면 기판과, 전면 기판에 대항되게 배치되는 후면 기판과, 전면 기판과 후면 기판 사이에서 방전 셀을 구획하는 격벽 및 방전 셀에 형성되는 형광체 층을 포함하고, 형광체 층은 적색(Red) 광을 발산하는 제 1 형광체 층, 청색(Blue) 광을 발산하는 제 2 형광체 층 및 녹색(Green) 광을 발산하는 제 3 형광체 층을 포함하고, 제 1 형광체 층, 제 2 형광체 층 또는 제 3 형광체 층 중 적어도 하나의 내부에는 버퍼 층(Buffer Layer)이 배치된다.

Description

플라즈마 디스플레이 패널{Plasma Display Panel}

본 발명은 플라즈마 디스플레이 패널에 관한 것이다.

플라즈마 디스플레이 패널에는 격벽으로 구획된 방전 셀(Cell) 내에 형광체 층이 형성되고, 아울러 복수의 전극(Electrode)이 형성된다.

플라즈마 디스플레이 패널의 전극에 구동 신호를 공급하면, 방전 셀 내에서는 공급되는 구동 신호에 의해 방전이 발생한다. 여기서, 방전 셀 내에서 구동 신호에 의해 방전이 될 때, 방전 셀 내에 충진 되어 있는 방전 가스가 진공자외선(Vacuum Ultraviolet rays)을 발생하고, 이러한 진공 자외선이 방전 셀 내에 형성된 형광체를 발광시켜 가시 광을 발생시킨다. 이러한 가시 광에 의해 플라즈마 디스플레이 패널의 화면상에 영상이 표시된다.

본 발명의 일면은 형광체 층의 내부에 실리콘(Si) 층을 배치함으로써 형광체 층의 치밀성이 향상된 플라즈마 디스플레이 패널을 제공하는데 그 목적이 있다.

또한, 버퍼 층은 제 1 형광체 층, 제 2 형광체 층 또는 제 3 형광체 층 중 적어도 하나의 형광체 입자의 표면에 배치될 수 있다.

또한, 후면 기판에는 하부 유전체 층이 더 배치되고, 제 1 형광체 층, 제 2 형광체 층 및 제 3 형광체 층은 하부 유전체 층의 상부에 배치되고, 하부 유전체 층과 제 1 형광체 층, 제 2 형광체 층 또는 제 3 형광체 층 중 적어도 하나의 사이에 버퍼 층이 배치될 수 있다.

또한, 버퍼 층은 실리콘 재질(Si), 란탄(La) 재질, 알루미늄(Al) 재질 또는 이트륨(Y) 재질 중 적어도 하나를 포함할 수 있다.

또한, 본 발명의 다른 실시예에 따른 플라즈마 디스플레이 패널은 전면 기판과, 전면 기판에 대항되게 배치되는 후면 기판과, 전면 기판과 후면 기판 사이에서 방전 셀을 구획하는 격벽 및 방전 셀에 형성되는 형광체 층을 포함하고, 형광체 층은 적색(Red) 광을 발산하는 제 1 형광체 층, 청색(Blue) 광을 발산하는 제 2 형광체 층 및 녹색(Green) 광을 발산하는 제 3 형광체 층을 포함하고, 제 2 형광체 층 의 내부에는 버퍼 층(Buffer Layer)이 배치된다.

또한, 버퍼 층은 제 2 형광체 층의 형광체 입자의 표면에 배치될 수 있다.

또한, 후면 기판에는 하부 유전체 층이 더 배치되고, 제 2 형광체 층은 하부 유전체 층의 상부에 배치되고, 하부 유전체 층과 제 2 형광체 층의 사이에 버퍼 층이 배치될 수 있다.

또한, 제 2 형광체 층의 형광체 입자의 입도는 제 1 형광체 층 및 제 3 형광체 층의 형광체 입자의 입도보다 클 수 있다.

본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 형광체 층의 내부에 실리콘 재질(Si), 란탄(La) 재질, 알루미늄(Al) 재질 또는 이트륨(Y) 재질 중 적어도 하나를 포함할 수 있는 버퍼 층(Buffer Layer)을 배치함으로써 형광체 층의 치밀성이 향상되고, 이에 따라 구현되는 영상의 휘도가 증가하는 효과가 있다.

또한, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 형광체 층의 치밀성이 향상됨으로써, 형광체 층의 열화를 억제하여 수명을 연장하는 효과가 있다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 플라즈마 디스플레이 패널을 상세히 설명하기로 한다.

도 1a 내지 도 1d는 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 구조를 설명하기 위한 도면이다.

먼저, 도 1a를 살펴보면, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널(100)은 서로 나란한 스캔 전극(102, Y)과 서스테인 전극(103, Z)이 배치되는 전면 기판(101)과, 전면 기판(101)에 대항되게 배치되며 스캔 전극(102) 및 서스테인 전극(103)과 교차하는 어드레스 전극(113)이 배치되는 후면 기판(111)이 실 층(Seal Layer, 미도시)에 의해 합착되어 이루어질 수 있다.

스캔 전극(102)과 서스테인 전극(103)이 배치된 전면 기판(101)의 상부에는 스캔 전극(102)과 서스테인 전극(103)을 덮는 상부 유전체 층(104)이 배치된다.

상부 유전체 층(104)은 스캔 전극(102) 및 서스테인 전극(103)의 방전 전류를 제한하며 스캔 전극(102)과 서스테인 전극(103)간을 절연시킬 수 있다.

상부 유전체 층(104) 상부에는 방전 조건을 용이하게 하기 위한 보호 층(105)이 배치될 수 있다. 이러한 보호 층(105)은 이차전자 방출 계수가 높은 재질, 예컨대 산화마그네슘(MgO) 재질을 포함할 수 있다.

또한, 후면 기판(111)에는 전극, 예컨대 어드레스 전극(113)이 배치되고, 어드레스 전극(113)이 배치된 후면 기판(111)에는 어드레스 전극(113)을 덮으며 어드레스 전극(113)을 절연시킬 수 있는 유전체 층, 예컨대 하부 유전체 층(115)이 배치될 수 있다.

하부 유전체 층(115)의 상부에는 방전 공간 즉, 방전 셀을 구획하는 스트라이프 타입(Stripe Type), 웰 타입(Well Type), 델타 타입(Delta Type), 벌집 타입 등의 격벽(112)이 배치될 수 있다. 이러한 격벽(112)에 의해 전면 기판(101)과 후면 기판(111)의 사이에서 제 1 방전 셀, 제 2 방전 셀 및 제 3 방전 셀이 구획될 수 있다.

격벽(112)에 의해 구획된 방전 셀 내에는 크세논(Xe), 네온(Ne) 등의 방전 가스가 채워질 수 있다.

아울러, 격벽(112)에 의해 구획된 방전 셀 내에는 어드레스 방전 시 화상표시를 위한 가시 광을 방출하는 형광체 층(114)이 배치될 수 있다. 예를 들면, 제 1 방전 셀에는 적색(Red : R) 광을 발산하는 제 1 형광체 층, 제 2 방전 셀에는 청색(Blue, B) 광을 발산하는 제 2 형광체 층, 제 3 방전 셀에는 녹색(Green : G) 광을 발산하는 제 3 형광체 층이 배치될 수 있다. 또한, 적색(R), 녹색(G), 청색(B) 광 이외에 백색(White : W) 광 또는 황색(Yellow : Y) 광을 발산하는 다른 형광체 층 제 4 방전 셀에 더 배치되는 것도 가능하다.

또한, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널(100)은 도 1a에 도시된 격벽(112)의 구조뿐만 아니라, 다양한 형상의 격벽의 구조도 가능하다. 예컨대, 격벽(112)은 제 1 격벽(112b)과 제 2 격벽(112a)을 포함하고, 여기서, 제 1 격벽(112b)의 높이와 제 2 격벽(112a)의 높이가 서로 다른 차등형 격벽 구조 등이 가능하다.

이러한, 차등형 격벽 구조인 경우에는 제 1 격벽(112b) 또는 제 2 격벽(112a) 중 제 1 격벽(112b)의 높이가 제 2 격벽(112a)의 높이보다 더 낮을 수 있다.

또한, 도 1a에서는 제 1, 2, 3 방전 셀 각각이 동일한 선상에 배열되는 것으로 도시 및 설명되고 있지만, 다른 형상으로 배열되는 것도 가능하다. 예컨대, 제 1, 2, 3 방전 셀이 삼각형 형상으로 배열되는 델타(Delta) 타입의 배열도 가능하다. 또한, 방전 셀의 형상도 사각형상뿐만 아니라 오각형, 육각형 등의 다양한 다각 형상도 가능하다.

또한, 여기 도 1a에서는 후면 기판(111)에 격벽(112)이 형성된 경우만을 도시하고 있지만, 격벽(112)은 전면 기판(101) 또는 후면 기판(111) 중 적어도 어느 하나에 배치될 수 있다.

이상에서는 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널(100)의 일례만을 도시하고 설명한 것으로써, 본 발명이 이상에서 설명한 구조의 플라즈마 디스플레이 패널(100)에 한정되는 것은 아님을 밝혀둔다. 예를 들면, 이상의 설명에서는 번호 115의 하부 유전체 층 및 번호 104번의 상부 유전체 층이 하나의 층(Layer)인 경우만을 도시하고 있지만, 하부 유전체 층 또는 상부 유전체 층 중 적어도 하나는 복수의 층으로 이루지는 것도 가능한 것이다.

또한, 후면 기판(111)에 배치되는 어드레스 전극(113)은 폭이나 두께가 실질적으로 일정할 수도 있지만, 방전 셀 내부에서의 폭이나 두께가 방전 셀 외부에서의 폭이나 두께와 다를 수도 있다. 예컨대, 방전 셀 내부에서의 폭이나 두께가 방전 셀 외부에서의 그것보다 더 넓거나 두꺼울 수 있다.

다음, 도 1b를 살펴보면 플라즈마 디스플레이 패널(100)은 제 1 영역(140)과 제 2 영역(150)으로 나누어질 수 있다.

제 1 영역(140)에는 복수의 제 1 어드레스 전극(Xa)이 나란히 배치될 수 있다. 또한, 제 2 영역(150)에는 복수의 제 2 어드레스 전극(Xb)이 나란히 배치되고, 아울러 이러한 복수의 제 2 어드레스 전극(Xb)은 각각 제 1 어드레스 전극(Xa)과 마주보도록 배치될 수 있다.

예를 들어, 제 1 영역(140)에 Xa1 제 1 어드레스 전극부터 Xam 제 1 어드레스 전극이 나란히 배치되는 경우에, 제 2 영역(150)에는 Xa1 제 1 어드레스 전극부터 Xam 제 1 어드레스 전극에 각각 대응하는 Xb1 제 2 어드레스 전극부터 Xbm 제 2 어드레스 전극이 나란히 배치되는 것이다. 여기서, Xa1 제 1 어드레스 전극과 Xb1 제 2 어드레스 전극은 서로 마주보도록 배치되고, 아울러 Xam 제 1 어드레스 전극과 Xbm 제 2 어드레스 전극도 서로 마주보도록 배치된다.

다음, 도 1c에는 제 1 어드레스 전극(Xa)과 제 2 어드레스 전극(Xb)이 서로 마주보는 A의 영역이 보다 상세히 도시되어 있다.

도 1c를 살펴보면, Xa(m-2) 제 1 어드레스 전극과 Xb(m-2) 제 2 어드레스 전극, Xa(m-1) 제 1 어드레스 전극과 Xb(m-1) 제 2 어드레스 전극, Xam 제 1 어드레스 전극과 Xb(m-2) 제 2 어드레스 전극이 각각 d의 간격을 사이에 두고 서로 마주보도록 배치될 수 있다.

여기서, 제 1 어드레스 전극(Xa)과 제 2 어드레스 전극(Xb) 사이의 간격이 과도하게 작은 경우에는 제 1 어드레스 전극(Xa)과 제 2 어드레스 전극(Xb) 사이의 커플링(Coupling)에 의해 전류가 흐를 가능성이 있고, 반면에 제 1 어드레스 전극(Xa)과 제 2 어드레스 전극(Xb) 사이의 간격이 과도하게 큰 경우에는 플라즈마 디스플레이 패널(100)에 표시되는 영상에 줄무늬 형태의 노이즈가 시청자의 눈에 감지될 수 있다.

이를 고려할 때, 서로 마주보는 제 1 어드레스 전극(Xa)과 제 2 어드레스 전극(Xb) 간의 간격 d는 대략 50㎛(마이크로미터)이상 300㎛(마이크로미터)이하인 것이 바람직할 수 있고, 보다 바람직하게는 대략 70㎛(마이크로미터)이상 220㎛(마이크로미터)이하일 수 있다.

다음, 도 1d를 살펴보면 스캔 전극(102)과 서스테인 전극(103)의 또 다른 구조의 일례가 나타나 있다.

스캔 전극(102)과 서스테인 전극(103)은 각각 복수 층(Multi layer) 구조를 갖는 것이 가능하다. 예를 들면, 스캔 전극(102)과 서스테인 전극(103)은 투명 전극(102a, 103a)과 버스 전극(102b, 103b)을 포함할 수 있다.

여기서, 버스 전극(102b, 103b)은 실질적으로 불투명한 재질, 예컨대 은(Ag), 금(Au), 알루미늄(Al) 재질 중 적어도 하나를 포함하고, 투명 전극(102a, 103a)은 실질적으로 투명한 재질, 예컨대 인듐주석산화물(ITO) 재질을 포함할 수 있다.

아울러, 스캔 전극(102)과 서스테인 전극(103)이 버스 전극(102b, 103b)과 투명 전극(102a, 103a)을 포함하는 경우에, 버스 전극(102b, 103b)에 의한 외부 광의 반사를 방지하기 위해 투명 전극(102a, 103a)과 버스 전극(102b, 103b)의 사이에 블랙 층(120, 130)이 더 포함될 수 있다.

한편, 스캔 전극(102)과 서스테인 전극(103)에서 투명 전극(102a, 103a)이 생략되는 것도 가능하다. 즉, 스캔 전극(102)과 서스테인 전극(103)은 투명 전극(102a, 103a)이 생략된 ITO-Less 전극인 것도 가능한 것이다.

도 2는 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 동작의 일례를 설명하기 위한 도면이다. 여기, 도 2는 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널을 동작시키는 방법의 일례를 설명하는 것으로서, 본 발명이 도 2에 한정되는 것은 아니고, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널을 동작시키는 방법은 다양하게 변경될 수 있다.

도 2를 살펴보면, 초기화를 위한 리셋 기간에서는 스캔 전극으로 리셋 신호가 공급될 수 있다. 리셋 신호는 상승 램프(Ramp-Up) 신호와 하강 램프(Ramp-Down) 신호를 포함할 수 있다.

예를 들어, 셋업(Set-Up) 기간에서는 스캔 전극으로 제 1 전압(V1)부터 제 2 전압(V2)까지 급격히 상승한 이후 제 2 전압(V2)부터 제 3 전압(V3)까지 전압이 점진적으로 상승하는 상승 램프 신호가 공급될 수 있다. 여기서, 제 1 전압(V1)은 그라운드 레벨(GND)의 전압일 수 있다.

이러한 셋업 기간에서는 상승 램프 신호에 의해 방전 셀 내에는 약한 암방전(Dark Discharge), 즉 셋업 방전이 일어난다. 이 셋업 방전에 의해 방전 셀 내에는 어느 정도의 벽 전하(Wall Charge)가 쌓일 수 있다.

셋업 기간 이후의 셋다운(Set-Down) 기간에서는 상승 램프 신호 이후에 이러한 상승 램프 신호와 반대 극성 방향의 하강 램프 신호가 스캔 전극에 공급될 수 있다.

여기서, 하강 램프 신호는 상승 램프 신호의 피크(Peak) 전압, 즉 제 3 전압(V3)보다 낮은 제 4 전압(V4)부터 제 5 전압(V5)까지 점진적으로 하강할 수 있다.

이러한 하강 램프 신호가 공급됨에 따라, 방전 셀 내에서 미약한 소거 방전(Erase Discharge), 즉 셋다운 방전이 발생한다. 이 셋다운 방전에 의해 방전 셀 내에는 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 균일하게 잔류된다.

리셋 기간 이후의 어드레스 기간에서는 하강 램프 신호의 최저 전압, 즉 제 5 전압(V5)보다는 높은 전압, 예컨대 제 6 전압(V6)을 실질적으로 유지하는 스캔 바이어스 신호가 스캔 전극에 공급된다.

아울러, 스캔 바이어스 신호로부터 하강하는 스캔 신호가 스캔 전극에 공급될 수 있다.

한편, 적어도 하나의 서브필드의 어드레스 기간에서 스캔 전극으로 공급되는 스캔 신호(Scan)의 펄스폭은 다른 서브필드의 스캔 신호의 펄스폭과 다를 수 있다. 예컨대, 시간상 뒤에 위치하는 서브필드에서의 스캔 신호의 폭이 앞에 위치하는 서브필드에서의 스캔 신호의 폭보다 작을 수 있다. 또한, 서브필드의 배열 순서에 따른 스캔 신호 폭의 감소는 2.6㎲(마이크로초), 2.3㎲, 2.1㎲, 1.9㎲ 등과 같이 점진적으로 이루어질 수 있거나 2.6㎲, 2.3㎲, 2.3㎲, 2.1㎲......1.9㎲, 1.9㎲ 등과 같이 이루어질 수도 있다.

이와 같이, 스캔 신호가 스캔 전극으로 공급될 때, 스캔 신호에 대응되게 어 드레스 전극에 데이터 신호가 공급될 수 있다.

이러한 스캔 신호와 데이터 신호가 공급되면, 스캔 신호와 데이터 신호 간의 전압 차와 리셋 기간에 생성된 벽 전하들에 의한 벽 전압이 더해지면서 데이터 신호가 공급되는 방전 셀 내에는 어드레스 방전이 발생될 수 있다.

여기서, 어드레스 기간에서 서스테인 전극의 간섭에 의해 어드레스 방전이 불안정해지는 것을 방지하기 위해 서스테인 전극에 서스테인 바이어스 신호가 공급될 수 있다.

서스테인 바이어스 신호는 서스테인 기간에서 공급되는 서스테인 신호의 전압보다는 작고 그라운드 레벨(GND)의 전압보다는 큰 서스테인 바이어스 전압(Vz)을 실질적으로 일정하게 유지할 수 있다.

이후, 영상 표시를 위한 서스테인 기간에서는 스캔 전극 또는 서스테인 전극 중 적어도 하나에 서스테인 신호가 공급될 수 있다. 예를 들면, 스캔 전극과 서스테인 전극에 교번적으로 서스테인 신호가 공급될 수 있다.

이러한 서스테인 신호가 공급되면, 어드레스 방전에 의해 선택된 방전 셀은 방전 셀 내의 벽 전압과 서스테인 신호의 서스테인 전압(Vs)이 더해지면서 서스테인 신호가 공급될 때 스캔 전극과 서스테인 전극 사이에 서스테인 방전 즉, 표시방전이 발생될 수 있다.

한편, 적어도 하나의 서브필드에서는 서스테인 기간에서 복수의 서스테인 신호가 공급되고, 복수의 서스테인 신호 중 적어도 하나의 서스테인 신호의 펄스폭은 다른 서스테인 신호의 펄스폭과 다를 수 있다. 예를 들면, 복수의 서스테인 신호 중 가장 먼저 공급되는 서스테인 신호의 펄스폭이 다른 서스테인 신호의 펄스폭보다 클 수 있다. 그러면, 서스테인 방전이 더욱 안정될 수 있다.

도 3은 형광체 층에 대해 보다 상세히 설명하기 위한 도면이다.

도 3을 살펴보면, 형광체 층(114)의 내부에는 버퍼 층(Buffer Layer, 310)이 배치될 수 있다.

예를 들어, 형광체 층(114)이 적색(Red) 광을 발산하는 제 1 형광체 층, 청색(Blue) 광을 발산하는 제 2 형광체 층 및 녹색(Green) 광을 발산하는 제 3 형광체 층을 포함하는 경우에, 이러한 제 1 형광체 층, 제 2 형광체 층 또는 제 3 형광체 층 중 적어도 하나의 내부에는 버퍼 층(310)이 배치될 수 있다. 바람직하게는 버퍼 층(310)은 제 1 형광체 층, 제 2 형광체 층 또는 제 3 형광체 층 중 적어도 하나의 형광체 입자(300)의 표면에 배치될 수 있다.

이와 같이, 형광체 층(114) 내부에 버퍼 층(310)이 배치되면, 형광체 층(114)의 치밀도가 향상되고, 이에 따라 형광체 층(114)의 열화 특성이 개선되며, 휘도가 증가할 수 있다.

이러한, 버퍼 층(310)은 실리콘 재질(Si), 란탄(La) 재질, 알루미늄(Al) 재질 또는 이트륨(Y) 재질 중 적어도 하나를 포함할 수 있다.

이하에서는 버퍼 층이 실리콘(Si) 재질로 이루어지는 경우를 예로 들어 설명하기로 한다.

도 4는 형광체 층의 제조 방법의 일례를 설명하기 위한 도면이다.

도 4를 살펴보면, 먼저 형광체 입자와 실리콘 재질을 혼합하는 혼합 공정을 실시할 수 있다(S400).

예를 들면, 혼합 공정에서는 분말 상태의 형광체 입자를 혼합기에 투입하고, 형광체 입자를 혼합기에서 교반중에 약산성의 액체, 예컨대 아세트산을 혼합기에 투입하여 형광체 입자가 약산성의 성질을 갖도록 한다. 이와 같이, 형광체 입자가 약산성의 성질을 갖도록 하는 이유는 형광체 입자 표면에 실리콘 재질이 원활하게 코팅되도록 하기 위해서이다.

이러한 혼합 공정에서는, 형광체 입자의 페하(pH)는 대략 3 내지 5일 수 있다. 이후에, 액체 상태의 실리콘 재질을 혼합기에 투입하여 혼합기 내에서 대략 30분 내지 2시간 동안 혼합 공정을 수행할 수 있다.

한편, 혼합 공정에서 형광체 입자가 약알칼리성 성질을 갖도록 한 상태에서 실리콘 재질을 혼합하는 경우도 가능하다. 예를 들면, 형광체 입자를 혼합기에서 교반중에 암모늄(NH₄)을 투입하여 페하를 대략 10정도로 설정한 상태에서 실리콘 재질을 혼합기에 투입할 수 있다. 이와 같이, 혼합공정에서 형광체 입자가 약알칼리성 성질을 갖도록 하여도 형광체 입자 표면에 실리콘 재질이 원활하게 코팅될 수 있다.

여기서는, 액체 상태의 실리콘 재질을 사용하였지만, 분말 상태의 실리콘 재질을 사용하는 것도 가능한 것이다.

여기서, 형광체 입자의 재질은 YVPO₄:Eu 재질, (Y, Gd)BO:Eu 재질, (Ba, Sr, Eu)MgAl₁₀O₁₇ 재질, Zn₂Si0₄:Mn⁺² 재질 또는 YBO₃:Tb⁺³ 재질 중 적어도 하나일 수 있 다.

혼합 공정 이후, 실리콘 재질과 형광체 입자가 혼합된 것에 용매, 바인더(Binder), 용매 등을 혼합하여 형광체 페이스트(Paste)를 형성하는 공정을 수행할 수 있다(S410). 이때, 형광체 페이스트의 점도는 대략 1500CP 이상 30000CP 이하일 수 있다. 형광체 페이스트에는 필요에 따라 계면 활성제, 실리카, 분산안정제 등이 첨가제로서 더 추가될 수 있다.

여기서 사용되는 바인더는 특별히 제한되지 않으나 에틸셀룰로오스 또는 아크릴 수지 계열이거나, PMA 또는 PVA 등의 고분자 계열의 바인더일 수 있다.

또한, 사용되는 용매도 특별히 제한되지 않으나 α-테르피네올, 부틸카르비톨, 디에틸렌글리콜, 메틸에테르 등이 사용가능하다.

이후, 형광체 페이스트를 격벽으로 구획된 방전 공간, 즉 방전 셀에 도포함으로써, 형광체 페이스트를 인쇄할 수 있다(S420).

이후, 소성 공정을 수행(S430)하면, 바인더, 용매 등이 증발하고, 형광체 입자와 실리콘 재질은 남아있게 됨으로써, 내부에 실리콘 층을 포함하는 형광체 층이 형성될 수 있다.

이상에서 설명한 방법은 형광체 층의 형성 방법의 일례일 뿐이고, 본 발명의 플라즈마 디스플레이 패널의 형광체 층의 제조 방법은 다양하게 변경될 수 있다.

도 5는 실리콘 층을 포함하는 경우와 포함하지 않는 경우를 비교하기 위한 도면이다.

도 5를 살펴보면, 형광체 층이 실리콘 층을 포함하지 않는 경우, 즉 형광체 층의 제조 시 실리콘 재질이 혼합되지 않는 경우가 (a)에 도시되어 있고, 형광체 층의 내부에 실리콘 층이 배치되는 경우가 (b)에 도시되어 있다.

(a)와 (b)의 경우는 동일한 양의 형광체 분말을 사용하여 형광체 층을 형성하는 경우이다.

형광체 층(500)이 실리콘 층을 포함하지 않는 (a)의 경우에서 형광체 층(500)의 가로 방향으로의 길이를 L이라 할 때, L/2인 지점에서의 형광체 층(500)의 두께는 t1이고, 형광체 층(510)의 내부에 실리콘 층(540)이 배치되는 (b)의 경우에서 형광체 층(510)의 L/2인 지점에서의 두께는 t1보다 더 작은 t2이다.

(a)와 (b)의 형광체 입자들의 분포를 살펴보면 (a)의 경우에는 형광체 입자(520)들이 전기적으로 서로 반발하는 등의 원인으로 인해 상대적으로 넓게 퍼져 배치될 수 있다. 반면에, (b)의 경우는 실리콘 층(540)이 형광체 입자(530)들 사이에서 윤활유 역할을 함으로써, 형광체 입자들이 더욱 밀착될 수 있다. 이에 따라, (b)의 경우는 형광체 층(510)의 치밀성이 향상되는 것이다.

따라서 (a)와 (b)의 두 가지 경우에서 동일한 양의 형광체 분말을 사용하여도 형광체 층(510) 내부에 실리콘 층(510)이 배치되는 (b)의 경우가 (a)의 경우에 비해 형광체 층(510)의 두께가 더 얇을 수 있다.

이상에서와 같이, 형광체 층 내부에 실리콘 층이 배치되면, 동일한 양의 형광체 분말을 사용하여도 형광체 층의 두께를 줄일 수 있고, 이는 형광체 층의 치밀성이 증가하는 것을 의미할 수 있고, 이에 따라 형광체 층의 열화 특성이 개선될 수 있다. 즉, 형광체 열화가 보다 천천히 진행되는 것이다. 따라서 형광체 층 및 패널의 수명이 향상될 수 있다.

도 6은 형광체 층의 또 다른 구조의 일례를 설명하기 위한 도면이다.

도 6을 살펴보면, 형광체 층(114)과 하부 유전체 층(115)의 사이에는 또 다른 실리콘 층(620)이 배치될 수 있다. 바람직하게는 형광체 층(114)이 적색(Red) 광을 발산하는 제 1 형광체 층, 청색(Blue) 광을 발산하는 제 2 형광체 층 및 녹색(Green) 광을 발산하는 제 3 형광체 층을 포함하는 경우에, 하부 유전체 층(115)과 제 1 형광체 층, 제 2 형광체 층 또는 제 3 형광체 층 중 적어도 하나의 사이에 실리콘 층(620)이 배치될 수 있다.

형광체 층(114)의 내부에 배치되는 실리콘 층을 제 1 실리콘 층(610)이라 하면, 형광체 층(114)과 하부 유전체 층(115)의 사이에 배치되는 실리콘 층은 제 2 실리콘 층(620)이라 할 수 있다.

이러한 제 2 실리콘 층(620)은 비중이 상대적으로 큰 실리콘 재질이 형광체 층(114)의 제조 시 방전 셀 아래 방향으로 흘러내림으로써 형성될 수 있다.

제 2 실리콘 층(620)은 형광체 입자(300)와 하부 유전체 층(115)을 더욱 밀착시킴으로써 형광체 층(114)의 치밀성을 더욱 향상시킬 수 있다.

다음, 도 7은 실리콘 층을 포함하는 형광체 층의 휘도 특성을 설명하기 위한 도면이다.

도 7에는, 형광체 층이 실리콘 층을 포함하지 않는 A의 경우에서의 휘도 특성과, 형광체 층의 내부에 실리콘 층이 배치되는 B의 경우에서의 휘도 특성 데이터가 도시되어 있다.

휘도를 측정할 때는 스캔 전극과 서스테인 전극에 192V의 전압 차이를 걸어주면서 모든 방전 셀을 턴-온(Turn-on)시키는 풀-화이트(Full-White, F/W)인 경우의 휘도와, 화면에 85%, 50%, 25% 윈도우(Window) 패턴의 영상을 표시하는 경우의 휘도를 각각 측정한다. 휘도의 단위는 [cd/m²]이다.

도 7을 살펴보면, 형광체 층이 실리콘 층을 포함하지 않는 A의 경우에 풀-화이트(F/W) 휘도는 대략 124[cd/m²]이고, 85% 윈도우 패턴에서의 휘도는 대략 175[cd/m²]이고, 50% 윈도우 패턴에서의 휘도는 대략 225[cd/m²]이고, 25% 윈도우 패턴에서의 휘도는 대략 323[cd/m²]이다.

또한, 형광체 층 내부에 실리콘 층이 배치되는 B의 경우에 풀-화이트 휘도는 대략 141[cd/m²]이고, 85% 윈도우 패턴에서의 휘도는 대략 184[cd/m²]이고, 50% 윈도우 패턴에서의 휘도는 대략 247[cd/m²]이고, 25% 윈도우 패턴에서의 휘도는 대략 368[cd/m²]이다.

A와 B의 경우를 비교하면, 형광체 층 내부에 실리콘 층이 배치되는 B의 경우가 A의 경우에 비해 휘도가 더 높은 것을 알 수 있다. 이는, 형광체 입자에 혼합되는 실리콘 재질에 의해 형광체 입자들이 더욱 밀착됨으로써, 형광체 층 표면적이 증가하고, 이에 따라 형광체 층이 발생시키는 가시광선의 양이 증가하기 때문이다.

도 8은 색온도 특성을 향상시키는 형광체 층의 구성에 대해 설명하기 위한 도면이다.

도 8을 살펴보면, 형광체 층이 적색(Red) 광을 발산하는 제 1 형광체 층, 청색(Blue) 광을 발산하는 제 2 형광체 층 및 녹색(Green) 광을 발산하는 제 3 형광체 층을 포함하는 경우에, 제 1 형광체 층 및 제 3 형광체 층에는 실리콘 층이 형성되지 않고, 제 2 형광체 층에는 실리콘 층이 배치될 수 있다.

예를 들면, 제 1 형광체 층은 제 1 형광체 재질을 포함하고, 실리콘 층은 포함하지 않으며, 제 3 형광체 층은 제 3 형광체 재질을 포함하고, 실리콘 층은 포함하지 않고, 반면에 제 2 형광체 층은 제 2 형광체 재질을 포함하고, 내부에 실리콘 층이 배치될 수 있다.

여기서, 제 1 형광체 재질은 적색 광을 발생시키는 것 이외에는 특별히 제한되지 않으나, YVPO₄:Eu 재질 또는 (Y, Gd)BO:Eu 재질일 수 있고, 또는 YVPO₄:Eu 재질과 (Y, Gd)BO:Eu 재질이 혼합된 것일 수 있다.

제 2 형광체 재질은 청색 광을 발생시키는 것 이외에는 특별히 제한되지 않으나 (Ba, Sr, Eu)MgAl₁₀O₁₇ 재질일 수 있다.

제 3 형광체 재질은 녹색 광을 발생시키는 것 이외에는 특별히 제한되지 않으나 Zn₂Si0₄:Mn⁺²재질과 YBO₃:Tb⁺³재질이 혼합된 것일 수 있다.

이상에서와 같이, 제 2 형광체 층 내부에는 실리콘 층이 배치되고, 제 1, 3 형광체 층 내부에는 실리콘 층이 배치되지 않는 경우에는 제 2 형광체 층에서 발생되는 청색 광의 양이 증가하게 되고, 이에 따라 구현되는 영상의 색온도가 향상되 고, 또한 색 구현성이 향상될 수 있다.

도 9는 도 8의 색온도 특성을 설명하기 위한 도면이다.

도 9에는 제 2 형광체 층 내부에 실리콘 층이 배치되고, 제 1, 3 형광체 층에는 실리콘 층이 형성되지 않은 제 1 타입 패널(Type 1)과, 제 1, 2, 3 형광체 층에 실리콘 층이 형성되지 않은 제 2 타입 패널(Type 2)을 제작하고, 각각의 패널을 동일한 구동 신호를 공급하는 상태에서 MCPD-1000장비를 이용하여 색좌표를 측정한 그래프가 도시되어 있다.

도 9를 살펴보면, 제 2 타입인 경우에 녹색(G)의 색좌표(P1)는 X축으로 대략 0.276이고, Y축으로 대략 0.660이다. 또한, 적색(R)의 색좌표(P2)는 X축으로 대략 0.642이고, Y축으로 대략 0.368이다. 또한, 청색(B)의 색좌표(P3)는 X축으로 대략 0.158이고, Y축으로 대략 0.103이다.

제 1 타입 패널의 경우에는 녹색(G)의 색좌표(P10)가 X축으로 대략 0.275이고, Y축으로 대략 0.661이다. 또한, 적색(R)의 색좌표(P20)는 X축으로 대략 0.642이고, Y축으로 대략 0.365이다. 또한, 청색(B)의 색좌표(P30)는 X축으로 대략 0.130이고, Y축으로 대략 0.060이다.

여기서, 제 1 타입 패널의 P10, P20 및 P30을 연결하는 삼각형이 제 2 타입 패널의 P1, P2 및 P3을 연결하는 삼각형에 비해 색좌표 상에서 청색(B) 방향으로 확장된 것을 알 수 있다. 이는, 제 1 타입 패널의 색온도가 제 2 타입 패널의 색온도보다 더 높고, 따라서 시청자는 제 1 타입 패널의 영상이 제 2 타입 패널의 영상에 비해 더 선명하다고 느낄 수 있음을 의미할 수 있다.

또한, 제 1 타입 패널의 P10, P20 및 P30을 연결하는 삼각형의 넓이가 제 2 타입 패널의 P1, P2 및 P3을 연결하는 삼각형의 넓이보다 더 넓은 것을 알 수 있다. 이는 제 1 타입 패널이 제 2 타입 패널에 비해 색 구현성이 더 우수하다는 것을 의미할 수 있다.

이상에서와 같이, 제 2 형광체 층 내부에 실리콘 층을 배치하게 되면, 색온도 특성 및 색 구현성을 향상시킬 수 있는 것이다.

도 10은 제 2 형광체 입자의 크기에 대해 설명하기 위한 도면이다.

도 10을 살펴보면, (a)에는 제 2 형광체 층(114B)의 제 2 형광체 재질 입자(800)가 도시되어 있고, (b)에는 제 1 형광체 층(114R)의 제 1 형광체 재질 입자(810)가 도시되어 있다.

(a)와 (b)를 비교하면, 제 2 형광체 재질 입자(800)의 입도가 제 1 형광체 재질 입자(810)의 입도 보다 더 큰 것을 알 수 있다.

제 2 형광체 재질 입자(800)의 입도가 제 1 형광체 재질 입자(810)의 입도 보다 더 큰 것은, 제 2 형광체 재질과 제 1 형광체 재질의 성분 차이에 기인할 수 있고, 또한 제조 공정의 차이에 기인할 수 있다.

이상에서와 같이, 제 2 형광체 재질 입자(800)의 입도가 제 1 형광체 재질 입자(810)의 입도 보다 더 크면, 제 2 형광체 재질 입자(800)들 사이에 비어있는 공간의 크기가 제 1 형광체 재질 입자(810)들 사이에 비어있는 공간의 크기에 비해 더 클 수 있다. 그러면, 동일한 양의 제 2 형광체 재질과 제 1 형광체 재질을 사용하여 제 2 형광체 층(114B)과 제 1 형광체 층(114R)을 형성하는 경우에도 제 2 형 광체 층(114B)의 두께가 제 1 형광체 층(114R)의 두께에 비해 과도하게 두꺼워질 수 있다.

도 11은 형광체 열화에 대해 설명하기 위한 도면이다.

도 11을 살펴보면, (a)에는 도 10의 제 2 형광체 층(114B)이 형성된 제 2 방전 셀에서의 방전 특성이 도시되어 있고, (b)에는 도 10의 제 1 형광체 층(114R)이 형성된 제 1 방전 셀에서의 방전 특성이 도시되어 있다.

스캔 전극(102)과 서스테인 전극(103)에 구동 전압이 공급되면, 스캔 전극(102)과 서스테인 전극(103) 사이에서 방전이 발생할 수 있다.

스캔 전극(102)과 서스테인 전극(103)은 동일 층에서 서로 나란하게 배치되기 때문에, 스캔 전극(102)과 서스테인 전극(103) 사이에서 발생하는 방전은 스캔 전극(102)과 서스테인 전극(103) 사이 공간에 한정되지 않고 형광체 층 방향으로 퍼질 수 있다.

(a)와 같이 제 2 형광체 재질 입자의 입도가 제 1 형광체 재질 입자의 입도보다 더 크고, 이에 따라 제 2 형광체 층(114B)의 두께가 제 1 형광체 층(114R)의 두께보다 과도하게 두꺼우면, 스캔 전극(102)과 서스테인 전극(103) 사이에서 발생하는 방전이 제 2 형광체 층(114B)에 도달하여 제 2 형광체 층(114B)의 열화가 가속될 수 있다.

반면에, (b)와 같이 상대적으로 두께가 얇은 제 1 형광체 층(114R)의 경우에는 스캔 전극(102)과 서스테인 전극(103) 사이에서 발생하는 방전이 제 1 형광체 층(114R)에 도달할 수 있는 가능성이 (a)의 경우에 비해 작고, 이에 따라 제 1 형 광체 층(114R)의 열화는 제 2 형광체 층(114B)에 비해 더디게 진행될 수 있다.

이상에서와 같이, 제 1 형광체 층(114R)의 열화 특성과 제 2 형광체 층(114B)의 열화 특성이 다르게 되면, 플라즈마 디스플레이 패널의 사용시간이 증가함에 따라 영상의 화질이 변질될 수 있다.

도 12는 실리콘 층을 포함하는 제 2 형광체 층에 대해 설명하기 위한 도면이다.

도 12를 살펴보면, (a)와 같이 제 2 형광체 층(114B)의 내부에는 실리콘 층(1200)이 배치되고, (b)와 같이 제 1 형광체 층(114R)의 내부에는 실리콘 층이 배치되지 않는다.

그러면, 제 2 형광체 재질 입자의 입도가 제 1 형광체 재질 입자의 입도에 비해 더 크더라도 제 2 형광체 층(114B)의 두께가 제 1 형광체 층(114R)의 두께에 비해 과도하게 두꺼워지는 것을 방지할 수 있다.

또한, 제 2 형광체 재질의 양을 제 1 형광체 재질의 양보다 더 많게 하더라도 제 2 형광체 층(114B)의 두께가 제 1 형광체 층(114R)의 두께에 비해 과도하게 두꺼워지는 것을 방지할 수 있다.

이에 따라, 제 2 형광체 층(114B)의 급격한 열화를 방지할 수 있어서, 플라즈마 디스플레이 패널의 수명을 연장시킬 수 있다.

또한, 제 2 형광체 층(114B)의 열화 특성과 제 1 형광체 층(114R)의 열화 특성을 유사하게 할 수 있어서, 영상의 화질이 변질되는 것을 방지할 수 있다.

이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.

그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 전술한 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

도 1a 내지 도 1d는 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 구조를 설명하기 위한 도면.

도 2는 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 동작의 일례를 설명하기 위한 도면.

도 3은 형광체 층에 대해 보다 상세히 설명하기 위한 도면.

도 4는 형광체 층의 제조 방법의 일례를 설명하기 위한 도면.

도 5는 실리콘 층을 포함하는 경우와 포함하지 않는 경우를 비교하기 위한 도면.

도 6은 형광체 층의 또 다른 구조의 일례를 설명하기 위한 도면.

도 7은 실리콘 층을 포함하는 형광체 층의 휘도 특성을 설명하기 위한 도면.

도 8은 색온도 특성을 향상시키는 형광체 층의 구성에 대해 설명하기 위한 도면.

도 9는 도 8의 색온도 특성을 설명하기 위한 도면.

도 10은 제 2 형광체 입자의 크기에 대해 설명하기 위한 도면.

도 11은 형광체 열화에 대해 설명하기 위한 도면.

도 12는 실리콘 층을 포함하는 제 2 형광체 층에 대해 설명하기 위한 도면.

<도면의 주요 부분에 대한 부호의 설명>

101 : 전면 기판 102 : 스캔 전극

103 : 서스테인 전극 104 : 상부 유전체 층

105 : 보호 층 111 : 후면 기판

112 : 격벽 113 : 어드레스 전극

114 : 형광체 층 115 : 하부 유전체 층

112a : 제 2 격벽 112b : 제 1 격벽

Claims

전면 기판;

상기 전면 기판에 대항되게 배치되는 후면 기판;

상기 전면 기판과 후면 기판 사이에서 방전 셀을 구획하는 격벽; 및

상기 방전 셀에 형성되는 형광체 층;

을 포함하고,

상기 형광체 층은 적색(Red) 광을 발산하는 제 1 형광체 층, 청색(Blue) 광을 발산하는 제 2 형광체 층 및 녹색(Green) 광을 발산하는 제 3 형광체 층을 포함하고,

상기 제 1 형광체 층, 제 2 형광체 층 또는 제 3 형광체 층 중 적어도 하나의 내부에는 버퍼 층(Buffer Layer)이 배치되는 플라즈마 디스플레이 패널.
제 1 항에 있어서,

상기 버퍼 층은 제 1 형광체 층, 제 2 형광체 층 또는 제 3 형광체 층 중 적어도 하나의 형광체 입자의 표면에 배치되는 플라즈마 디스플레이 패널.
제 1 항에 있어서,

상기 후면 기판에는 하부 유전체 층이 더 배치되고,

상기 제 1 형광체 층, 제 2 형광체 층 및 제 3 형광체 층은 상기 하부 유전 체 층의 상부에 배치되고,

상기 하부 유전체 층과 상기 제 1 형광체 층, 제 2 형광체 층 또는 제 3 형광체 층 중 적어도 하나의 사이에 버퍼 층이 배치되는 플라즈마 디스플레이 패널.
제 1 항에 있어서,

상기 버퍼 층은 실리콘 재질(Si), 란탄(La) 재질, 알루미늄(Al) 재질 또는 이트륨(Y) 재질 중 적어도 하나를 포함하는 플라즈마 디스플레이 패널.
전면 기판;

상기 전면 기판에 대항되게 배치되는 후면 기판;

상기 전면 기판과 후면 기판 사이에서 방전 셀을 구획하는 격벽; 및

상기 방전 셀에 형성되는 형광체 층;

을 포함하고,

상기 형광체 층은 적색(Red) 광을 발산하는 제 1 형광체 층, 청색(Blue) 광을 발산하는 제 2 형광체 층 및 녹색(Green) 광을 발산하는 제 3 형광체 층을 포함하고,

상기 제 2 형광체 층의 내부에는 버퍼 층(Buffer Layer)이 배치되는 플라즈마 디스플레이 패널.
제 5 항에 있어서,

상기 버퍼 층은 상기 제 2 형광체 층의 형광체 입자의 표면에 배치되는 플라즈마 디스플레이 패널.
제 5 항에 있어서,

상기 후면 기판에는 하부 유전체 층이 더 배치되고,

상기 제 2 형광체 층은 상기 하부 유전체 층의 상부에 배치되고,

상기 하부 유전체 층과 상기 제 2 형광체 층의 사이에 버퍼 층이 배치되는 플라즈마 디스플레이 패널.
제 5 항에 있어서,

상기 제 2 형광체 층의 형광체 입자의 입도는 상기 제 1 형광체 층 및 제 3 형광체 층의 형광체 입자의 입도보다 큰 플라즈마 디스플레이 패널.
제 5 항에 있어서,

상기 버퍼 층은 실리콘 재질(Si), 란탄(La) 재질, 알루미늄(Al) 재질 또는 이트륨(Y) 재질 중 적어도 하나를 포함하는 플라즈마 디스플레이 패널.