KR20090002389A - Non-volatile memory device and method of manufacturing the non-volatile memory device - Google Patents

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성석강
이충호
김태훈
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삼성전자주식회사
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Abstract

A non-volatile memory device and a manufacturing method thereof are provided to reduce thermal budget by forming a dielectric film by thermally oxidizing a polysilicon film in which impurity is not doped. A non-volatile memory device includes a tunnel isolating film pattern(120), a floating gate electrode(124), a first dielectric layer pattern(126), a second dielectric layer pattern(128), a control gate electrode(130) and a source/drain region on the substrate(100). An impurity diffusion barrier pattern(122) is formed between the tunnel insulating film pattern and the floating gate electrode. The first dielectric layer pattern is formed on the floating gate electrode to insulate between the floating gate electrode and the control gate electrode.

Description

불 휘발성 메모리 소자 및 이를 형성하는 방법{Non-volatile memory device and method of manufacturing the non-volatile memory device}Non-volatile memory device and method of forming the same {Non-volatile memory device and method of manufacturing the non-volatile memory device}

도 1은 본 발명의 일 실시예에 따른 불 휘발성 메모리 소자를 설명하기 위한 개략적인 단면도이다.1 is a schematic cross-sectional view illustrating a nonvolatile memory device according to an embodiment of the present invention.

도 2 내지 도 8은 도 1에 도시된 불 휘발성 메모리 소자를 형성하는 방법을 설명하기 위한 개략적인 공정 단면도들이다.2 through 8 are schematic cross-sectional views illustrating a method of forming the nonvolatile memory device illustrated in FIG. 1.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 기판 120 : 터널 절연막 패턴100 substrate 120 tunnel insulating film pattern

122 : 불순물 확산 저지막 패턴 124 : 플로팅 게이트 전극122 impurity diffusion blocking layer pattern 124 floating gate electrode

126 : 제1 유전막 128 : 제2 유전막126: first dielectric film 128: second dielectric film

130 : 컨트롤 게이트 전극130: control gate electrode

본 발명은 불 휘발성 메모리 소자 및 이를 형성하는 방법에 관한 것이다. 보다 상세하게는, 플로팅 게이트 전극을 포함하는 불 휘발성 메모리 소자 및 이를 형성하는 방법에 관한 것이다.The present invention relates to a nonvolatile memory device and a method of forming the same. More particularly, the present invention relates to a nonvolatile memory device including a floating gate electrode and a method of forming the same.

반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래시 메모리(flash memory)에 대한 수요가 늘고 있다.Semiconductor memory devices, such as dynamic random access memory (DRAM) and static random access memory (SRAM), are volatile and fast data input / output that loses data over time, and data is input once. If you do this, you can maintain the status, but it can be divided into ROM (read only memory) products with slow data input and output. Among these ROM products, there is an increasing demand for electrically erasable and programmable ROM (EEPROM) or flash memory that can electrically input and output data.

플래시 메모리 단위 셀은 터널 절연막 패턴, 플로팅 게이트 전극, 유전막 패턴 및 컨트롤 게이트 전극을 포함한다. 상기 플래시 메모리 장치는 상기 컨트롤 게이트에 적절한 전압을 인가하여 상기 플로팅 게이트 전극에 전자를 집어넣거나 빼냄으로써 프로그래밍이 이루어진다.The flash memory unit cell includes a tunnel insulating layer pattern, a floating gate electrode, a dielectric layer pattern, and a control gate electrode. The flash memory device is programmed by applying an appropriate voltage to the control gate to insert or draw electrons into the floating gate electrode.

그러므로 상기 플래시 메모리는 상기 플로팅 게이트 전극으로 전달되는 전압의 손실을 충분하게 줄임으로서 전기적 특성을 확보한다. 여기서, 상기 플로팅 게이트 전극으로 전달되는 전압은 커플링 비(coupling ratio)를 향상시킴으로써 그 손실을 줄일 수 있다.Therefore, the flash memory secures electrical characteristics by sufficiently reducing the loss of voltage delivered to the floating gate electrode. In this case, the voltage transmitted to the floating gate electrode may be reduced by improving a coupling ratio.

상기 커플링 비는 플로팅 게이트 전극과 유전막 패턴이 접촉하는 면적이 많을수록, 유전막 패턴을 이루는 물질의 유전율이 높을수록 증가하게 된다. 그런데, 상기 플로팅 게이트 전극과 유전막 패턴의 접촉 면적은 플래시 메모리의 집적도가 향상될수록 한계가 있다. 따라서 최근에는, 상기 유전막 패턴으로 산화막/질화막/산화막을 포함하는 복합막 또는 고 유전율을 갖는 물질을 포함하는 유전막 패턴을 사용한다.The coupling ratio increases as the area of contact between the floating gate electrode and the dielectric layer pattern increases and the dielectric constant of the material forming the dielectric layer pattern increases. However, the contact area between the floating gate electrode and the dielectric layer pattern is limited as the integration degree of the flash memory is improved. Therefore, recently, a composite film including an oxide film / nitride film / oxide film or a dielectric film pattern including a material having a high dielectric constant is used as the dielectric film pattern.

상기 유전막 패턴으로 산화막/질화막/산화막을 포함하는 복합막을 사용하는 경우, 상기 플로팅 게이트 전극과 접하는 산화막은 화학 기상 증착 공정을 수행하여 형성되는 중온 산화막을 사용한다. 이때, 통상적으로 상기 플로팅 게이트 전극은 불순물이 도핑된 폴리실리콘막 패턴을 사용한다.When using a composite film including an oxide film / nitride film / oxide film as the dielectric film pattern, an oxide film contacting the floating gate electrode uses a mesophilic oxide film formed by performing a chemical vapor deposition process. In this case, the floating gate electrode typically uses a polysilicon layer pattern doped with impurities.

상기 유전막 패턴으로 고유전율을 갖는 물질을 포함하는 유전막 패턴을 사용하는 경우, 상기 고유전율을 갖는 물질을 포함하는 유전막 패턴과 플로팅 게이트 전극 사이에 산화막을 더 형성한다. 상기 산화막은 상기 플로팅 게이트 전극에 포함된 불순물이 상기 유전막 패턴으로 이동하는 것을 억제하기 위한 막으로써, 상기 산화막으로 중온 산화막을 사용한다.When using a dielectric film pattern including a material having a high dielectric constant as the dielectric film pattern, an oxide layer is further formed between the dielectric film pattern including the material having a high dielectric constant and the floating gate electrode. The oxide film is a film for suppressing the migration of impurities contained in the floating gate electrode to the dielectric film pattern, and a middle temperature oxide film is used as the oxide film.

상기 유전막 패턴에 사용되는 산화막으로 중온 산화막을 사용하는 이유는, 열 산화 공정으로 유전막 패턴의 산화막을 형성하는 경우, 열적 버짓이 증가하게 되고 이로 인하여 플로킹 게이트 전극에 포함된 불순물이 유전막 패턴으로 확산될 수 있어 상기 유전막 패턴을 열화시킬 수 있다.The reason for using the middle temperature oxide film as the oxide film used for the dielectric film pattern is that, when the oxide film of the dielectric film pattern is formed by the thermal oxidation process, the thermal budget is increased, whereby impurities included in the floating gate electrode are diffused into the dielectric film pattern. The dielectric layer pattern may be degraded.

또한, 상기 유전막 패턴의 산화막을 상기 플로팅 게이트 전극으로 기능하는 불순물을 포함하는 폴리실리콘막 패턴 상부 일부를 열 산화함으로써 형성되는 경우, 상기 불순물에 의해 상기 유전막 패턴의 산화막은 불균일한 두께를 가지며, 누설 전류의 양이 증가하게 된다.In addition, when the oxide layer of the dielectric layer pattern is formed by thermally oxidizing a portion of the upper portion of the polysilicon layer pattern including an impurity that functions as the floating gate electrode, the oxide layer of the dielectric layer pattern may have a non-uniform thickness due to the impurities. The amount of current will increase.

따라서, 상기 유전막 패턴의 산화막을 열 산화 공정으로 형성할 시, 상기와 같은 문제 발생을 방지하기 위한 공정이 절실하게 필요한 실정이다.Therefore, when the oxide film of the dielectric film pattern is formed by a thermal oxidation process, a process for preventing the occurrence of the above problem is urgently needed.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 불순물 확산 및 누설 전류가 억제된 불 휘발성 메모리 소자를 제공하는데 있다.One object of the present invention for solving the above problems is to provide a nonvolatile memory device in which impurity diffusion and leakage current are suppressed.

상기와 같은 문제점을 해결하기 위한 본 발명의 다른 목적은 상기 불 휘발성 메모리 소자를 형성하는 방법을 제공하는데 있다.Another object of the present invention for solving the above problems is to provide a method of forming the nonvolatile memory device.

상기 일 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 불 휘발성 메모리 소자는, 기판 상에 구비되는 터널 절연막과, 상기 터널 절연막 상에 구비되는 제1 도전막과, 상기 제1 도전막 상에 구비되며, 실리콘 산화물을 포함하는 제1 유전막과, 상기 제1 유전막 상에 구비되며, 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질을 포함하는 제2 유전막과, 상기 제2 유전막 상에 구비되는 제2 도전막을 포함한다.According to an aspect of the present invention for achieving the above object, a nonvolatile memory device, a tunnel insulating film provided on a substrate, a first conductive film provided on the tunnel insulating film, and on the first conductive film A second dielectric layer including a first dielectric layer on the first dielectric layer, a second dielectric layer on the first dielectric layer, and a high dielectric constant material having a higher dielectric constant than silicon nitride, and a second dielectric layer on the second dielectric layer. 2 conductive films.

본 발명의 일 실시예에 따르면, 상기 불 휘발성 메모리 소자는, 상기 터널 절연막 및 제1 도전막 사이에 구비되는 불순물이 도핑되지 않은 폴리실리콘막을 더 포함할 수 있다.In example embodiments, the nonvolatile memory device may further include a polysilicon layer that is not doped with impurities provided between the tunnel insulating layer and the first conductive layer.

본 발명의 다른 실시예에 따르면, 상기 제1 도전막은 불순물이 도핑된 폴리실리콘을 포함할 수 있다.According to another embodiment of the present invention, the first conductive layer may include polysilicon doped with an impurity.

본 발명의 또 다른 실시예에 따르면, 상기 제2 유전막은 Y2O3, HfO2, ZrO2, Nb2O5, BaTiO3 및 SrTiO3으로 이루어진 군으로부터 선택된 하나 또는 이들의 조합을 포함할 수 있다.According to another embodiment of the present invention, the second dielectric layer may include one or a combination thereof selected from the group consisting of Y 2 O 3 , HfO 2 , ZrO 2 , Nb 2 O 5 , BaTiO 3 and SrTiO 3 . have.

상기 다른 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 불 휘발성 메모리 소자의 형성 방법에 있어서, 기판 상에 터널 절연막을 형성한다. 상기 터널 절연막 상에 제1 도전막을 형성한다. 상기 제1 도전막 상에, 실리콘 산화물을 포함하는 제1 유전막을 형성한다. 상기 제1 유전막 상에, 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질을 포함하는 제2 유전막을 형성한다. 상기 제2 유전막 상에, 제2 도전막을 형성한다.According to an aspect of the present invention for achieving the above another object, in the method of forming a nonvolatile memory device, a tunnel insulating film is formed on a substrate. A first conductive film is formed on the tunnel insulating film. On the first conductive film, a first dielectric film containing silicon oxide is formed. On the first dielectric layer, a second dielectric layer including a high dielectric constant material having a higher dielectric constant than silicon nitride is formed. A second conductive film is formed on the second dielectric film.

본 발명의 일 실시예에 따르면, 상기 제1 유전막은, 상기 제1 도전막 상에, 불순물이 도핑되지 않은 폴리실리콘막을 형성하고, 상기 폴리실리콘막을 열 산화함으로써 형성할 수 있다.According to an embodiment of the present invention, the first dielectric layer may be formed by forming a polysilicon layer without doping impurities on the first conductive layer and thermally oxidizing the polysilicon layer.

본 발명의 다른 실시예에 따르면, 상기 열 산화은 400 내지 1,100℃의 공정 온도에서 수행될 수 있다.According to another embodiment of the present invention, the thermal oxidation may be performed at a process temperature of 400 to 1,100 ℃.

본 발명의 또 다른 실시예에 따르면, 상기 불순물이 도핑되지 않은 폴리실리콘막은 원자층 적층 공정에 의해 형성될 수 있다.According to another embodiment of the present invention, the polysilicon film not doped with the impurity may be formed by an atomic layer deposition process.

본 발명의 또 다른 실시예에 따르면, 상기 터널 절연막을 형성한 후, 상기 터널 절연막 및 제1 도전막 사이에 불순물이 도핑되지 않은 폴리실리콘막을 더 형성할 수 있다.According to another embodiment of the present invention, after the tunnel insulating film is formed, a polysilicon film not doped with impurities may be further formed between the tunnel insulating film and the first conductive film.

상기와 같은 본 발명에 따르면, 제1 유전막을 불순물이 도핑되지 않은 폴리실리콘막을 열 산화함으로써 형성함으로써, 우수한 막질의 제1 유전막을 획득할 수 있다. 또한, 상기 제1 유전막의 두께는 일정하며, 열적 버짓 발생이 억제되고 누설 전류 특성도 향상시킬 수 있다.According to the present invention as described above, by forming the first dielectric film by thermal oxidation of the polysilicon film doped with impurities, it is possible to obtain a first dielectric film of excellent film quality. In addition, the thickness of the first dielectric layer is constant, thermal budget generation can be suppressed and leakage current characteristics can be improved.

이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 막, 영역, 패드 또는 패턴들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 막, 영역, 패드 또는 패턴들이 기판, 각 막, 영역 또는 패드들의 "상에", "상부에" 또는 "상부면"에 형성되는 것으로 언급되는 경우에는 각 막, 영역, 패드 또는 패턴들이 직접 기판, 각 막, 영역, 패드 또는 패턴들 위에 형성되는 것을 의미하거나, 다른 막, 다른 영역, 다른 패드 또는 다른 패턴들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 막, 영역, 패드, 부위 또는 패턴들이 "제1", "제2", "제3" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 막, 영역, 패드, 부위 또는 패턴들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3" 및/또는 "예비"는 각 막, 영역, 패드, 부위 또는 패턴들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and those skilled in the art will appreciate the technical spirit of the present invention. The present invention may be embodied in various other forms without departing from the scope of the present invention. In the accompanying drawings, the dimensions of the substrate, film, region, pad or patterns are shown to be larger than the actual for clarity of the invention. In the present invention, when each film, region, pad or pattern is referred to as being formed "on", "upper" or "top surface" of a substrate, each film, region or pad, each film, region, Meaning that the pad or patterns are formed directly on the substrate, each film, region, pad or patterns, or another film, another region, another pad or other patterns may be additionally formed on the substrate. In addition, where each film, region, pad, region or pattern is referred to as "first," "second," "third," and / or "preliminary," it is not intended to limit these members, but only the cornea, To distinguish between areas, pads, regions or patterns. Thus, "first", "second", "third" and / or "preparation" may be used selectively or interchangeably for each film, region, pad, site or pattern, respectively.

이하, 본 발명의 실시예에 따른 불 휘발성 메모리 소자 및 이를 형성하는 방법에 대해 상세하게 설명하면 다음과 같다.Hereinafter, a nonvolatile memory device and a method of forming the same according to an embodiment of the present invention will be described in detail.

도 1은 본 발명의 일 실시예에 따른 불 휘발성 메모리 소자를 설명하기 위한 개략적인 단면도이다.1 is a schematic cross-sectional view illustrating a nonvolatile memory device according to an embodiment of the present invention.

도 1을 참조하면, 불 휘발성 메모리 소자는, 기판(100) 상에 구비되는, 터널 절연막 패턴(120), 플로팅 게이트 전극(124), 제1 유전막 패턴(126), 제2 유전막 패턴(128), 컨트롤 게이트 전극(130) 및 소스/드레인 영역(도시되지 않음)을 포함한다. 또한, 상기 터널 절연막 패턴(120) 및 플로팅 게이트 전극(124) 사이에 불순물 확산 방지막 패턴(122)이 더 구비될 수 있다.Referring to FIG. 1, a nonvolatile memory device includes a tunnel insulating film pattern 120, a floating gate electrode 124, a first dielectric film pattern 126, and a second dielectric film pattern 128 provided on a substrate 100. And a control gate electrode 130 and a source / drain region (not shown). In addition, an impurity diffusion barrier layer 122 may be further disposed between the tunnel insulation layer pattern 120 and the floating gate electrode 124.

기판(100)은 실리콘(silicon) 또는 게르마늄(germanium)을 포함하는 반도체 기판이거나, SOI(silicon on isolation) 기판일 수 있다.The substrate 100 may be a semiconductor substrate including silicon or germanium, or may be a silicon on isolation (SOI) substrate.

상세하게 도시되어 있지는 않지만, 상기 기판(100)에는 액티브 영역과 필드 영역을 한정하기 위하여 필드 절연막 패턴이 구비되어 있다.Although not shown in detail, the substrate 100 is provided with a field insulating layer pattern to define an active region and a field region.

터널 절연막 패턴(120)은 상기 기판(100)과 플로팅 게이트 전극(124)을 절연시키는 기능을 수행한다. 상기 터널 절연막 패턴(120)은 산화물을 포함하며, 예컨대 실리콘 산화물일 수 있다.The tunnel insulation layer pattern 120 insulates the substrate 100 from the floating gate electrode 124. The tunnel insulation layer pattern 120 may include an oxide, for example, silicon oxide.

플로팅 게이트 전극(124)은, 상기 터널 절연막 패턴(120) 상에 구비되며 육각면체 구조를 갖는다. 상기 플로팅 게이트 전극(124)은 불순물이 도핑된 폴리실리콘을 포함한다.The floating gate electrode 124 is provided on the tunnel insulating layer pattern 120 and has a hexagonal hexahedral structure. The floating gate electrode 124 includes polysilicon doped with impurities.

불순물 확산 방지막 패턴(122)은 상기 터널 절연막 패턴(120) 및 플로팅 게이트 전극(124) 사이에 구비되며, 상기 플로팅 게이트 전극(124)에 도핑된 불순물이 상기 터널 절연막 패턴(120)으로 확산되는 것을 억제하는 기능을 수행한다. 상 기 불순물 확산 방지막 패턴(122)은 불순물이 도핑되지 않은 폴리실리콘을 포함한다.The impurity diffusion barrier layer pattern 122 is provided between the tunnel insulation layer pattern 120 and the floating gate electrode 124, and the impurities doped in the floating gate electrode 124 are diffused into the tunnel insulation layer pattern 120. It performs the function of suppression. The impurity diffusion barrier layer 122 includes polysilicon that is not doped with impurities.

제1 유전막 패턴(126)은 상기 플로팅 게이트 전극(124) 상에 구비되며, 상기 플로팅 게이트 전극(124)과 컨트롤 게이트 전극(130) 사이를 절연하는 기능을 수행한다. 상기 제1 유전막 패턴(126)은 실리콘 산화물을 포함하며, 이후에 상세하게 설명되겠지만, 열 산화 공정으로 형성된 것으로, 평탄하고 우수한 막질을 가질 수 있다.The first dielectric layer pattern 126 is provided on the floating gate electrode 124 to insulate the floating gate electrode 124 from the control gate electrode 130. The first dielectric layer pattern 126 may include silicon oxide, and as will be described in detail later, the first dielectric layer pattern 126 is formed by a thermal oxidation process, and may have a flat and excellent film quality.

이로써, 상기 제1 유전막 패턴(126)의 열적 버짓(thermal budget)을 감소시킬 수 있다. 또한, 상기 제1 유전막 패턴(126)에서 발생하던 누설 전류도 억제할 수 있다.As a result, a thermal budget of the first dielectric layer pattern 126 may be reduced. In addition, the leakage current generated in the first dielectric layer pattern 126 may be suppressed.

제2 유전막 패턴(128)은 상기 제1 유전막 패턴(126) 상에 구비되며, 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질을 포함한다. 상기 고유전율 물질은 Y2O3, HfO2, ZrO2, Nb2O5, BaTiO3 및 SrTiO3을 포함할 수 있다.The second dielectric layer pattern 128 is provided on the first dielectric layer pattern 126 and includes a high dielectric constant material having a dielectric constant higher than that of silicon nitride. The high dielectric constant material may include Y 2 O 3 , HfO 2 , ZrO 2 , Nb 2 O 5 , BaTiO 3, and SrTiO 3 .

한편, 상기 제2 유전막 패턴(128)이 질화물 및 산화물이 적층된 구조를 가질 수도 있다.Meanwhile, the second dielectric layer pattern 128 may have a structure in which nitrides and oxides are stacked.

컨트롤 게이트 전극(130)은 상기 제2 유전막 패턴(128) 상에 구비되면, 일 방향으로 연장하는 바(bar) 형상을 갖는다. 상기 컨트롤 게이트 전극(130)은 금속, 금속 화합물 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다.When the control gate electrode 130 is provided on the second dielectric layer pattern 128, the control gate electrode 130 has a bar shape extending in one direction. The control gate electrode 130 may include polysilicon doped with a metal, a metal compound, or an impurity.

소스/드레인 영역은 상기 플로팅 게이트 전극(124), 제1 유전막 패턴(126), 제2 유전막 패턴(128) 및 컨트롤 게이트 전극(130)에 의해 노출된 기판(100) 표면 부위에 구비된다.The source / drain region is provided on a surface portion of the substrate 100 exposed by the floating gate electrode 124, the first dielectric layer pattern 126, the second dielectric layer pattern 128, and the control gate electrode 130.

또한, 도시되어 있지는 않지만, 상기 플로팅 게이트 전극(124), 제1 유전막 패턴(126), 제2 유전막 패턴(128) 및 컨트롤 게이트 전극(130) 측면에 스페이서들이 더 구비될 수 있으며, 상기 컨트롤 게이트 전극(130) 상부에 마스크가 더 구비될 수 있다. 상기 마스크 및 스페이서들은 질화물을 포함하며, 후속 공정에서 컨트롤 게이트 전극(130) 및 플로팅 게이트 전극(124)을 보호하는 기능을 수행한다.In addition, although not shown, spacers may be further provided on sides of the floating gate electrode 124, the first dielectric layer pattern 126, the second dielectric layer pattern 128, and the control gate electrode 130. A mask may be further provided on the electrode 130. The mask and spacers include nitride and serve to protect the control gate electrode 130 and the floating gate electrode 124 in a subsequent process.

이하, 도 1에 도시된 불 휘발성 메모리 소자를 형성하는 공정에 대하여 상세하게 설명하기로 한다.Hereinafter, a process of forming the nonvolatile memory device shown in FIG. 1 will be described in detail.

도 2 내지 도 8은 도 1에 도시된 불 휘발성 메모리 소자를 설명하기 위한 개략적인 공정 단면도들이다.2 to 8 are schematic process cross-sectional views for describing the nonvolatile memory device shown in FIG. 1.

도 2를 참조하면, 기판(100) 상에 터널 절연막(102)을 형성한다.Referring to FIG. 2, a tunnel insulating layer 102 is formed on a substrate 100.

상기 기판(100)은 실리콘 또는 게르마늄을 포함하는 반도체 기판 또는 SOI 기판일 수 있다. 그리고, 상기 기판(100)은 액티브 영역 및 필드 영역을 포함한다.The substrate 100 may be a semiconductor substrate or an SOI substrate including silicon or germanium. In addition, the substrate 100 includes an active region and a field region.

상기 터널 절연막(102)은 산화물을 포함하며, 예컨대, 실리콘 산화물을 포함할 수 있다. 상기 터널 절연막(102)은 화학 기상 증착(chemical vapor deposition) 공정 또는 열 산화(thermal oxidation) 공정에 의해 형성될 수 있다.The tunnel insulating layer 102 may include an oxide, for example, silicon oxide. The tunnel insulating layer 102 may be formed by a chemical vapor deposition process or a thermal oxidation process.

도 3을 참조하면, 상기 터널 절연막(102) 상에 불순물 확산 방지막(104)을 형성한다.Referring to FIG. 3, an impurity diffusion barrier 104 is formed on the tunnel insulation layer 102.

상기 불순물 확산 방지막(104)은 불순물이 도핑되지 않은 폴리실리콘을 포함한다. 상기 불순물 확산 방지막(104)은 화학 기상 증착 공정 또는 원자층 적층(atomic layer deposition) 공정에 의해 형성될 수 있다.The impurity diffusion barrier 104 includes polysilicon that is not doped with impurities. The impurity diffusion barrier layer 104 may be formed by a chemical vapor deposition process or an atomic layer deposition process.

상기 불순물 확산 방지막(104)은 상기 터널 절연막(102)으로 불순물이 이동하는 것을 억제하는 기능을 수행한다.The impurity diffusion preventing film 104 serves to suppress the migration of impurities to the tunnel insulating film 102.

도 4를 참조하면, 상기 불순물 확산 방지막(104) 상에 제1 도전막(106)을 형성한다.Referring to FIG. 4, a first conductive layer 106 is formed on the impurity diffusion barrier layer 104.

상기 제1 도전막(106)은 불순물이 도핑된 폴리실리콘을 포함하며, 상기 불순물은 N형 불순물 또는 P형 불순물일 수 있다. 상기 제1 도전막(106)은 화학 기상 증착 공정 또는 원자층 적층 공정에 의해 형성될 수 있다.The first conductive layer 106 may include polysilicon doped with impurities, and the impurities may be N-type impurities or P-type impurities. The first conductive layer 106 may be formed by a chemical vapor deposition process or an atomic layer deposition process.

상기 제1 도전막(106)은 이후에 플로팅 게이트 전극(124)으로 기능한다.The first conductive film 106 then functions as the floating gate electrode 124.

도 5를 참조하면, 상기 제1 도전막(106), 불순물 확산 방지막(104) 및 터널 절연막(102)을 식각하여, 제1 도전막 패턴(112), 예비 불순물 확산 방지막 패턴(110) 패턴 및 예비 터널 절연막 패턴(108)을 형성한다.Referring to FIG. 5, the first conductive layer 106, the impurity diffusion barrier layer 104, and the tunnel insulation layer 102 are etched to form a first conductive layer pattern 112, a preliminary impurity diffusion barrier layer pattern 110, and The preliminary tunnel insulating film pattern 108 is formed.

보다 상세하게 설명하면, 상기 제1 도전막(106) 상에 제1 마스크(도시되지 않음)를 형성하고, 상기 제1 마스크를 식각 마스크로 사용하여 상기 제1 도전막(106), 불순물 확산 방지막(104) 및 터널 절연막(102)을 식각하여, 일 방향으로 연장하는 제1 도전막 패턴(112), 예비 불순물 확산 방지막 패턴(110) 패턴 및 예비 터널 절연막 패턴(108)을 형성한다.In more detail, a first mask (not shown) is formed on the first conductive layer 106, and the first conductive layer 106 and the impurity diffusion barrier layer are formed using the first mask as an etching mask. The 104 and the tunnel insulating film 102 are etched to form a first conductive film pattern 112, a preliminary impurity diffusion barrier pattern 110 pattern and a preliminary tunnel insulation film pattern 108 extending in one direction.

상기 제1 도전막 패턴(112), 예비 불순물 확산 방지막 패턴(110) 패턴 및 예 비 터널 절연막 패턴(108)을 형성한 후, 상기 제1 마스크를 제거한다.After forming the first conductive layer pattern 112, the preliminary impurity diffusion barrier layer pattern 110, and the spare tunnel insulation layer pattern 108, the first mask is removed.

도 6을 참조하면, 상기 제1 도전막 패턴(112) 상에 불순물이 도핑되지 않은 폴리실리콘막(114)을 형성한다.Referring to FIG. 6, a polysilicon layer 114 that is not doped with impurities is formed on the first conductive layer pattern 112.

상기 불순물이 도핑되지 않은 폴리실리콘막(114)은 원자층 적층 공정에 의해 형성된다. 상기 원자층 적층 공정은 약 400 내지 700℃ 온도에서 수행될 수 있다.The polysilicon film 114 which is not doped with the impurity is formed by an atomic layer deposition process. The atomic layer deposition process may be performed at a temperature of about 400 to 700 ℃.

이와 같이 원자층 적층 공정에 의해 형성된 불순물이 도핑되지 않은 폴리실리콘막(114)은 우수한 막질을 가지며 목적하는 두께를 균일하게 가질 수 있다.As such, the polysilicon film 114 which is not doped with impurities formed by the atomic layer deposition process may have excellent film quality and have a desired thickness uniformly.

여기에서, 상기 불순물이 도핑되지 않은 폴리실리콘막(114)의 두께에 따라, 이후 플로팅 게이트 전극(124) 및 유전막 패턴으로부터 발생되는 열적 버짓을 조절할 수 있다. 본 실시예에서 상기 불순물이 도핑되지 않은 폴리실리콘막(114)의 두께를 식 1에 기재한다.Here, the thermal budget generated from the floating gate electrode 124 and the dielectric layer pattern may be adjusted according to the thickness of the polysilicon layer 114 which is not doped with the impurity. In the present embodiment, the thickness of the polysilicon film 114 which is not doped with impurities is described in Equation 1.

[식 1][Equation 1]

폴리실리콘막의 두께 = [(열적 버짓에 의해 확산되는 불순물의 두께) + (플로팅 게이트 전극과 제2 유전막 패턴 사이의 계면 산화막의 두께)] × 0.45Thickness of polysilicon film = [(thickness of impurities diffused by thermal budget) + (thickness of interfacial oxide film between floating gate electrode and second dielectric film pattern)] × 0.45

도 7을 참조하면, 상기 불순물이 도핑되지 않은 폴리실리콘막(114)을 열 산화하여 제1 유전막(116)을 형성한다. 이때, 상기 제2 유전막(118)은 실리콘 산화물을 포함한다.Referring to FIG. 7, the first dielectric layer 116 is formed by thermally oxidizing the polysilicon layer 114 which is not doped with impurities. In this case, the second dielectric layer 118 includes silicon oxide.

보다 상세하게 설명하면, 상기 불순물이 도핑되지 않은 폴리실리콘막(114)을 400 내지 1,100℃ 온도에서 열 산화 공정을 수행하면, 상기 불순물이 도핑되지 않은 폴리실리콘막(114)은 실리콘 산화막으로 변환된다.In more detail, when the polysilicon film 114 which is not doped with impurities is thermally oxidized at 400 to 1,100 ° C., the polysilicon film 114 that is not doped with impurities is converted into a silicon oxide film. .

상기 제1 유전막(116)은 불순물이 도핑되지 않은 폴리실리콘막(114)을 열 산화함으로써 형성됨으로써, 열적 버짓(thermal budget)에 의해 불순물이 제1 도전막 패턴(112)으로 이동하는 것을 억제할 수 있다. 따라서, 누설 전류(leakage current) 생성을 미연에 방지할 수 있다.The first dielectric layer 116 is formed by thermally oxidizing the polysilicon layer 114 that is not doped with impurities, thereby suppressing the migration of impurities to the first conductive layer pattern 112 by a thermal budget. Can be. Accordingly, generation of leakage current can be prevented in advance.

도 8을 참조하면, 상기 제1 유전막(116) 상에 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질을 포함하는 제2 유전막(118)을 형성한다.Referring to FIG. 8, a second dielectric layer 118 including a high dielectric constant material having a higher dielectric constant than silicon nitride is formed on the first dielectric layer 116.

상기 고유전율 물질은 Y2O3, HfO2, ZrO2, Nb2O5, BaTiO3 및 SrTiO3을 포함한다.The high dielectric constant material includes Y 2 O 3 , HfO 2 , ZrO 2 , Nb 2 O 5 , BaTiO 3 and SrTiO 3 .

이때, 상기 제2 유전막(118)은 상기 제1 도전막 패턴(112) 상에 바로 형성하기 어렵다. 그래서 상기 제1 유전막(116)은 상기 제2 유전막(118)의 형성을 보다 용이하게 할 수 있다.In this case, the second dielectric layer 118 may not be directly formed on the first conductive layer pattern 112. Thus, the first dielectric layer 116 may facilitate the formation of the second dielectric layer 118.

한편, 상기 제2 유전막(118)은 질화막 및 산화막이 적층된 구조를 가질 수도 있다.The second dielectric layer 118 may have a structure in which a nitride layer and an oxide layer are stacked.

다시 도 1을 참조하면, 상기 제2 유전막(118) 상에 제2 도전막(도시되지 않음)을 형성한다.Referring back to FIG. 1, a second conductive layer (not shown) is formed on the second dielectric layer 118.

상기 제2 도전막은 금속, 금속 화합물 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 제2 도전막은 화학 기상 증착 공정, 원자층 적층 공정 또는 물리 기상 증착(physical vapor deposition) 공정에 의해 형성될 수 있다.The second conductive layer may include polysilicon doped with a metal, a metal compound, or an impurity. The second conductive layer may be formed by a chemical vapor deposition process, an atomic layer deposition process, or a physical vapor deposition process.

상기 제2 도전막 상에 제2 마스크(도시되지 않음)를 형성한다. 상기 제2 마스크를 식각 마스크로 사용하여 상기 제2 도전막, 제2 유전막(118), 제1 유전 막(116), 제1 도전막 패턴(112), 예비 불순물 확산 방지막 패턴(110) 패턴 및 예비 터널 절연막 패턴(108)을 식각하여, 컨트롤 게이트 전극(130), 제2 유전막 패턴(128), 제1 유전막 패턴(126), 플로팅 게이트 전극(124), 불순물 확산 방지막 패턴(122) 및 터널 절연막 패턴(120)을 형성한다.A second mask (not shown) is formed on the second conductive film. The second conductive layer, the second dielectric layer 118, the first dielectric layer 116, the first conductive layer pattern 112, and the preliminary impurity diffusion barrier pattern 110 using the second mask as an etching mask; The preliminary tunnel insulation layer pattern 108 is etched to control the control gate electrode 130, the second dielectric layer pattern 128, the first dielectric layer pattern 126, the floating gate electrode 124, the impurity diffusion barrier layer 122, and the tunnel. The insulating film pattern 120 is formed.

이때, 상기 컨트롤 게이트 전극(130), 제2 유전막 패턴(128) 및 제1 유전막 패턴(126)은 상기 제1 도전막 패턴(112)의 연장 방향과 수직된 방향으로 연장하는 바 형상을 갖는다. 그리고, 상기 플로팅 게이트 전극(124), 불순물 확산 방지막 패턴(122) 및 터널 절연막 패턴(120)은 육면체 구조를 갖는다.In this case, the control gate electrode 130, the second dielectric layer pattern 128, and the first dielectric layer pattern 126 have a bar shape extending in a direction perpendicular to the extending direction of the first conductive layer pattern 112. In addition, the floating gate electrode 124, the impurity diffusion barrier layer pattern 122, and the tunnel insulation layer pattern 120 have a hexahedral structure.

이어서, 상기 터널 절연막 패턴(120), 불순물 확산 방지막 패턴(122), 플로팅 게이트, 제1 유전막 패턴(126), 제2 유전막 패턴(128) 및 컨트롤 게이트 전극(130)에 의해 노출된 기판(100) 표면으로 불순물을 주입하여 소스/드레인 영역(도시되지 않음)을 형성한다.Subsequently, the substrate 100 exposed by the tunnel insulation layer pattern 120, the impurity diffusion barrier layer 122, the floating gate, the first dielectric layer pattern 126, the second dielectric layer pattern 128, and the control gate electrode 130. Impurity is implanted into the surface to form a source / drain region (not shown).

이로써, 기판(100) 상에, 터널 절연막 패턴(120), 불순물 확산 방지막 패턴(122), 플로팅 게이트 전극(124), 제1 유전막 패턴(126), 제2 유전막 패턴(128), 컨트롤 게이트 전극(130) 및 소스/드레인을 포함하는 불 휘발성 메모리 소자를 형성할 수 있다.Accordingly, the tunnel insulation layer pattern 120, the impurity diffusion barrier layer pattern 122, the floating gate electrode 124, the first dielectric layer pattern 126, the second dielectric layer pattern 128, and the control gate electrode are formed on the substrate 100. A nonvolatile memory device including 130 and a source / drain may be formed.

상기와 같이 상기 제1 유전막 패턴(126)을 불순물이 도핑되지 않은 폴리실리콘막(114)을 열 산화함으로써 형성함으로써, 제1 유전막 패턴(126)은 평탄하고 우수한 막질을 갖는다. 또한, 상기 제1 유전막 패턴(126)을 형성함으로써, 불 휘발성 메모리 소자의 열적 버짓을 감소시키고, 누설 전류 특성을 향상시킬 수 있다.As described above, the first dielectric layer pattern 126 is formed by thermally oxidizing the polysilicon layer 114 which is not doped with impurities, so that the first dielectric layer pattern 126 has a flat and excellent film quality. In addition, by forming the first dielectric layer pattern 126, thermal budget of the nonvolatile memory device may be reduced, and leakage current characteristics may be improved.

상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 불순물이 도핑되지 않은 폴리실리콘막을 열 산화하여 제1 유전막을 형성함으로써, 형성된 제1 유전막은 평탄하고 우수한 막질을 갖는다. 상기 제1 유전막을 포함하는 불 휘발성 메모리 소자의 열적 버짓을 감소시키고, 누설 전류 특성을 향상시킬 수 있다. 따라서, 불 휘발성 메모리 소자의 신뢰성을 향상시킬 수 있다.As described above, according to the preferred embodiment of the present invention, by thermally oxidizing the polysilicon film not doped with impurities to form the first dielectric film, the formed first dielectric film has a flat and excellent film quality. The thermal budget of the nonvolatile memory device including the first dielectric layer may be reduced, and the leakage current characteristic may be improved. Therefore, the reliability of the nonvolatile memory device can be improved.

또한, 상기 불순물 확산 방지막 패턴을 터널 절연막 패턴 및 플로팅 게이트 전극 사이에 더 구비함으로써, 상기 플로팅 게이트 전극으로부터 상기 터널 절연막 패턴으로 불순물이 확산되는 것을 억제할 수 있다.Further, by further providing the impurity diffusion barrier layer pattern between the tunnel insulation layer pattern and the floating gate electrode, it is possible to suppress the diffusion of impurities from the floating gate electrode to the tunnel insulation layer pattern.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the foregoing has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.

Claims (9)

기판 상에 구비되는 터널 절연막(tunnel dielectric layer);A tunnel dielectric layer provided on the substrate; 상기 터널 절연막 상에 구비되는 제1 도전막;A first conductive film provided on the tunnel insulating film; 상기 제1 도전막 상에 구비되며, 실리콘 산화물(silicon oxide)을 포함하는 제1 유전막;A first dielectric layer provided on the first conductive layer and including silicon oxide; 상기 제1 유전막 상에 구비되며, 실리콘 질화물(silicon nitride)보다 높은 유전 상수를 갖는 고유전율(high-k) 물질을 포함하는 제2 유전막; 및A second dielectric layer on the first dielectric layer, the second dielectric layer including a high-k material having a dielectric constant higher than that of silicon nitride; And 상기 제2 유전막 상에 구비되는 제2 도전막을 포함하는 불 휘발성 메모리 소자.A nonvolatile memory device comprising a second conductive film provided on the second dielectric film. 제1항에 있어서, 상기 터널 절연막 및 제1 도전막 사이에 구비되는 불순물이 도핑되지 않은 폴리실리콘막을 더 포함하는 것을 특징으로 하는 불 휘발성 메모리 소자.The nonvolatile memory device of claim 1, further comprising a polysilicon film that is not doped with impurities provided between the tunnel insulating layer and the first conductive layer. 제1항에 있어서, 상기 제1 도전막은 불순물이 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 불 휘발성 메모리 소자.The nonvolatile memory device of claim 1, wherein the first conductive layer comprises polysilicon doped with impurities. 제1항에 있어서, 상기 제2 유전막은 Y2O3, HfO2, ZrO2, Nb2O5, BaTiO3 및 SrTiO3으로 이루어진 군으로부터 선택된 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 불 휘발성 메모리 소자.The method of claim 1, wherein the second dielectric layer comprises one or a combination thereof selected from the group consisting of Y 2 O 3 , HfO 2 , ZrO 2 , Nb 2 O 5 , BaTiO 3, and SrTiO 3 . Volatile memory device. 기판 상에 터널 절연막을 형성하는 단계;Forming a tunnel insulating film on the substrate; 상기 터널 절연막 상에 제1 도전막을 형성하는 단계;Forming a first conductive film on the tunnel insulating film; 상기 제1 도전막 상에, 실리콘 산화물을 포함하는 제1 유전막을 형성하는 단계;Forming a first dielectric layer including silicon oxide on the first conductive layer; 상기 제1 유전막 상에, 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질을 포함하는 제2 유전막을 형성하는 단계; 및Forming a second dielectric layer on the first dielectric layer, the second dielectric layer including a high dielectric constant material having a higher dielectric constant than silicon nitride; And 상기 제2 유전막 상에, 제2 도전막을 형성하는 단계를 포함하는 불 휘발성 메모리 소자의 형성 방법.Forming a second conductive layer on the second dielectric layer. 제5항에 있어서, 상기 제1 유전막을 형성하는 단계는,The method of claim 5, wherein the forming of the first dielectric layer comprises: 상기 제1 도전막 상에, 불순물이 도핑되지 않은 폴리실리콘막을 형성하는 단계; 및Forming a polysilicon film not doped with impurities on the first conductive film; And 상기 폴리실리콘막을 열 산화(thermal oxidation)하여, 실리콘 산화물을 포함하는 제1 유전막을 형성하는 단계를 포함하는 불 휘발성 메모리 소자의 형성 방법.And thermally oxidizing the polysilicon layer to form a first dielectric layer including silicon oxide. 제6항에 있어서, 상기 열 산화은 400 내지 1,100℃의 공정 온도에서 수행되는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성 방법.The method of claim 6, wherein the thermal oxidation is performed at a process temperature of 400 to 1,100 ° C. 8. 제6항에 있어서, 상기 불순물이 도핑되지 않은 폴리실리콘막은 원자층 적층(atomic layer deposition) 공정에 의해 형성되는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성 방법.7. The method of claim 6, wherein the polysilicon film not doped with impurities is formed by an atomic layer deposition process. 제5항에 있어서, 상기 터널 절연막을 형성한 후,The method of claim 5, wherein after the tunnel insulating film is formed, 상기 터널 절연막 및 제1 도전막 사이에 불순물이 도핑되지 않은 폴리실리콘막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성 방법.And forming a non-doped polysilicon film between the tunnel insulating film and the first conductive film.
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