KR20080111266A - Probe substrate assembly - Google Patents
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Abstract
Description
도 1은 종래의 프로브 카드의 개략적인 구성을 도시한 도면.1 is a view showing a schematic configuration of a conventional probe card.
도 2는 종래의 분할편을 이용하여 프로브 기판을 확장하는 경우 발생하는 조립 오차를 모식적으로 도시한 도면.FIG. 2 is a diagram schematically illustrating an assembly error occurring when the probe substrate is expanded using a conventional divided piece. FIG.
도 3은 본 발명의 일 실시예에 따른 복수 개의 분할편을 이용하여 확장된 프로브 기판 조립체를 개략적으로 도시한 도면.3 is a schematic illustration of an extended probe substrate assembly using a plurality of split pieces in accordance with one embodiment of the present invention.
도 4는 본 발명의 일 실시예에 따른 실리콘 기판 어레이와 정렬 가이드부의 배치를 개략적으로 도시한 도면.4 is a schematic view showing the arrangement of the silicon substrate array and the alignment guide portion according to an embodiment of the present invention.
도 5는 본 발명의 일 실시예에 따른 서로 접합되는 분할편 사이에 형성된 정렬부를 도시한 도면.5 is a view showing an alignment portion formed between the divided pieces bonded to each other according to an embodiment of the present invention.
도 6a 내지 6e는 본 발명의 일 실시예에 따른 분할편을 형성하기 위한 공정을 도시한 도면.6A-6E illustrate a process for forming a divided piece according to an embodiment of the present invention.
도 7은 도 6은 프로브 기판 조립체의 단면을 개략적으로 도시한 도면.FIG. 7 schematically illustrates a cross section of the probe substrate assembly. FIG.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
100: 제1 실리콘 기판 어레이 600: 제2 실리콘 기판 어레이100: first silicon substrate array 600: second silicon substrate array
110, 120: 실리콘 기판 행 200: 정렬 가이드부110, 120: silicon substrate row 200: alignment guide portion
300: 콘택 홀 400: 정렬부300: contact hole 400: alignment unit
410: 제1 요철부 420: 제2 요철부410: first uneven portion 420: second uneven portion
500: 보강 기판500: reinforcing substrate
본 발명은 프로브 카드의 실리콘 기판에 관한 것으로서, 보다 상세하게는 프로브가 고정 및 정렬되는 실리콘 기판을 다수로 분할하여 이들을 서로 정렬되도록 결합시켜 크기의 확장 및 조절이 가능한 프로브 기판 조립체에 있어서, 결합에 의해 발생하는 오차를 감소시킬 수 있는 프로브 기판 조립체에 관한 것이다.The present invention relates to a silicon substrate of a probe card, and more particularly, to a probe substrate assembly capable of expanding and adjusting the size by dividing a plurality of silicon substrates to which the probe is fixed and aligned, and combining them so as to be aligned with each other. A probe substrate assembly capable of reducing errors caused by the present invention.
일반적으로 프로브 카드는 반도체 메모리, 평면 디스플레이(FPD) 등의 반도체 소자의 제작 중 또는 제작 후에 그 결함 유무를 테스트하기 위하여, 웨이퍼와 반도체 소자 검사 장비를 전기적으로 연결시켜서 검사 장비의 전기적 신호를 웨이퍼에 형성된 반도체 다이(die)에 전달하여 주고, 반도체 다이로부터 돌아오는 신호를 반도체 소자의 검사 장비에 전달하는 장치이다.In general, the probe card electrically connects the wafer and the semiconductor device inspection equipment to test whether there is a defect during or after fabrication of a semiconductor device such as a semiconductor memory, a flat panel display (FPD), and transmits an electrical signal of the inspection equipment to the wafer. It is a device for transmitting to the formed semiconductor die (die), and the signal returned from the semiconductor die to the inspection equipment of the semiconductor element.
도 1은 종래의 프로브 카드의 개략적인 구성을 도시한 도면이다.1 is a view showing a schematic configuration of a conventional probe card.
종래의 프로브 카드는 인쇄 회로 기판(PCB; Printed Circuit Board)(10)과, 공간 변환기(20)와, 인쇄 회로 기판(10)과 공간 변환기(20)를 전기적으로 접속해 주는 인터페이스 수단(30)과, 공간 변환기(20)에 장착되는 프로브(40)를 구비하고 있다. 또한, 도 1에 도시되어 있지는 않지만 프로브 카드는 통상 공간 변환기(20)의 기하학적 변형을 보상하는 변형 보상 수단 또는 공간 변환기(20)의 평탄도를 조절하는 평탄도 조절 수단을 구비한다.The conventional probe card includes a printed circuit board (PCB) 10, a
인쇄 회로 기판(10)은 반도체 검사 장비로부터 송신된 전기 신호를 수신하며, 수신된 전기 신호는 인터페이스 수단(30)을 통하여 공간 변환기(20)에 장착된 프로브(40)로 전달하는 한편, 프로브(40)로부터 전달된 신호를 역방향으로 반도체 검사 장비로 전달하는 회로를 포함한다.The printed
공간 변환기(space transformer)(20)는 통상 세라믹 기판을 다층으로 형성한 MLC (Multi Layer Ceramic)의 형태로 제작된다. 공간 변환기(20)는 상부면 및 하부면에 패드가 형성되는데, 상부면에 형성된 패드 간격(피치)과 하부면에 형성된 패드 간격(피치)이 상이하게 형성되어 피치 변환의 기능을 수행하며, 상부면에 형성된 패드와 하부면에 형성된 패드는 공간 변환기(20)의 내부 배선에 의해 전기적으로 연결된다. 또한, 공간 변환기(20)의 상부면에 형성된 복수 개의 패드(50)에는 MEMS (MicroElectric Mechanical System) 방식으로 제작된 다수의 미세한 프로브(40)가 직접 부착되거나 프로브가 장착된 프로브 기판 조립체를 통해 운반되어 부착된다.The
한국 특허공개 제10-2006-0058189호에는 프로브 기판 조립체에 관한 기술이 개시되어 있다. 상기 한국 특허공개 제10-2006-0058189호에는 단층 실리콘 기판 형태의 프로브 기판에 형성된 다수의 컨택 홀에 프로브를 삽입하여 고정한 후, 강성을 보강하기 위해 상기 프로브 기판에 보강 기판을 결합시켜 조립체를 형성한 다음 상기 프로브 기판 조립체를 공간 변환기에 장착함으로써, 보강 기판에 형성된 오픈 영역을 통해 노출된 복수 개의 프로브 선단과 공간 변환기에 형성된 복수 개의 패드를 일괄 접촉시키는 방법이 제안되어 있다.Korean Patent Publication No. 10-2006-0058189 discloses a technique relating to a probe substrate assembly. In Korean Patent Publication No. 10-2006-0058189, a probe is inserted into and fixed to a plurality of contact holes formed in a probe substrate in the form of a single layer silicon substrate, and then an assembly is formed by bonding a reinforcement substrate to the probe substrate to reinforce rigidity. Then, by attaching the probe substrate assembly to the space transducer, a method of collectively contacting the plurality of probe tips exposed through the open area formed in the reinforcement substrate and the plurality of pads formed in the space transducer is proposed.
그러나, 이러한 종래의 프로브 카드(10)는 MEMS 공정중의 하나인 딥 실리콘 식각 공정(DRIE)을 이용하여 제작되기 때문에 제작되는 크기에 제한을 가지는 문제점을 가지고 있었다.However, since the
또한, 종래의 프로브 카드(10)는 피검사체를 이루는 대상물의 크기에 따라 그 크기 및 프로브가 위치하는 면적이 정해지는데, 프로브 카드(10)의 크기는 제작과정에서 정해지므로 피검사체를 이루는 대상물의 크기 변화에 따라 대응할 수 없기 때문에 이러한 대상물의 크기, 예컨대 웨이퍼의 경우 6인치, 8인치, 12인치 웨이퍼에 해당하는 프로브 카드를 각각 생산하기 위한 장비를 갖추어야 하는 문제점을 가지고 있었다.In addition, the
한편, 프로브 카드의 크기 제한을 극복하기 위한 방법으로는 복수 개의 분할편을 조립하여 프로브 기판을 확장하는 방법이 알려져 있으나, 이 경우 복수 개의 분할편을 조립함으로써 평탄도 저하 및 조립 오차가 발생하는 문제점이 있었다.Meanwhile, as a method for overcoming the size limitation of the probe card, a method of expanding a probe substrate by assembling a plurality of split pieces is known, but in this case, the flatness decreases and an assembly error occurs by assembling the plurality of split pieces. There was this.
도 2는 분할편을 이용하여 프로브 기판을 확장하는 경우 발생하는 조립 오차를 모식적으로 도시하고 있다. 도 2에 도시된 바와 같이 분할편(60a, 60b, 60c, 60d)을 이용하여 프로브 기판을 확장하는 경우, 각각의 분할편 간의 조립 공차에 의해 X축 및 Y축 방향으로 발생하는 조립공차에 의해 분할편간의 상대적인 회전이 발생할 수 있고, 이 경우 프로브 기판에 장착되는 프로브의 오정렬을 유발하여 테 스트 결과의 불량을 초래할 수 있다.2 schematically illustrates assembly errors that occur when the probe substrate is expanded by using the divided pieces. As shown in FIG. 2, when the probe substrate is extended using the
본 발명은 상술한 종래의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 프로브가 고정 및 정렬되는 실리콘 기판을 분할편으로 하되, 이들을 조립하여 프로브 기판을 확장하는 경우 조립 오차 및 평탄도 저하를 개선할 수 있는 프로브 기판 조립체를 제공하는 것을 목적으로 한다. The present invention is to solve the above-mentioned conventional problems, an object of the present invention is to divide the silicon substrate to which the probe is fixed and aligned as a split piece, when assembling them to extend the probe substrate to improve the assembly error and flatness reduction It is an object of the present invention to provide a probe substrate assembly capable of doing so.
또한, 본 발명은 다수로 분할된 실리콘 기판을 서로 결합함에 있어 그 결합이 용이한 프로브 기판 조립체를 제공함을 목적으로 한다.In addition, an object of the present invention is to provide a probe substrate assembly that is easy to combine in bonding a plurality of divided silicon substrates to each other.
상기 목적을 달성하기 위한 본 발명의 제1 측면은, 보강 기판과; 상기 보강 기판의 일 표면에 결합되는 제1 실리콘 기판 어레이와; 상기 제1 실리콘 기판 어레이를 둘러싸도록 상기 보강 기판의 상기 일 표면 둘레에 고정되는 제1 정렬 가이드부를 포함하며, 상기 제1 실리콘 기판 어레이는, 복수 개의 분할편이 접합된 실리콘 기판 행을 복수 개 포함하되, 서로 인접하는 상기 실리콘 기판 행은, 상기 분할편의 접합부가 서로 엇갈리도록 배치되는 것을 특징으로 하는 프로브 기판 조립체를 제공한다.A first aspect of the present invention for achieving the above object is a reinforcing substrate; A first silicon substrate array coupled to one surface of the reinforcing substrate; A first alignment guide portion fixed around the surface of the reinforcement substrate to surround the first silicon substrate array, wherein the first silicon substrate array includes a plurality of silicon substrate rows having a plurality of divided pieces bonded thereto; And the rows of silicon substrates adjacent to each other are arranged such that the junctions of the divided pieces are staggered from each other.
또한, 본 발명의 일 실시예에 따른 프로브 기판 조립체는 상기 복수 개의 분할편의 측면에 인접하는 분할편과 요철 결합을 위한 정렬부를 더 포함할 수 있으 며, 상기 정렬부는, 제1 요철부와, 제1 요철부와는 다른 형상으로 상기 제1 요철부 사이에 형성되는 제2 요철부를 포함할 수 있다.In addition, the probe substrate assembly according to an embodiment of the present invention may further include an alignment part for uneven coupling with the divided pieces adjacent to the side surfaces of the plurality of divided pieces, wherein the alignment part includes a first uneven part and a first uneven part; It may include a second uneven portion formed between the first uneven portion in a shape different from the 1 uneven portion.
이때, 상기 제2 요철부의 폭은 상기 제1 요철부의 폭보다 넓게 형성되는 것이 바람직하다.At this time, the width of the second uneven portion is preferably formed to be wider than the width of the first uneven portion.
나아가, 본 발명에 따른 프로브 기판 조립체는 상기 보강 기판의 다른 일 표면에는 제2 실리콘 어레이 및 제2 정렬 가이드가 결합될 수 있다. 상기 제2 실리콘 어레이는 상기 제1 실리콘 어레이와 마찬가지로 복수 개의 분할편을 결합하는 방식으로 형성될 수 있다.Furthermore, in the probe substrate assembly according to the present invention, the second silicon array and the second alignment guide may be coupled to the other surface of the reinforcing substrate. Like the first silicon array, the second silicon array may be formed by combining a plurality of divided pieces.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and like reference numerals designate like parts throughout the specification.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a part is "connected" to another part, this includes not only "directly connected" but also "electrically connected" with another element in between. . In addition, when a part is said to "include" a certain component, which means that it may further include other components, except to exclude other components unless otherwise stated.
도 3에는 본 발명의 일 실시예에 따른 복수 개의 분할편을 이용하여 확장된 프로브 기판 조립체가 개략적으로 도시되어 있다.3 schematically illustrates a probe substrate assembly expanded using a plurality of split pieces according to an embodiment of the present invention.
도시된 바와 같이, 본 발명의 제1 실시예에 따른 프로브 기판 조립체는 보강 기판(500)과, 상기 보강 기판(500)의 일 표면에 결합되는 제1 실리콘 기판 어레이(100)와, 상기 제1 실리콘 기판 어레이(100)를 둘러싸도록 상기 보강 기판(500)의 상기 일 표면 둘레에 고정되는 제1 정렬 가이드부(210)을 포함한다.As shown, the probe substrate assembly according to the first embodiment of the present invention includes a
제1 실리콘 기판 어레이(100)는 제1 및 제2 실리콘 기판 행(110; 120)을 포함하며, 제1 및 제2 실리콘 기판 행(110; 120) 각각은 복수 개의 분할편, 예컨대 두개의 분할편(110a, 110b; 120a, 120b)을 일렬로 연결하여 접합된다.The first
각각의 분할편(110a, 110b, 120a, 120b)은 실리콘 재질로 형성되고, 각각의 분할편(110a, 110b, 120a, 120b)에는 프로브가 삽입 장착되어 정렬되는 다수의 콘택홀(300)이 수직으로 관통하도록 형성된다. 분할편(110a, 110b, 120a, 120b)은 서로 수평되게 배열되어 연속된 하나의 면을 가지게 되며, 분할편(110a, 110b, 120a, 120b)의 배열 개수에 따라 프로브가 설치되는 면적의 크기가 조절된다. Each of the divided
상기 제1 실리콘 기판 어레이(100)는 보강 기판(500)의 일 표면에 장착된다.The first
보강 기판(500)에는 복수 개의 오픈 영역(510)이 형성되어, 분할편(110, 120)에 형성된 컨택홀(300)을 통해 삽입 장착되는 프로브가 통과하게 된다. 보강 기판 (500)은 실리콘, 유리, 세라믹 또는 금속으로 밀링 등의 기계 가공에 의해 제작될 수 있다. A plurality of
제1 정렬 가이드부(210)는 보강 기판(500)의 상기 일 표면에 장착된 제1 실리콘 기판 어레이(100)를 둘러싸도록 보강 기판(500)의 둘레를 따라 장착되어, 그 내측으로 제1 실리콘 기판 어레이(100)가 배치된다. 제1 정렬 가이드부(210)는 보강 기판(500)에 접착 또는 가이드 핀 등의 결합수단에 의해 고정될 수 있다.The first
제1 정렬 가이드부(210)에 의해 정의되는 영역의 내측으로 제1 실리콘 기판 어레이(100)가 배치되므로, 복수 개의 분할편(110a, 110b, 120a, 120b)이 조립되는 경우 그 접합부에서 발생하는 조립 공차에 의한 누적 오차가 제1 정렬 가이드부에 의해 제한된다.Since the first
한편, 도 2의 부분 확대도에 도시된 바와 같이, 각각의 분할편(110a, 110b, 120a, 120b)의 서로 접합되는 측면에는 요철 결합을 위한 정렬부(400)가 형성된다. 정렬부(400)는 분할편(110a, 110b, 120a, 120b)을 모든 방향에서 안정적으로 결합시키도록 분할편(110a, 110b, 120a, 120b)의 가장자리를 따라 마련됨이 바람직하다.On the other hand, as shown in the partial enlarged view of Figure 2, the side of the divided pieces (110a, 110b, 120a, 120b) bonded to each other is formed with an
도 4는 보강 기판(500)의 일 표면에 접합되는 제1 실리콘 기판 어레이(100)와 제1 정렬 가이드부(210)의 배치를 개략적으로 도시한 도면이다. 4 is a diagram schematically illustrating an arrangement of the first
도 4에 도시된 바와 같이, 제1 실리콘 기판 어레이(100)는 두개의 실리콘 기판 행(110, 120)을 포함하며, 각각의 실리콘 기판 행(110, 120)은 직렬로 결합된 두개의 분할편(110a, 110b, 120a, 120b)을 포함한다.As shown in FIG. 4, the first
실리콘 기판 행(110)에 포함된 두개의 분할편(110a, 110b)은, Y축 방향으로 접합부(130a)를 형성하는 한편, X축 방향으로는 분할편(110a)의 길이가 나머지 분할편(110b)의 길이보다 길게 형성된다.The two divided
또한, 다른 실리콘 기판 행(120)에 포함된 두개의 분할편(120a, 120b)은, Y 축 방향으로 접합부(130b)를 형성하는 한편, X축 방향으로 분할편(120b)의 길이가 나머지 분할편(120a)의 길이보다 길게 형성된다. In addition, the two divided
위와 같이 형성된 두개의 실리콘 기판 행(110, 120)은 다시 X축 방향으로 연장되는 접합부(130c)를 형성하도록 결합되며, 각각의 실리콘 기판 행(110, 120)을 구성하는 분할편의 X축 방향 길이 차이에 의해 접합부(130a)와 접합부(130b)는 Y축 방향으로 서로 엇갈리도록 형성된다. The two
위와 같이, 접합부(130a)와 접합부(130b)를 Y축 방향으로 서로 엇갈리도록 배치하면, 두개의 실리콘 기판 행(110, 120)이 접합되는 접합부(130c)에 있어서, 서로 대각선상으로 위치하는 분할편(110a)과 분할편(120b)을 정렬부(400)을 통해 서로 요철 결합시킬 수 있다.As described above, when the
즉, 도 2에 도시된 종래기술과 달리, 대각선 방향으로 배치되는 분할편(110a)을 분할편(120b)과 접합시킴으로써, 분할편(110a, 110b; 120a, 120b)의 정렬부(400)에 형성된 요철 구조물이 갖는 조립 공차, 즉 여유 공간에 의해 분할편(110a, 110b; 120a, 120b)이 제1 실리콘 기판 어레이(100)의 중심부에서 미세하게 회전하여 발생하는 조립 오차를 감소시킬 수 있다.That is, unlike the prior art illustrated in FIG. 2, by dividing the divided
또한, 제1 실리콘 기판 어레이(110)의 분할편(110a)과 분할편(110b)이 제2 실리콘 어레이(120)의 분할편(120b)에 동시에 요철 결합하므로, 분할편(110a)과 분할편(120a) 사이 및 분할편(110b)와 분할편(120b) 사이에서 X축 방향으로의 오차가 최소화 될 수 있다.In addition, since the divided
나아가, 제1 실리콘 기판 어레이(100)의 둘레에 구비되는 제1 정렬 가이드 부(210)는 접합된 분할편(110a, 110b; 120a, 120b)의 외곽 경계선을 정의하므로, 이와 같이 외곽 경계선이 제한되면 분할편(110a, 110b; 120a, 120b)이 연속적으로 결합됨으로써 발생하는 조립 공차에 의한 누적 오차를 최소화할 수 있다. Furthermore, since the first
한편, 상기 보강 기판(500)의 다른 일 표면에는 제2 실리콘 어레이(600; 도 7 도시) 및 제2 정렬 가이드(220; 도 7 도시)가 결합될 수 있다. 상기 제2 실리콘 어레이(600)는 상기 제1 실리콘 어레이(100)와 마찬가지로 복수 개의 분할편을 결합하는 방식으로 형성될 수 있다. 다만, 제1 실리콘 어레이(100)과 제2 실리콘 어레이(600)는 이들을 구성하는 복수 개의 분할편의 배치가 상이할 수 있으며, 프로브가 장착되는 컨택 홀에 있어서도 그 위치가 상호 대응되는 것으로 충분하고 구체적인 컨택 홀의 크기에 있어서는 상이할 수 있다.Meanwhile, a second silicon array 600 (FIG. 7) and a second alignment guide 220 (FIG. 7) may be coupled to another surface of the reinforcing
상기 보강 기판(500)의 다른 일 표면에는 상기 일 표면과 마찬가지로 복수 개의 분할편동일한 형태로 제2 실리콘 기판 어레이(600; 도 7 도시) 및 제2 정렬 가이드부(220; 도 7 도시)가 결합될 수 있다.The second silicon substrate array 600 (shown in FIG. 7) and the second alignment guide unit 220 (shown in FIG. 7) are coupled to the other surface of the reinforcing
본 실시예에서는 두개의 분할편으로 이루어진 실리콘 기판 행(110, 120) 두개를 포함하는 실리콘 기판 어레이(100)을 예시하였으나, 실리콘 기판 행을 이루는 분할편의 개수 및 실리콘 기판 행이 개수가 두개 이상일 수 있음은 자명하다.In the present exemplary embodiment, the
도 5에는 서로 접합되는 분할편 사이에 형성된 정렬부(400)에 관한 일 실시예가 도시되어 있다. 5 illustrates an embodiment of an
도 5에 도시된 바와 같이, 정렬부(400)는 접합되는 분할편의 대응하는 양 측면이 요철 결합되도록 형성되며, 제1 요철부(410) 및 제1 요철부(410)와는 다른 형 상의 제2 요철부(420)를 포함한다.As shown in FIG. 5, the
제1 요철부(410)는 서로 접합되는 분할편의 대응하는 두 측면에 돌출부(411a)과 돌출부(411a)를 수용하는 수용부(412b)를 포함하여 형성되며, 수용부(412b)로 삽입되는 돌출부(411a)의 종단은 삽입이 용이하도록 테이퍼부(412)를 형성한다.The first
한편, 제2 요철부(420)는 제1 요철부(410) 명확하게 구분되는 상이한 형상을 갖는데, 이러한 구분되는 형상은 분할편간의 접합시 그 접합 위치를 명확하게 하기 위한 식별 표지로서의 역할을 수행한다. 즉, 후술하는 MEMS 공정에 의해 정렬부(400)의 요철 구조물을 형성하는 경우, 반복되는 미세한 요철 구조를 정확한 위치에서 접합시키는 것이 용이하지 않기 때문에, 연속적으로 형성되는 제1 요철부(410) 사이에 제1 요철부(410) 구분되는 형상의 제2 요철부(420)를 형성하여 식별 표지로 이용한다. 또한, 위와 같이 제2 요철부(420)를 제1 요철부(410)와 구분되는 형상으로 형성하면 제2 요철부(420)의 결합에 의해 제1 요철부(410)가 자동적으로 안내되어 결합되므로 분할편간의 결합 작업이 용이해진다.On the other hand, the second concave-
나아가, 제2 요철부(420)를 제1 요철부(410)의 요철 형상보다 상대적으로 크게 육안으로도 식별이 가능한 정도로 형성한다면, 분할편간 결합 작업을 별도의 장비 없이 육안으로 수행할 수 있으므로 결합 작업이 더욱 용이해진다.Furthermore, if the second concave-
제2 요철부(420)는 서로 접합되는 분할편의 대응하는 두 측면에 각각 돌출부(422a) 및 돌출부(422a)를 수용하는 수용부(422b)를 포함하여 형성되며, 수용부(422b)의 가장자리 양측에는 소정의 공차(w)가 마련되는데, 상기 공차(w)는 제1 요철부(410)의 요철 폭 보다 작도록, 바람직하게는 제1 요철부(410)의 요철 폭의 1/2 이하가 되도록 형성하여, 제1 요철부(410)의 요철들이 정위치에서 벗어난 다른 위치에서 결합되는 것을 방지한다.The second concave-
한편, 제2 요철부(420)에 계단 형태의 스토퍼(421a, 421b; 421)를 형성함으로써 Y축 방향으로의 이동을 제한하며, 이를 통해 Y축 방향으로의 결합 오차를 감소시킬 수 있다. 나아가, 제2 요철부(420)는 그 삽입의 편의성을 위해 테이퍼부(423a, 423b; 423)를 포함할 수 있다.On the other hand, by forming the stopper (421a, 421b; 421) of the step shape in the second
도 6a 내지 6e에는 각각의 분할편을 형성하기 위한 공정의 일 실시예가 도시되어 있다.6A-6E illustrate one embodiment of a process for forming each divided piece.
도 6a에 도시된 바와 같이, 실리콘 웨이퍼(111)상에 스핀 코팅(spin coating) 방식으로 포토레지스트층(112)을 형성한다. 이 후, 도 6b에 도시된 바와 같이, 포토레지스트층(112) 상부에 복수개의 콘택홀 어레이 패턴을 가지는 마스크(114)를 이용하여 포토레지스트층(112)을 노광한다. 이 때, 포토레지스트층 (112)은 자외선 노광 장치, 엑스레이(X-ray) 노광 장치, 전자 빔(E-beam) 노광 장치 등을 이용하여 노광될 수 있다.As shown in FIG. 6A, the
도 6c에 도시된 바와 같이, 노광된 포토레지스트층(112)에 현상 공정을 진행하여 마스크(114)의 콘택홀 어레이 패턴에 따라 패터닝된 포토레지스트층(112a)을 형성한다.As shown in FIG. 6C, a development process is performed on the exposed
다음으로, 도 6d에 도시된 바와 같이, 패터닝된 포토레지스트층(112a)에 의해 오픈된 실리콘 웨이퍼(111)를 예컨대, 딥(deep) 실리콘 건식 식각 공정을 이용 하여 실리콘 웨이퍼(111)가 수직으로 관통되는 복수개의 콘택홀 어레이(116)와 정렬부(400; 도 3)를 형성한다.Next, as illustrated in FIG. 6D, the
제1 요철부(410)과 제2 요철부(420)을 포함하는 정렬부(400)를 MEMS 공정에 의해 콘택홀 어레이(116)과 함께 형성함으로써, 정렬부(400)의 돌출부 및 수용부의 의 높이를 정밀하게 제어할 수 있게 되어 분할편간 조립 공차의 관리가 용이하다. By forming the
이 때, 딥 실리콘 식각 공정을 위한 마스크는 포토레지스트층 이외에 금속막이나 실리콘 산화막 등의 하드 마스크를 이용할 수도 있다.In this case, a mask for a deep silicon etching process may use a hard mask such as a metal film or a silicon oxide film in addition to the photoresist layer.
계속해서, 도 6e에 도시된 바와 같이, 에싱(ashing) 공정을 진행하여 패터닝된 포토레지스트층(112a)을 제거한다. 포토레지스트층(112a)을 제거하는 또 다른 방법으로, 예를 들면, O2 플라즈마 방법이나 황산과 과산화수소 혼합 용액을 이용하는 방법을 들 수 있다. 그리고, 콘택홀 어레이(116)가 형성된 실리콘 웨이퍼(111) 전체에 실리콘 산화막, 실리콘 질화막 등의 절연 박막(118)을 화학 기상 증착(CVD:Chemical Vapor Deposition) 공정 등으로 얇게 증착하여 분할편을 형성한다.Subsequently, as shown in FIG. 6E, an ashing process is performed to remove the patterned
도 7은 프로브 기판 조립체의 단면을 개략적으로 도시하고 있다. 7 schematically illustrates a cross section of a probe substrate assembly.
도 7에 도시된 바와 같이, 프로브 기판 조립체는 다수의 오픈 영역(510)을 포함하는 보강 기판(500)과, 보강 기판(500)의 상하 표면 둘레에 장착되는 제1 및 제2 정렬 가이드(210, 220)와, 제1 및 제2 정렬 가이드(210, 220)에 의해 규정되는 영역 내측에 복수 개의 분할편들이 접합되어 제1 및 제2 실리콘 기판 어레이(100, 600)를 형성한다. As shown in FIG. 7, the probe substrate assembly includes a
또한, 본 발명의 일 실시예에서는 제1 및 제2 실리콘 기판 어레이(100, 600)에 형성된 복수개의 콘택홀(116)에 하나의 오픈 영역(510)이 대응되도록 하였으나, 콘택홀(116)을 커버할 수 있고 제1 및 제2 실리콘 기판 어레이(100, 600)의 취약한 강성을 보강해 줄 수 있는 형태이면, 예를 들어, 이들 복수개의 오픈 영역(510)을 모두 포함하는 하나의 개구부를 형성하여도 무방하다.In addition, in an embodiment of the present invention, one
도 7에 도시된 프로브 기판 조립체에서는, 제1 및 제2 실리콘 기판 어레이(100, 600)에 형성된 콘택홀(116)과 오픈 영역(510)이 수직으로 정렬된 상태로, 분할편들을 보강 기판(500)에 직접 본딩(direct bonding), 애노딕 본딩(anodic bonding), 중간층 삽입 본딩(intermediate layer bonding) 등에 의해 접합한다.In the probe substrate assembly illustrated in FIG. 7, the divided pieces may be reinforced with the contact holes 116 and the
나아가, 도시하지는 않았지만 상기 프로브 기판 조립체에는 제1 및 제2 실리콘 기판 어레이(110, 120)에 형성된 콘택홀(116)을 관통하도록 다수의 프로브가 삽입되어 UV 또는 열 에폭시 등의 본딩 물질에 의해 고정된 후, 그 일측 종단이 MLC로 형성된 공간변형기의 패드에 일괄 접합된다.Further, although not shown, a plurality of probes are inserted into the probe substrate assembly to penetrate through the contact holes 116 formed in the first and second
상술한 바와 같이, 본 발명에 따른 프로브 카드의 프로브 기판 조립체는 정렬 가이드부를 구비하여 다수의 분할편을 접합하는 경우 발생하는 조립 공차에 의한 누적 오차를 최소화할 수 있다.As described above, the probe substrate assembly of the probe card according to the present invention may include an alignment guide to minimize the accumulated error due to the assembly tolerance that occurs when the plurality of divided pieces are joined.
또한, 본 발명에 따른 프로브 카드의 프로브 기판 조립체 의하면, 실리콘 기판 어레이에 포함된 복수의 실리콘 기판 행의 분할편간 접합부를 서로 엇갈리도록 형성함으로써, 요철 구조물이 갖는 조립 공차, 즉 여유 공간에 의해 분할편들이 미세하게 회전함으로써 발생하는 조립 오차를 감소시킬 수 있다.Further, according to the probe substrate assembly of the probe card according to the present invention, by forming the junction between the divided pieces of the plurality of rows of silicon substrates included in the silicon substrate array to cross each other, the divided pieces due to the assembly tolerance, that is, the free space of the uneven structure It is possible to reduce the assembly error caused by the fine rotation of these.
또한, 본 발명에 따르면, 프로브 기판 어레이를 형성하기 위해 다수의 분할편을 접합시키는 경우 제1 정렬부 및 제1 정렬부와 구분되는 제2 정렬부를 포함하는 정렬부를 분할편의 접합되는 측면에 형성함으로써, 분할편가 접합을 정확하고 용이하게 수행할 수 있게 된다.Further, according to the present invention, when joining a plurality of divided pieces to form a probe substrate array by forming an alignment portion including a first alignment portion and a second alignment portion separated from the first alignment portion on the side to be bonded to the divided pieces As a result, it is possible to perform the split piece joining accurately and easily.
Claims (10)
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070059448A KR100906495B1 (en) | 2007-06-18 | 2007-06-18 | Probe substrate assembly |
PCT/KR2008/003406 WO2008156278A1 (en) | 2007-06-18 | 2008-06-17 | Probe substrate assembly |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070059448A KR100906495B1 (en) | 2007-06-18 | 2007-06-18 | Probe substrate assembly |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20080111266A true KR20080111266A (en) | 2008-12-23 |
KR100906495B1 KR100906495B1 (en) | 2009-07-08 |
Family
ID=40156390
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070059448A KR100906495B1 (en) | 2007-06-18 | 2007-06-18 | Probe substrate assembly |
Country Status (2)
Country | Link |
---|---|
KR (1) | KR100906495B1 (en) |
WO (1) | WO2008156278A1 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101054474B1 (en) * | 2009-08-11 | 2011-08-04 | (주)엠투엔 | Probe card board assembly using sub block |
KR101054475B1 (en) * | 2009-08-11 | 2011-08-04 | (주)엠투엔 | Wafer Assembly Including Subblock Body |
KR20220033970A (en) * | 2019-11-12 | 2022-03-17 | 화인인스트루먼트 (주) | Probe array, method for manufacturing the same, and method for manufacturing probe head of probe card using the same |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3481465B2 (en) | 1998-07-14 | 2003-12-22 | シャープ株式会社 | Aggregated substrate of active matrix substrate |
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US8058889B2 (en) * | 2004-12-02 | 2011-11-15 | Sv Probe Pte. Ltd. | Probe card with segmented substrate |
-
2007
- 2007-06-18 KR KR1020070059448A patent/KR100906495B1/en active IP Right Grant
-
2008
- 2008-06-17 WO PCT/KR2008/003406 patent/WO2008156278A1/en active Application Filing
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KR20220033970A (en) * | 2019-11-12 | 2022-03-17 | 화인인스트루먼트 (주) | Probe array, method for manufacturing the same, and method for manufacturing probe head of probe card using the same |
Also Published As
Publication number | Publication date |
---|---|
WO2008156278A1 (en) | 2008-12-24 |
KR100906495B1 (en) | 2009-07-08 |
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Legal Events
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---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E90F | Notification of reason for final refusal | ||
E701 | Decision to grant or registration of patent right | ||
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FPAY | Annual fee payment |
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|
FPAY | Annual fee payment |
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|
FPAY | Annual fee payment |
Payment date: 20150422 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20160512 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
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|
FPAY | Annual fee payment |
Payment date: 20180427 Year of fee payment: 10 |