KR20080110037A

KR20080110037A - 프로브 카드용 버티칼형 프로브 어셈블리 및 그의 제조방법

Info

Publication number: KR20080110037A
Application number: KR1020070058311A
Authority: KR
Inventors: 김장현; 서종완; 서수정
Original assignee: 서수정; 김장현; 서종완
Priority date: 2007-06-14
Filing date: 2007-06-14
Publication date: 2008-12-18

Abstract

본 발명은 선단부의 마이크로 팁(micro tip)이 탄성 구조를 갖는 벨로우즈형(bellows type) 니들을 통하여 인터포져(interposer)에 수직으로 결합되므로 웨이퍼 검사시에 수직방향으로 니들의 압축/이완이 이루어짐에 따라 반도체 장치의 전극패드에 대한 손상을 최소화할 수 있고, 미세 피치 검사가 이루어질 수 있는 프로브 카드용 버티칼형 프로브 어셈블리 및 그의 제조방법에 관한 것이다.

본 발명은 웨이퍼 검사시에 웨이퍼에 형성된 반도체 장치의 다수의 전극패드와 탄성 접촉이 이루어지는 다수의 버티칼 프로브와, 상기 다수의 버티칼 프로브를 지지하면서 각 버티칼 프로브를 검사장비에 접속하기 위한 인터페이스 역할을 하는 인터포져를 포함하며, 상기 다수의 버티칼 프로브 각각은 선단부에 배치되어 상기 반도체 장치의 다수의 전극패드와 접촉이 이루어지는 마이크로 팁과, 선단부가 상기 마이크로 팁의 후단부에 연결되며 수직방향의 탄성력을 갖도록 벨로우즈형 구조를 이루고 있고 후단부가 인터포져에 수직으로 결합되는 니들을 포함하는 것을 특징으로 한다.

프로브 카드, 프로브 어셈블리, 프로브, 버티칼형, 탄성 니들, 마이크로 팁

Description

프로브 카드용 버티칼형 프로브 어셈블리 및 그의 제조방법{Vertical Probe Assembly for Probe Card and Method for Fabricating the Same }

도 1a 내지 도 1d는 본 발명에 따른 버티칼형 프로브를 이용하여 구성되는 프로브 어셈블리의 사시도, 평면도, 도 1b의 X-X'선 단면도 및 도 1c의 측면도,

도 2a 내지 도 2d는 각각 도 1a에 도시된 버티칼형 프로브를 보여주는 사시도, 평면도, 정면도, 및 도 2c의 Y-Y'선 단면도,

도 3a 내지 도 3e는 본 발명의 바람직한 제1실시예에 따른 니들을 제조하는 방법을 설명하기 위한 공정 단면도,

도 4a 및 도 4b는 각각 도 3a 단계에 대한 포토레지스트 식각 마스크 패턴을 보여주는 평면도 및 제작된 니들 Si 몰드를 나타낸 확대 사진,

도 5a 내지 도 5e는 본 발명의 바람직한 제2실시예에 따른 니들을 제조하는 방법을 설명하기 위한 공정 단면도,

도 6a 내지 도 6f는 본 발명의 바람직한 제3실시예에 따른 니들을 제조하는 방법을 설명하기 위한 공정 단면도,

도 7a 내지 도 7f는 각각 본 발명에 따른 니들 스탬프를 제조하는 방법을 설명하기 위한 공정 단면도,

도 8a 내지 도 8f는 각각 본 발명의 바람직한 제4실시예에 따른 니들을 제조 하는 공정을 설명하기 위한 공정 단면도,

도 9a 및 도 9b는 각각 변형된 형태의 니들을 구비한 버티칼형 프로브를 보여주는 평면도,

도 10a 내지 도 10d는 각각 본 발명의 바람직한 제5실시예에 따른 마이크로 팁을 제조하는 공정을 설명하기 위한 공정 단면도,

도 11a 및 도 11b는 각각 제작된 팁 Si 몰드를 나타낸 확대 사진 및 마이크로 팁 제작에 사용되는 스탬프를 나타낸 확대 사진,

도 12a 내지 도 12g는 각각 본 발명의 바람직한 제6실시예에 따른 마이크로 팁의 제조하는 공정을 설명하기 위한 공정 단면도,

도 13a 내지 도 13g는 각각 본 발명의 바람직한 제7실시예에 따른 인터포져의 제조하는 공정을 설명하기 위한 공정 단면도,

도 14는 본 발명의 바람직한 제8실시예에 따른 마이크로 팁과 니들을 인터포져에 조립하는 공정을 설명하기 위한 공정 단면도이다.

* 도면의 주요부분에 대한 부호설명 *

1: 프로브 어셈블리 3: 조립 가이드

3a: 관통구멍 10,10a-10d: 프로브

11: 마이크로 팁 11a: 접촉돌기

11b: 몸체 12a-12d: 돌기

13: 니들 13a-13i: 주름부

14a,14b: 공간부 15: 결합부

20: 인터포져 21: 몸체

23: 수평연결배선 23a: UBM

23b: 솔더 범프 25: 수직연결배선

27: 관통구멍 30: 웨이퍼

31-31b,41,51: 기판 32,42,52,54: 식각 마스크

33,43,53: 요홈 33a: 니들 Si 몰드

34: 포토레지스트층 34a: 니들 PR 몰드

34b: 니들 몰드 35: 니들 스탬프

36,37a,38a: 몰드패턴 37,38: 폴리머층

41a: 팁 Si 몰드 28: 실리콘 산화막

111-113,121-123: 도전층

본 발명은 프로브 카드용 버티칼형 프로브 어셈블리 및 그의 제조방법에 관한 것으로, 특히 선단부의 마이크로 팁(micro tip)이 탄성 구조를 갖는 벨로우즈형(bellows type) 니들을 통하여 인터포져(interposer)에 수직으로 결합되므로 웨이퍼 검사시에 수직방향으로 니들의 압축/이완이 이루어짐에 따라 반도체 장치의 전극패드에 대한 손상을 최소화할 수 있고, 미세 피치 검사가 이루어질 수 있는 프로브 카드용 버티칼형 프로브 어셈블리 및 그의 제조방법에 관한 것이다.

일반적으로 반도체 디바이스를 제조하는 공정에서 반도체 웨이퍼 상에는 정밀사진 전사기술 등을 이용하여 다수의 반도체 디바이스가 형성되도록 하고 있으며, 이러한 반완성품인 반도체 디바이스를 반도체 웨이퍼의 상태로 전기적 특성검사를 실시하여 양품과 불량품을 판정하게 된다.

이와 같은 반도체 웨이퍼의 상태에서 각 반도체 디바이스의 전기적 특성검사를 위해 프로브 카드가 필요하며, 프로브 카드를 이용한 테스트 결과 양품으로 판정되는 반도체 디바이스는 패키징 등의 후공정에 의해서 완성품으로 제작된다.

반도체 웨이퍼의 전기적 특성검사는 통상 반도체 웨이퍼의 전극패드에 프로브 카드의 니들을 접촉시키고, 이 니들을 통해 특정의 전류를 통전시킴으로써 그때의 전기적 특성을 측정한다.

한편 반도체 디바이스는 점차 미세한 사이즈로 축소되면서 회로의 집적도는 더욱 높아지고 있으므로 프로브 카드의 니들이 접촉되는 반도체 디바이스의 전극패드 또한 더욱 미세해지는 추세이다.

이와 같은 반도체 웨이퍼 검사에 사용되는 프로브 카드는 크게 웨이퍼의 전극패드(본딩패드)와 접촉이 이루어지는 다수의 프로브와, 상기 다수의 프로브를 지지하면서 각 프로브를 메인 PCB에 연결하기 위한 인터페이스 역할을 하는 인터페이싱부와, 검사장비에 설치된 메인 PCB를 포함하고 있으며, 선단부에 배치되는 각 프로브의 구조와 성능에 따라 프로브 카드 전체의 특성이 결정된다.

프로브 카드에 채용되고 있는 프로브는 선단부가 검사면에 수직상태를 이루도록 절곡된 경사 니들 구조를 갖는 캔틸레버형(Cantilever type), 초미세 회로선 폭에 적용될 수 있도록 반도체 공정을 적용하여 다수의 프로브가 일체로 형성되는 MEMS형(Micro Electro Mechanical Systems type) 및 마이크로 팁을 포함하는 프로브가 본딩패드에 수직으로 배치되고 접촉이 이루어지는 버틸칼형(Vertical type)으로 분류될 수 있다.

먼저, 상기 캔틸레버형은 설비투자가 적고, 수주에서 납기까지 소요되는 기간이 짧고, 고장 발생시에 수리가 용이한 장점이 있는 반면에 검사시에 스크래치(scratch)와 손상이 발생하고, 다수의 프로브 사이에 각도 차이로 인한 접촉력이 균일하지 못하며, 미세 피치 검사가 어렵고 검사 속도가 낮아서 효율성이 떨어지며, 프로브의 접촉 충격이 크고 개별 핀 수리가 어려우며, 프로브의 세척(cleaning) 주기가 짧고 진입장벽이 낮기 때문에 경쟁이 심한 단점이 있다.

상기 MEMS형은 한번에 검사할 수 있는 수량이 높아 검사 효율이 우수하고, 접촉 충격이 작으며 고도의 기술을 요구하기 때문에 진입 장벽이 높아 경쟁이 심하지 않은 장점이 있는 반면에 미세 피치 배열이 어렵고 수주에서 납기까지 소요되는 기간이 길고, 고장 발생시에 수리가 어려우며 세척이 어려운 단점이 있다.

버티칼형은 검사시에 스크래치(scratch)와 손상 발생이 적고, 핀 배치의 제약을 받지 않으며 개별적인 핀 수리가 가능하여 수리가 매우 용이하게 이루어질 수 있고, 핀수에 따른 프로브 어셈블리의 제작이 수주에서 납기까지 소요되는 기간이 짧으며 미세 피치 검사가 가능한 장점이 있는 반면에 설비투자가 큰 단점을 가지고 있다.

한편, 특허 제353788에는 인터페이스 기판의 저면에 형성된 회로패턴에 상단 이 접촉되고, 하향 경사진 경사부의 하단은 절곡되도록 하여 절곡단부의 끝단부가 다시 일방향으로 수직에 가까운 경사각으로 하향 경사지게 절곡된 다수의 니들을 구비한 프로브 카드가 개시되어 있다.

또한, 특허 제500766호에는 만곡부를 각각 가지는 복수의 프로브의 접촉 팁이 집적회로의 복수의 대응 접촉 패드 각각과 일직선이 되도록 전기적 테스트 시스템에 전기적으로 결합된 복수의 프로브를 포함하여 지지하는 프로브 어셈블리를 구비하고, 기계적인 이송 디바이스에 의해 접촉 패드에 대하여 각 접촉 팁의 프로브 힘을 증가시킴에 의해 문지름이 없이 각 프로브의 만곡부를 구부리도록 하여 실질적인 문지르기 없이, 낮은 프로브 힘으로 낮은 프로브 접촉 저항을 달성하고자 하는 기술이 개시되어 있다.

한편, 특허 제329293호 및 특허 제353788호 등에도 경사 니들 구조의 캔틸레버형 프로브를 채용한 프로브 카드가 개시되어 있다.

상기한 경사 니들 구조의 프로브에서는 프로브 카드가 하강함에 따라 경사 니들이 웨이퍼와 탄성 접촉이 이루어지며, 검사를 완료하고 프로브 카드가 상승하는 경우 웨이퍼가 미세하게 동반 상승하면서 니들 선단부의 마이크로 팁에 의해 웨이퍼의 접촉 패드에 스크래치가 발생하게 되는 문제가 있다.

한편, 특허 제623920호에는 탐침 교체가 용이하도록 상부탐침부와 하부스프링부를 제작한 후 소켓에 조립하는 구조를 제시하고 있고, 실용신안등록 제419002호에는 탄성압력을 흡수하기 위한 탄성흡수부를 구비한 구조를 제시하고 있다.

상기 특허 제623920호는 하이브리드 탐침 구조물의 상부 탐침부와 하부 스프 링부를 각각 별도로 제작하고 중간에서 소켓 구조물에 의해 기계적으로 상호 조립하는 하이브리드형의 탐침 교체형 프로브카드 및 그 제작 방법에 관한 것이나, MEMS 공정을 이용한 웨이퍼 레벨 칩 스케일 패키지가 이루어지지 못하고, 기계적 조립이 이루어지는 것이므로 프로브의 교체가 용이하게 이루어지기 어려운 문제가 있다. 또한, 상기 특허 제623920호에서는 상부 탐침부와 하부 스프링부가 각각 길이와 좌/우 폭의 길이가 서로 비슷한 정도의 형태로 이루어지지 때문에 다수의 프로브를 고집적화시키는 것이 어려운 문제를 안고 있다.

더욱이, 상기 실용신안등록 제419002호 또한, MEMS 공정을 이용한 웨이퍼 레벨 칩 스케일 패키지가 이루어지지 못하여 양산성이 떨어지고, 기계적 조립이 이루어지는 것이므로 전기적인 접촉저항이 증가하게 되며, 또한, 상단 및 하단 접촉부의 형태가 슬림형으로 이루어지지 못하기 때문에 다수의 프로브를 고집적화시키는 것이 어려운 문제를 안고 있다.

한편, 특허 제638105호에는 마이크로 광조형 기술을 이용하여 폴리머 재료를 성형하여 하중에 따라 분산 변형이 이루어지는 3차원 구조의 하중흡수부를 구비하여 접촉손상을 저감시키는 구조를 제시하고 있으나, 마이크로 광조형(stereolithography) 기술은 종래의 광조형 기술을 마이크로 구조물 제작에 응용한 것으로서, 자외선에 경화되는 광경화성수지(photopolymer)를 이용하여 일정한 층 두께를 가진 단면을 계속 적층하여 3차원 형상으로 제작하는 것이므로 미세하고 복잡한 형상의 프로브를 제작하는데 한계가 있고, 더욱이 박막 구조로 형성할 경우 충분한 탄성력 및 흡수력을 갖게 되지 못하는 문제가 있다. 또한, 마이크로 광조형 기술을 이용하여 프로브를 제조하는 방법은 MEMS 공정을 이용한 웨이퍼 레벨 칩 스케일 패키지가 이루어지지 못하여 양산성이 떨어지므로 제조원가가 높게 된다.

따라서 본 발명은 이러한 종래기술의 문제점을 감안하여 안출된 것으로, 그 목적은 선단부의 마이크로 팁이 탄성 구조를 갖는 벨로우즈형(bellows type) 니들을 통하여 인터포져에 수직으로 결합되어 수직방향으로 압축/이완이 이루어짐에 따라 웨이퍼에 대한 반도체 장치의 검사시에 반도체 장치의 전극패드에 대한 손상을 최소화할 수 있는 프로브 카드용 버티칼형 프로브 어셈블리 및 그의 제조방법을 제공하는 데 있다.

본 발명의 다른 목적은 마이크로 팁으로 전극패드에 대한 "문지르기(scrubbing)" 없이 최소의 프로브 접촉 저항을 가지고 테스팅을 달성할 수 있는 프로브 카드용 버티칼형 프로브 어셈블리를 제공하는 데 있다.

본 발명의 또 다른 목적은 프로브 카드에 적용될 때 핀 배치에 제약을 받지 않고 미세 피치 검사가 이루어질 수 있는 미세 배열이 이루어질 수 있으며 개별적인 핀 수리가 가능하여 고집적 반도체 웨이퍼의 검사에 적절히 대응할 수 있는 프로브 카드용 버티칼형 프로브 어셈블리 및 그의 제조방법을 제공하는 데 있다.

본 발명의 다른 목적은 프로브와 인터포져를 각각 제작한 후 조립되는 방식이므로 짧은 기간에 소망하는 핀(pin)수의 프로브를 갖는 프로브 어셈블리의 제작이 이루어질 수 있는 프로브 카드용 버티칼형 프로브 어셈블리 및 그의 제조방법을 제공하는 데 있다.

본 발명의 또 다른 목적은 웨이퍼 레벨의 배치 프로세스에 의해 한번에 다수의 마이크로 팁 및 니들을 제조할 수 있고, 또한 웨이퍼 레벨 칩 스케일 패키지(WLCSP: Wafer Level Chip Scale Package)에 의해 최소한의 크기로 제품화가 이루어질 수 있는 프로브 카드용 버티칼형 프로브 어셈블리 및 그의 제조방법을 제공하는 데 있다.

본 발명의 다른 목적은 웨이퍼 레벨의 배치 프로세스에 의해 버티칼형 프로브 어셈블리에 사용되는 인터포져의 제조방법을 제공하는 데 있다.

상기한 목적을 달성하기 위하여, 본 발명은 웨이퍼 검사시에 웨이퍼에 형성된 반도체 장치의 다수의 전극패드와 탄성 접촉이 이루어지는 다수의 버티칼 프로브와, 상기 다수의 버티칼 프로브를 지지하면서 각 버티칼 프로브를 검사장비에 접속하기 위한 인터페이스 역할을 하는 인터포져를 포함하며, 상기 다수의 버티칼 프로브 각각은 선단부에 배치되어 상기 반도체 장치의 다수의 전극패드와 접촉이 이루어지는 마이크로 팁과, 선단부가 상기 마이크로 팁의 후단부에 연결되며 수직방향의 탄성력을 갖도록 벨로우즈형 구조를 이루고 있고 후단부가 인터포져에 수직으로 결합되는 니들을 포함하는 것을 특징으로 하는 프로브 어셈블리를 제공한다.

상기 인터포져는 평판 형상으로 이루어지고, 상기 반도체 장치의 다수의 전극패드에 대응하는 다수의 관통구멍을 구비하며 외표면에 절연막이 형성된 몸체와, 상기 몸체의 상부면에 형성되며 일측 단부에 각각 검사장비로부터의 검사신호를 인가하기 위한 다수의 전극패드가 배치되어 있고, 타측 단부가 상기 다수의 관통구멍 으로 연장되어 있는 다수의 수평연결배선과, 상기 다수의 관통구멍에 충진되어 상단부가 상기 다수의 수평연결배선과 연결되어 있는 다수의 수직연결배선으로 구성되며, 상기 다수의 관통구멍의 하측으로부터 다수의 수직연결배선과 연결되도록 다수의 버티칼 프로브의 상단부가 결합된다.

또한, 상기 마이크로 팁은 선단부에 봉형상의 접촉돌기와, 상기 접촉돌기를 지지하는 판형상의 몸체로 구성될 수 있다. 상기 니들은 벨로우즈를 형성하도록 지그재그 형상으로 이루어진 다수의 주름부를 포함하며, 필요에 따라 상기 각 주름부의 공간 입구에 배치되어 각 주름부의 압축되는 범위를 제한하기 위한 다수의 돌기를 더 포함할 수 있다.

이 경우, 상기 니들은 탄성 금속재료로 이루어지며, 그 외표면에 고전도성 금속으로 이루어진 도전층이 피막되어 있는 것이 바람직하다.

또한, 상기 마이크로 팁은 주재료가 Si-Ag, Si-Au, Sn-Ag, Sn-Au 및 Sn 중에서 선택된 어느 하나로 이루어지고, 그의 외표면에는 내마모성, 내산화성 및 강도가 우수한 제1도전층과 고전도성 금속으로 이루어진 제2도전층이 피막되어 있다.

상기 다수의 버티칼형 프로브는 바람직하게는 반도체 장치의 전극패드의 패턴, 예를 들어, 매트릭스 방식으로 인터포져에 결합될 수 있다.

본 발명의 프로브 어셈블리를 제조하는 방법은 상부면에 검사장비로부터의 검사신호가 다수의 수평연결배선의 전극패드에 인가될 때, 다수의 관통구멍에 도전성 페이스트를 이용하여 형성된 다수의 수직연결배선을 통하여 제1기판의 하부면으로 전달하는 다수의 인터포져가 형성된 인터포져 기판을 준비하는 단계와, 각각 수 직방향의 탄성력을 갖도록 지그재그 형상으로 이루어진 다수의 주름부와 결합부를 포함하는 다수의 니들을 준비하는 단계와, 상측에 폴리머층이 적층된 제2기판을 이용하여 다수의 수직연결배선의 패턴과 동일한 패턴으로 이루어지며 주재료가 솔더를 주성분으로 하는 다수의 마이크로 팁이 폴리머층에 형성된 마이크로 팁 기판을 준비하는 단계와, 상기 인터포져의 다수의 관통구멍에 대응하는 다수의 관통구멍이 형성된 조립 가이드를 이용하여 상기 다수의 니들을 인터포져의 다수의 수직연결배선에 접촉시키는 단계와, 상기 마이크로 팁 기판을 조립 가이드의 하측면에 정합시켜 마이크로 팁의 후단부를 상기 니들의 타단부에 탄성 접촉시키는 단계와, 상호 접촉상태의 인터포져 기판과 마이크로 팁 기판을 열처리하여 니들의 양 단부를 각각 다수의 수직연결배선과 다수의 마이크로 팁에 연결하는 단계와, 상기 제2기판의 폴리머층을 녹여서 제거함에 의해 다수의 마이크로 팁을 분리한 후 조립 가이드와 제2기판을 분리시키는 단계를 포함하는 것을 특징으로 한다.

상기 조립 가이드의 두께는 니들의 길이보다 미리 설정된 길이만큼 작게 설정하는 것이 바람직하다.

상기 조립 가이드와 제2기판은 Si 기판으로 이루어지며, 상기 폴리머층은 폴리이미드, 에폭시, 포토레지스트 및 PDMS(polydimethylsiloxane) 중에서 선택된 어느 하나로 이루어지는 것이 바람직하다.

상기 인터포져 기판을 준비하는 단계는 상기 제1기판 위에 상기 니들의 결합부에 대응하는 제1 식각 마스크를 형성한 후, 이를 이용하여 결합부에 대응하는 깊이로 제1기판을 식각하여 다수의 요홈을 형성하는 단계와, 상기 제1기판의 반대면 에 제2 식각 마스크를 형성한 후, 이를 이용하여 상기 다수의 요홈을 관통하는 다수의 관통구멍을 형성하는 단계와, 상기 제1기판을 열산화시킴에 의해 제1기판의 상부면과 하부면 및 관통구멍의 내주면에 실리콘 산화막을 형성하여 제1기판과의 분리를 위한 절연막을 형성하는 단계와, 상기 도전성 페이스트를 상기 다수의 관통구멍에 충전하여 다수의 수직연결배선을 형성하는 단계와, 상기 제1기판의 상부면에 다수의 수평연결배선에 상보형 패턴을 갖는 쉐도우 마스크를 형성하고, 스퍼터링 방법에 의해 도전층을 형성하는 단계와, 상기 쉐도우 마스크를 제거하여 UBM으로 이용되는 제1수평연결배선을 형성하는 단계로 구성될 수 있다.

또한, 제1수평연결배선을 형성한 후, 전기도금에 의해 상기 제1수평연결배선의 상부에 도전성 솔더 범프를 형성하는 단계를 더 포함하는 것이 바람직하다.

상기한 바와 같이 본 발명의 버티칼형 프로브 어셈블리는 선단부의 마이크로 팁이 탄성 구조를 갖는 벨로우즈형 니들을 통하여 인터포져에 수직으로 결합되므로 웨이퍼 검사시에 수직방향으로 니들의 압축/이완이 이루어짐에 따라 반도체 장치의 전극패드에 대한 손상을 최소화할 수 있고, 프로브의 고집적이 가능하여 미세 피치 검사가 이루어질 수 있다.

(실시예)

이하에 상기한 본 발명을 바람직한 실시예가 도시된 첨부도면을 참고하여 더욱 상세하게 설명한다.

첨부된 도 1a 내지 도 1d는 본 발명에 따른 버티칼형 프로브를 이용하여 구성되는 프로브 어셈블리의 사사도, 평면도, 도 1b의 X-X'선 단면도 및 도 1c의 측 면도, 도 2a 내지 도 2d는 각각 버티칼형 프로브를 보여주는 사시도, 평면도, 정면도, 및 도 2c의 Y-Y'선 단면도이다.

먼저 도 1a 내지 도 1d를 참고하면, 본 발명의 프로브 어셈블리(1)는 도 1a에 도시된 다수의 버티칼형 프로브(10a-10d)를 예를 들어, 매트릭스 방식으로 배치하여 인터포져(20)에 결합시킨 구조를 가지고 있다.

상기 다수의 버티칼형 프로브(10a-10d)는 각각 도 2a 내지 도 2c에 도시된 바와 같이, 선단부에 배치되어 반도체 장치의 전극패드와 접촉이 이루어지는 마이크로 팁(11)과, 선단부가 마이크로 팁(11)의 후단부에 연결되며 수직방향의 탄성력을 갖도록 벨로우즈형 구조를 갖는 니들(13)과, 상기 니들의 후단부를 인터포져(20)에 형성된 요홈에 수직으로 결합시키는 결합부(15)를 포함하고 있다.

또한, 인터포져(20)는 다수의 프로브(10a-10d)를 지지하면서 각 프로브를 검사장비의 메인 PCB에 연결하기 위한 인터페이스 역할을 하는 것으로, 상대적으로 좁은 공간에 배치된 다수의 프로브(10a-10d)에 대한 메인 PCB로부터의 검사신호를 인가하기 위하여 보다 큰 영역으로 이루어진 다수의 전극패드를 구비하고 있다.

이를 위해 인터포져(20)는 도 2a 내지 도 2d와 같이 평판 평상의 반도체 예를 들어, Si으로 이루어진 몸체(21)에 외주부가 절연된 다수의 관통구멍(27)에 하측으로부터 다수의 프로브(10a-10d)의 결합부(15)가 결합되고, 결합부(15)의 상측면에는 도전성 재료가 충진되어 이루어진 다수의 수직연결배선(25)이 연결되어 있으며, 다수의 수직연결배선(25)의 상단부는 몸체(21)의 상부면에 형성된 다수의 수평연결배선(23)과 연결되어 있고, 다수의 수평연결배선(23)의 종단부에는 각각 메 인 PCB(도시되지 않음)로부터의 검사신호를 인가하기 위한 다수의 전극패드가 배치되어 있다.

다시 도 2a 내지 도 2d를 참고하면, 상기 마이크로 팁(11)은 선단부에 봉형상의 접촉돌기(11a)와 접촉돌기(11a)를 지지하는 사각판 또는 원판 형상의 몸체(11b)로 이루어져 있고, 니들(13)은 탄성력을 갖는 벨로우즈를 형성하도록 다수, 예를 들어 9개의 주름부(13a-13i)가 지그재그 형상으로 이루어져 있고 양단부가 마이크로 팁(11)과 결합부(15)에 연결되어 있으며, 결합부(15)는 예를 들어, 육면체 구조를 이루고 있다.

상기 니들(13)의 각 주름부(13a-13i)는 그 내부에 2개의 원이 상호 연결된 아령 형태의 제1공간(14a)을 형성함과 동시에 각 주름부(13a-13i) 사이에도 2개의 원이 상호 연결된 아령 형태의 제2공간(14b)을 형성하도록 각 주름부(13a-13i)를 상호 연결하는 양 단부도 곡선형태로 이루어져 있다. 또한, 각 주름부(13a) 내부와 사이의 제1 및 제2 공간(14a,14b)은 교대로 배치되면서 일측 및 타측 방향으로 개방된 구조이나 각 공간의 입구에 돌기(12a-12d)가 배치될 수 있다.

상기한 구조를 갖는 경우 각 주름부(13a-13i)의 좌/우측부가 모두 내측으로 절곡되는 곡선형태를 이루고 있기 때문에 버티칼 프로브(10)가 수직으로 하강하여 니들(13)의 각 주름부(13a-13i)가 압축될 때 어느 하나의 주름부(13a-13i)도 수직선으로부터 외부로 이탈하지 않고 동일하게 압축/복원이 안정되게 이루어지게 된다.

또한, 상기 각 돌기(12a-12s)는 각 주름부(13a-13i)가 압축될 때 압축되는 범위를 적절하게 제한하여 탄성압축력이 미리 설정된 범위를 초과하지 않도록 설정하였고, 그 결과 선단부의 마이크로 팁(11)이 반도체 장치의 전극패드와 과도한 압축 접촉이 이루어지는 것을 차단하여 반도체 장치의 전극패드에 대한 손상 가능성을 제거하였다.

더욱이, 상기 니들(13)의 각 주름부(13a-13i)는 후술하는 바와 같이 고탄성 금속재료로 이루어져 있기 때문에 벨로우즈와 같은 탄성체로서 작용을 하게 된다.

따라서, 버티칼 프로브(10)가 수직으로 하강하여 마이크로 팁(11)의 선단부가 반도체 장치의 전극패드에 접촉이 이루어지면, 벨로우즈 형태의 다수의 주름부(13a-13i)가 탄성적으로 압축되면서 접촉이 이루어지게 되고, 프로브(10)가 상승하는 경우 압축되어 있던 니들(13)이 복원되면서 반도체 장치의 전극패드와의 접촉이 해제된다.

또한, 상기 버티칼형 프로브(10)를 형성하는 마이크로 팁(11), 니들(13) 및 결합부(15)는 검사장비로부터 피검사체인 반도체 장치의 전극패드에 예를 들어, 고주파 테스트 신호를 인가할 때 검사 데이터에 영향을 미치지 않도록 외표면은 가능한 한 모두 비교적 전기저항이 작은 도전성 재료로 이루어져 있다.

이를 위하여 본 발명의 프로브(10)에서는 도 2c의 부분 확대된 "X1"과 같이 마이크로 팁(11)은 접촉돌기(11a)와 몸체(11b)의 내부, 즉 주재료가 Si-Ag, Si-Au, Sn-Ag, Sn-Au 또는 Sn 등과 같은 솔더링 재료로 이루어지고, 그의 외표면에는 내마모성과 내산화성 및 강도가 우수한 합금, 예를 들어, Ni-Co, Ni-W, Ni-W-Mo 또는 Be-Cu 등으로 이루어진 제1도전층(111)과 전기전도도가 매우 우수한 Au로 이루어진 약 1㎛ 두께의 제2도전층(112)이 순차적으로 코팅되어 있다.

상기 제2도전층(112)은 제1도전층(111)을 전기도금(electroplating)방법으로 형성하는 데 필요한 전기 도금용 음극 전극으로 사용하기 위한 것이고, 제1도전층(111)은 Si-Ag, Si-Au, Sn-Ag, Sn-Au 또는 Sn 등과 같은 주재료로 마이크로 팁(11)을 형성할 때 베이스층(base layer)의 역할을 함과 동시에, 제1 및 제2 도전층(111,112)은 전기저항이 작은 도전막 역할도 하게 된다.

또한, 프로브(10)에서 도 2c의 부분 확대된 "X2"와 같이 니들(13) 및 결합부(15)는 각각 그 내부가 Ni-Co, Ni-W, Ni-W-Mo 또는 Be-Cu 등의 합금으로 이루어져 있고, 그 외표면에는 Cr로 이루어진 약 300Å 두께의 제1도전층(121) 및 Au로 이루어진 약 1㎛ 두께의 제2도전층(122)이 순차적으로 코팅되어 있다.

상기 제1도전층(121) 및 제2도전층(122)은 니들(13) 및 결합부(15)를 형성하는 주재료로서 Ni-Co, Ni-W, Ni-W-Mo 또는 Be-Cu 등의 합금을 사용하여 전기도금방법으로 형성하는 데 필요한 전기 도금용 음극 전극으로 사용하기 위한 것이나, 전기저항이 작은 도전막 역할도 하게 된다.

따라서, 프로브(10)의 외표면은 전기저항이 매우 작은 도전성 재료로 이루어져 있어 반도체 장치에 대한 테스트 신호를 인가하고 검사 데이터를 수신할 때 영향을 최소한으로 하게 한다.

상기한 바와 같이, 본 발명의 프로브 어셈블리(1)는 각각 수직방향의 탄성력을 갖는 벨로우즈형 구조의 니들(13) 선단부에 마이크로 팁(11)이 배치되어 검사대상 웨이퍼의 반도체 장치에 대한 다수의 전극패드와 접촉이 이루어지는 다수의 버 티칼형 프로브(10a-10d)를 인터포져(20)에 구비하고 있다.

그 결과, 본 발명의 프로브 어셈블리(1)가 프로브 카드에 적용되어 검사대상 웨이퍼의 검사를 위해 프로브 카드가 하강할 때, 버티칼형 프로브(10a-10d)의 마이크로 팁(11)이 웨이퍼의 반도체 장치에 대한 다수의 전극패드와 각각 접촉이 이루어지면서 수직방향의 탄성력을 갖는 벨로우즈형 구조의 니들(13)이 탄성 압축되고, 검사를 완료하고 프로브 카드가 상승하는 경우 웨이퍼가 미세하게 동반 상승하는 경우에도 벨로우즈형 구조의 니들(13)이 이를 흡수하면서 서서히 압축상태가 해제되므로 니들(13) 선단부의 마이크로 팁(11)에 의해 웨이퍼의 전극패드에 스크래치가 발생하는 문제가 발생하지 않게 된다. 따라서, 본 발명의 프로브 어셈블리(1)를 프로브 카드에 적용하면 반도체 장치의 전극패드에 대한 손상을 최소화할 수 있게 된다.

또한, 본 발명에서는 다수의 프로브(10a-10d)가 인터포져(20)에 버티칼형으로 조립되고, 프로브(10a-10d)의 마이크로 팁(11)이 웨이퍼의 전극패드에 접촉, 유지, 분리되는 동안 벨로우즈형 니들(13)의 탄성 압축, 이완, 분리 과정이 수직방향으로만 이루어지고 있다. 벨로우즈형 니들(13)이 수직방향으로 압축, 이완, 분리될 때, 즉 니들(13)의 각 주름부(13a-13i)가 수직방향으로 압축될 때, 각 주름부(13a-13i)의 좌/우측부가 모두 내측으로 절곡되는 곡선형태를 이루고 있기 때문에 어느 하나의 주름부(13a-13i)도 수직선으로부터 외부로 이탈하지 않고 동일하게 압축/복원이 안정되게 이루어지게 된다. 따라서, 프로브 카드의 하강 및 상승이 이루어질 때 각각의 프로브(10a-10d)가 최소한의 공간만을 차지하는 구조이므로 제한된 면적 에 가능한 다수의 프로브(10a-10d)를 배치할 수 있어 고집적 배치가 가능하다. 그 결과 본 발명의 버티칼형 프로브(10a-10d)를 포함하는 프로브 어셈블리(1)를 이용하면 미세 피치 검사가 이루어질 수 있는 미세 배열이 가능하게 된다.

더욱이, 본 발명의 프로브 어셈블리(1)는 후술하는 바와 같이 다수의 버티칼형 프로브(10a-10d)도 마이크로 팁(11)과 니들(13)이 각각 제작된 후, 인터포져(20)에 개별적으로 제작되어 조립되는 것이 가능하여, 어느 하나의 프로브가 고장난 경우 해당 프로브에 대한 수리가 가능하여 고집적 반도체 웨이퍼의 검사에 적절히 대응할 수 있다.

즉, 마이크로 팁(11)은 주재료가 솔더링 재료이므로 마이크로 팁(11) 만의 교체가 필요한 경우 해당 마이크로 팁(11)만을 국부적으로 가열함에 의해 분리할 수 있고 그 반대의 방법으로 새로운 마이크로 팁(11)을 니들(13)의 선단부에 접합시키는 것이 가능하다.

또한, 니들(13)의 교체가 필요한 경우에도 니들(13)의 상단부에 연결된 결합부(15)가 인터포져(20)의 관통구멍(27)에 은 페이스트(Ag paste)를 사용하여 형성된 수직연결배선(25)과 연결되어 상기 마이크로 팁과 동일한 방법으로 교체가 이루어질 수 있다.

한편, 본 발명에서는 다수의 버티칼형 프로브(10a-10d)와 인터포져(20)가 개별적으로 제작되어 조립되는 것이 가능하여 수요자의 요청에 따라 인터포져(20) 만을 변형 설계함에 의해 원하는 프로브 어셈블리(1)를 제작할 수 있어, 짧은 기간에 소망하는 핀(pin)수의 프로브를 갖는 프로브 어셈블리의 제작이 이루어질 수 있게 된다.

이하에서는 상기한 구조를 갖는 버티칼형 프로브 중 결합부를 포함하는 벨로우즈형 니들과 마이크로 팁의 제조방법에 대하여 각각 설명한다.

먼저, 상기 결합부를 포함하는 벨로우즈형 니들은 반도체 기판 또는 반도체 기판에 포토레지스트(PR)가 형성된 기판을 이용하거나, 니들 형상에 대응하는 스탬프(stamp)를 제작한 후 이를 이용하여 공정비용을 절감할 수 있는 핫 엠보싱(hot embossing) 방법 중 어느 하나의 방법으로 제작될 수 있다.

도 3a 내지 도 3e는 본 발명의 바람직한 제1실시예에 따른 니들을 제조하는 방법을 설명하기 위한 공정 단면도이다.

본 발명의 제1실시예에 따른 니들의 제조에서는 반도체 기판, 예를 들어 일면이 폴리싱 처리된 Si 기판으로 산화막이 1㎛ 형성되어 있는 웨이퍼(30)(도 4a 참조)를 사용하여 웨이퍼 레벨로 배치 프로세스(batch process)가 진행된다. 따라서, 웨이퍼 레벨의 배치 프로세스가 완료되면 다수의 니들이 얻어지게 된다.

먼저, 도 3a를 참고하면, Si 기판(31) 위에 도 4a에 도시된 바와 같이, 니들(13)과 결합부(15)의 평면도 패턴에 상보형 패턴을 이루는 포토레지스트 식각 마스크(32)를 예를 들어, 4㎛ 두께로 형성하여 이를 하드 베이킹(hard baking)한다.

이어서, 상기 포토레지스트 식각 마스크(32)를 이용하여 건식 식각(dry etching)방법으로 Si 기판(31)을 120㎛ 깊이로 식각하여 요홈을 형성한 후, 식각 마스크(32)를 주지된 방법으로 제거하면 니들(13)(결합부(15) 포함)에 대응하는 요홈(33)이 형성된 니들 Si 몰드(mold)(33a)가 도 3b 및 도 4b와 같이 얻어진다.

그 후, 도 3c와 같이 니들(13)에 대한 요홈(33)이 형성된 Si 기판(31)에 스퍼터링 방법으로 순차적으로 Au로 이루어진 약 1㎛ 두께의 제2도전층(122)과 Cr로 이루어진 약 300Å 두께의 제1도전층(121)을 형성한다.

상기 제1도전층(121) 및 제2도전층(122)은 후속공정에서 진행되는 전기도금용 시드층(seed layer), 즉 음극 전극으로 이용된다.

이어서, 도 3d와 같이, 상기 제1도전층(121) 및 제2도전층(122)을 전기도금용 음극 전극으로 이용하여 전기도금에 의해 Ni-Co, Ni-W, Ni-W-Mo 및 Be-Cu 중 어느 하나의 재료를 사용하여 상기한 요홈(33)에 채우도록 100 내지 120㎛ 범위로 전착함에 의해 제3도전층(123)을 형성한다. 이때 예를 들어, Ni-Co 합금막을 전기도금에 의해 형성하는 경우, Co의 함유량은 25~40중량%인 것이 바람직하다.

그 후, 도 3e와 같이 CMP(Chemical Mechanical Polishing) 방법으로 표면을 연마하여 Si 기판(31)의 표면이 노출되며 요홈(33)에 충진된 제1 내지 제3 도전층(121-123)의 총 두께가 100㎛가 되게 한다.

이어서, 상기 Si 기판(31)을 Si을 녹일 수 있는 TMAH(Tetra-methyl ammonium hydroxide) 또는 KOH 용액을 이용하여 Si 기판(31)을 녹이면 요홈(33)에 충진된 제1 내지 제3 도전층(121-123)으로 이루어진 결합부(15)를 포함하는 니들(13)이 도 2a와 같이 얻어진다.

이 경우, 웨이퍼 레벨의 배치 프로세스를 진행하면 다수의 니들(13)이 얻어진다.

도 5a 내지 도 5e는 본 발명의 바람직한 제2실시예에 따른 니들을 제조하는 방법을 설명하기 위한 공정 단면도이다.

제2실시예는 웨이퍼 형태로 이루어진 Si 기판(31)의 상부면에 형성된 포토레지스트층(34)을 패터닝하며, Si 기판(31)에 대한 패터닝이 이루어지지 않는다는 점에서 제1실시예와 차이가 있다.

먼저, 도 5a와 같이, 포토레지스트층(34)을 Si 기판(31) 위에 120㎛ 두께로 코팅한 후, 소프트 베이킹(soft baking) 처리한다. 이어서, 도 4a에 도시된 바와 같이, 니들(13)의 형상과 상보형 패턴을 이루는 상기한 식각 마스크(32)와 동일한 패턴을 갖는 노광 마스크를 사용하여 노광을 실시한다.

이어서, 상기 처리된 기판을 하드 베이킹(hard baking)한 후, 현상하면 도 5b에 도시된 바와 같이 포토레지스트층(34)이 패터닝되어 니들(13)에 대응하는 요홈(33)을 포함하는 니들 PR 몰드(mold)(34a)가 얻어진다.

그후, 제1실시예의 도 3c 내지 도 3e의 공정과 동일한 방법으로 공정을 진행한다.

즉, 도 5c와 같이, 니들(13)에 대한 요홈(33)이 형성된 Si 기판(31)에 스퍼터링 방법으로 순차적으로 Au로 이루어진 약 1㎛ 두께의 제2도전층(122)과 Cr로 이루어진 약 300Å 두께의 제1도전층(121)을 형성한다.

이어서, 도 5d와 같이, 상기 제1도전층(121) 및 제2도전층(122)을 전기도금용 음극 전극으로 이용하여 전기도금에 의해 Ni-Co, Ni-W, Ni-W-Mo 및 Be-Cu 중 어느 하나의 재료를 사용하여 상기한 요홈(33)에 채우도록 100 내지 120㎛ 범위로 전착함에 의해 제3도전층(123)을 형성한다.

그 후, 도 5e와 같이 CMP(Chemical Mechanical Polishing) 방법으로 표면을 연마하여 Si 기판(31)의 표면이 노출되도록 상부면을 20㎛ 정도 연마하여 니들 PR 몰드(34a)의 요홈에 충진된 제1 내지 제3 도전층(121-123)의 두께가 100㎛가 되게 한다.

이어서, 상기 니들 PR 몰드(34a)를 주지된 방법으로 제거하여 요홈(33)에 충진된 제1 내지 제3 도전층(121-123)으로 이루어진 결합부(15)를 포함하는 니들(13)을 분리하면 도 2a와 같이 얻어진다.

상기 제2실시예에서는 기판으로서 Si 기판의 상부에 포토레지스트가 형성된 것을 사용하였으나, 포토레지스트 대신에 폴리이미드, 에폭시 및 PDMS 중에서 선택된 어느 하나로 이루어진 폴리머를 적층한 것을 사용할 수 있다.

제2실시예와 같이, Si 기판 위에 폴리머층이 형성된 기판을 사용하면 Si 기판을 재사용할 수 있으므로 제1실시예에 비하여 비용을 절감할 수 있게 된다.

제2실시예의 경우에도 웨이퍼 레벨의 배치 프로세스를 진행하면 다수의 니들(13)이 얻어진다.

도 6a 내지 도 6f는 본 발명의 바람직한 제3실시예에 따른 니들을 제조하는 방법을 설명하기 위한 공정 단면도로서, 제3실시예에서는 니들 형상에 대응하는 니들 스탬프(stamp)를 제작한 후 이를 이용하여 니들의 음각 요홈 패턴을 제작하는 핫 엠보싱(hot embossing) 방법을 이용한 것이다.

도 6a 및 도 6b의 공정은 제1실시예의 도 3a 내지 도 3c의 공정과 동일하게 이루어진다. 즉, Si 기판(31) 위에 도 4a에 도시된 바와 같이, 니들(13)의 형상과 상보형 패턴을 이루는 식각 마스크(32)를 포토레지스트를 이용하여 형성하고, 이어서, 상기 식각 마스크(32)를 이용하여 건식 식각(dry etching)방법으로 Si 기판(31)을 예를 들어, 100㎛ 깊이로 식각하여 요홈을 형성한 후, 식각 마스크(32)를 주지된 방법으로 제거한다.

그 후, 도 6b와 같이 니들(13)에 대응하는 요홈이 형성된 Si 기판(31)에 스퍼터링 방법으로 순차적으로 Au로 이루어진 약 1㎛ 두께의 제2도전층(122)과 Cr로 이루어진 약 300Å 두께의 제1도전층(121)을 형성한다.

이어서, 도 6c와 같이, 상기 제1도전층(121) 및 제2도전층(122)을 전기 도금용 음극 전극으로 이용하여 전기도금방법으로 Ni 또는 PDMS(polydimethylsiloxane)를 사용하여 상기한 요홈을 채움에 의해 니들 스탬프(35)를 형성한다.

그 후, TMAH 또는 KOH 용액을 이용하여 Si 기판(31)을 녹이는 방법으로 요홈에 충진되어 있던 니들 스탬프(35)를 분리한다.

상기 니들 스탬프(35)를 형성하는 데 사용된 기판은 Si 기판 대신에 Si 기판의 상부에 폴리이미드, 에폭시, 포토레지스트 및 PDMS 중에서 선택된 어느 하나로 이루어진 폴리머층이 형성된 기판으로 이루어진 것을 사용하는 것도 가능하며, 이 경우 기판을 재사용할 수 있다.

상기 공정에서 얻어진 표면에 제1 및 제2 도전층(121,122)이 코팅되어 있는 니들 스탬프(35)는 하측에 니들의 양각 구조가 형성되며, 다음과 같이 이용된다.

도 6d와 같이, Si 기판(31)의 표면에 폴리머, 예를 들어, 폴리이미드, 에폭시, 포토레지스트 또는 PDMS를 100~120㎛ 두께로 형성한 후, 미리 설정된 온도로 예열된 상태에서 스탬프(35)를 기판(31)에 가압하여 니들(13)에 대응하는 요홈(33)을 포함하는 몰드 패턴(36)을 형성한다.

후속공정으로 니들(13)의 요홈(33)을 포함하는 몰드 패턴(36)에 제1실시예의 도 3c 및 도 3d의 공정과 동일한 방법으로 공정을 진행하여 제1 내지 제3 도전층(121-123)을 형성하면 도 6e와 같이 얻어진다.

그 후, 도 6f와 같이 CMP 방법으로 표면을 연마하여 몰드 패턴(36)의 표면이 노출되도록 20㎛ 정도 연마하여 몰드 패턴(36)의 요홈에 충진된 제1 내지 제3 도전층(121-123)의 두께가 약 100㎛가 되게 한다.

이어서, 상기 몰드 패턴(36)을 사용재료에 따른 주지된 용매를 사용하여 제거하는 방법으로 상보형 요홈(33)의 요홈에 충진된 제1 내지 제3 도전층(121-123)으로 이루어진 결합부(15)를 포함하는 니들(13)을 분리하면 도 2a와 같이 얻어진다.

상기 제3실시예의 핫 엠보싱(hot embossing) 방법에 따라 니들의 음각 패턴을 갖는 요홈을 형성할 때 마다 미리 제작된 스탬프(stamp)를 사용하면 도 6a에 도시된 패터닝 공정을 생략할 수 있어 제조비용을 절감할 수 있고, 패터닝 공정에서 발생되는 공해물질의 발생을 줄일 수 있다.

제3실시예의 경우에도 웨이퍼 레벨의 배치 프로세스를 진행하면 다수의 니들(13)이 얻어진다.

한편, 상기한 제1 내지 제3 실시예에서는 니들 제작시에 먼저 요홈(33)을 형성하고 요홈(33) 내부에 제1 및 제2 도전층(121,122)을 형성한 후, 이를 이용하여 요홈에 전기도금방법으로 제3도전층(123)을 형성하여, 요홈에 충진된 제1 내지 제3 도전층(121-123)으로 이루어진 니들(13)을 분리하는 공정에 의해 니들(13)을 제조하였다. 또한, 스탬프 제작시에도 먼저 요홈을 형성하고 도전층(121,122)을 형성한 후 이를 이용하여 전기도금방법으로 Ni로 요홈을 채움에 의해 니들 스탬프(35)를 형성하였다.

상기한 공정방법에서는 요홈의 깊이가 깊어지는 경우, 니들의 폭이 넓고 박막일 때 전기도금방법으로 요홈의 하부에 까지 채워지지 않는 문제가 발생할 수 있다. 이하에 설명하는 니들 스탬프 제조방법 및 이를 이용한 제4실시예에서는 이러한 문제점을 방지할 수 있는 제조공정이 제안된다.

도 7a 내지 도 7f는 본 발명에 따른 니들 스탬프를 제조하는 방법을 설명하기 위한 공정 단면도이다.

도 7a 및 도 7b의 공정은 제1실시예의 도 3a 및 도 3b의 공정과 동일하게 이루어진다. 즉, Si 기판(31a) 위에 도 4a에 도시된 바와 같이, 니들(13)의 형상과 상보형 패턴을 이루는 식각 마스크(32)를 포토레지스트를 이용하여 형성하고, 이어서, 상기 식각 마스크(32)를 이용하여 건식 식각(dry etching)방법으로 Si 기판(31a)을 예를 들어, 100㎛ 깊이로 식각하여 요홈(33)을 형성한 후, 식각 마스크(32)를 주지된 방법으로 제거한다.

그후 도 7c와 같이 먼저 Si 기판(31b), 또는 Si 기판 대신에 Si 기판의 상부에 폴리이미드, 에폭시, 포토레지스트 및 PDMS 중에서 선택된 어느 하나로 이루어진 폴리머층이 형성된 기판을 사용하여 Si 기판(31b)의 상부면에 전기 도금용 음극 전극으로 이용될 제1 및 제2 도전층(121,122)을 순차적으로 스퍼터링 방법으로 형성한다. 물론 이 경우에도 전기 도금용 음극 전극으로 이용되는 도전층은 단일의 도전층으로 형성하는 것도 가능하다.

그후, 도 7b 공정에서 얻어진 Si 기판(31a)을 반전시켜서 Si 기판(31b)의 제1도전층(121)의 상부면에 접합시킨다.

이어서, 도 7d와 같이 CMP 방법으로 Si 기판(31a)의 상부를 연마하여 얻어진 니들 몰드(mold)(34b)의 요홈(33)이 노출되도록 한다.

그후, 도 7e와 같이, 상기 제1도전층(121) 및 제2도전층(122)을 전기 도금용 음극 전극으로 이용하여 전기도금방법에 의해 Ni 또는 PDMS(polydimethylsiloxane)를 상기한 요홈(33)을 채움에 의해 니들 스탬프(35)를 형성한다.

그 후, TMAH 또는 KOH 용액을 이용하여 Si 기판(31a,31b)을 녹이는 방법으로 요홈에 충진되어 있던 니들 스탬프(35)를 분리하면 도 7f와 같이 얻어진다.

상기한 도 7a 내지 도 7f의 제조공정을 이용하면 요홈(33)의 하부에 전기 도금용 음극 전극으로 이용되는 제1도전층(121) 및 제2도전층(122)이 형성되어 있기 때문에 전기도금시에 요홈(33)의 하부로부터 충전이 이루어지게 되어 형상의 정밀도가 높은 니들 스탬프(35)가 얻어지게 된다.

도 8a 내지 도 8f는 각각 본 발명의 바람직한 제4실시예에 따른 니들을 제조하는 공정을 설명하기 위한 공정 단면도로서, 상기한 니들 스탬프를 이용하여 니들의 음각 요홈 패턴을 제작하는 핫 엠보싱(hot embossing) 방법을 적용한 것이다.

도 8a와 같이 Si 기판(31) 위에 스퍼터링 방법으로 순차적으로 Au로 이루어 진 약 1㎛ 두께의 제2도전층(122)과 Cr로 이루어진 약 300Å 두께의 제1도전층(121)을 형성한다. 상기 제1도전층(121) 및 제2도전층(122)은 후속 공정에서 전기 도금용 음극 전극으로 이용된다.

그후, 도 8b와 같이 상기 제1도전층(121)의 상부에 폴리머층(38)으로서, 예를 들어, 포토레지스트, 폴리이미드, 에폭시 또는 PDMS를 100~120㎛ 두께로 형성한 후, 도 8c와 같이 미리 설정된 온도로 예열된 상태에서 스탬프(35)를 폴리머층(38)에 가압하여 니들(13)에 대응하는 요홈(33)을 포함하는 몰드 패턴(38a)을 형성한다.

후속공정으로 도 8d와 같이, 몰드 패턴(38a)의 요홈(33) 바닥면에 잔류하는 폴리머, 예를 들어, 포토레지스트인 경우 애싱(ashing)에 의해 제거하여 요홈(33) 바닥의 제1도전층(121)이 노출되도록 한다.

이어서, 도 8e와 같이 요홈(33) 하부의 제1 및 제2 도전층(121,122)을 전기도금용 음극 전극으로 이용하여 전기도금에 의해 Ni-Co, Ni-W, Ni-W-Mo 및 Be-Cu 중 어느 하나의 재료를 사용하여 상기한 요홈(33)의 바닥면으로부터 채우도록 100 내지 120㎛ 범위로 전착함에 의해 제3도전층(123)을 형성한다.

그 후, 도 8f와 같이 CMP(Chemical Mechanical Polishing) 방법으로 몰드 패턴(38a) 표면을 연마하여 요홈(33)에 충진된 제3 도전층(123)의 두께가 100㎛가 되게 한다.

이어서, 상기 몰드 패턴(38a)을 주지된 방법으로 제거하여 요홈(33)에 충진된 제3도전층(123)으로 이루어진 결합부(15)를 포함하는 니들(13)을 분리하면 도 1a와 같이 얻어진다.

상기한 제4실시예에 따르면, 니들(13)의 폭이 넓고 박막일지라도 전기 도금시에 요홈(33)의 하부로부터 충전이 이루어지게 되어 형상의 정밀도가 높은 니들(13)이 얻어지게 된다.

상기한 제4실시예에서는 니들 스탬프를 이용한 핫 엠보싱(hot embossing) 방법을 적용한 것이나, 니들 스탬프를 이용하지 않고 도 8c 및 도 8d 공정 대신에 폴리머층(38)을 주지된 방법으로 패터닝하여 요홈(33) 바닥의 도전층(121)을 노출한 상태에서 전기도금에 의해 니들을 형성하는 방법으로 변경하는 것도 물론 가능하다.

상기한 실시예의 설명에서는 니들(13)이 지그재그형으로 이루어진 다수의 주름부(13a-13i)를 구비하며, 각 주름부 사이에는 주름부가 수직방향으로 압축될 때 수직방향으로 절첩되도록 양측단부가 곡선으로 이루어지고 제1 및 제2 공간(14a,14b)의 입구가 내측보다 좁게 이루어진 형상을 가지고 있다.

그러나, 상기한 주름부의 구조는 주름부가 수직방향으로 압축될 때 수직방향으로 절첩이 이루어지는 것이라면 어떤 것도 가능하며, 상기 구조 이외에도 도 9a 및 도 9b에 도시된 바와 같이 변형된 형태의 구조를 가질 수 있다.

도 9a 및 도 9b는 각각 변형된 형태의 니들을 구비한 버티칼형 프로브를 보여주는 평면도이다.

즉, 각 주름부(13a-13i)는 도 9a 및 도 9b에 도시된 바와 같이 내부에 하나의 원형 또는 삼각형 공간을 형성하며, 입구가 내측보다 좁게 이루어진 구조가 반 복적으로 이루어진 것을 채용할 수 있다.

또한, 각 주름부(13a-13i)의 제1 및 제2 공간(14a,14b)의 입구에 배치된 돌기(12a-12s)는 주름부의 탄성력과 주름부 사이의 거리를 적절하게 설정함에 의해 제거하는 것도 가능하다.

이하에 본 발명에 따른 마이크로 팁의 제조공정에 대하여 설명한다.

먼저, 상기 마이크로 팁은 반도체 기판 또는 반도체 기판에 포토레지스트가 형성된 기판을 이용하거나, 마이크로 팁 형상에 대응하는 스탬프(stamp)를 제작한 후 이를 이용하여 공정비용을 절감할 수 있는 핫 엠보싱(hot embossing) 방법 중 어느 하나의 방법으로 제작될 수 있다.

도 10a 내지 도 10d는 각각 본 발명의 제5실시예에 따른 마이크로 팁의 제조공정을 설명하기 위한 공정 단면도이다.

본 발명의 제5실시예에 따른 마이크로 팁의 제조에서는 반도체 기판, 예를 들어 일면이 폴리싱 처리된 Si 기판으로 산화막이 1㎛ 형성되어 있는 웨이퍼를 사용하여 웨이퍼 레벨로 배치 프로세스(batch process)를 진행함에 의해 한번에 다수의 마이크로 팁이 얻어질 수 있다.

도 2a에 도시된 마이크로 팁(11)의 접촉돌기(11a)와 몸체(11b)의 형상에 대응하는 요홈(43)을 형성하기 위하여, 먼저 Si 기판(41) 위에 상기 접촉돌기(11a)만을 노출하는 제1포토레지스트 식각 마스크를 제작하여 접촉돌기(11a)에 대응하는 패턴을 갖는 다수의 요홈을 주지된 방법, 예를 들어, 건식 식각(dry etching)방법으로, 접촉돌기(11a)에 대응하는 깊이로 Si 기판(41)을 식각하여 형성한다.

그 후, 도 10a와 같이, 상기 다수의 요홈과 동심상으로 몸체(11b)를 노출하는 제2포토레지스트 식각 마스크(42)를 제작한 후, 몸체(11b)에 대응하는 깊이로 Si 기판(41)을 식각하고 식각 마스크(42)를 제거하면 도 11a에 도시된 바와 같이, 마이크로 팁(11)에 대응하는 요홈(43)을 갖는 팁 Si 몰드(41a)가 얻어진다.

그 후, 도 10b와 같이 마이크로 팁(11)에 대한 요홈(43)이 형성된 팁 Si 몰드(41a)에 스퍼터링 방법으로 Au로 이루어진 약 1㎛ 두께의 제2도전층(112)을 형성한다.

이어서, 상기 제2도전층(112)을 전기도금용 음극 전극으로 이용하여 전기도금에 의해 상기한 제2도전층(112)의 표면에 약 300Å 두께로 Ni-Co, Ni-W, Ni-W-Mo 및 Be-Cu 중 어느 하나의 재료를 사용하여 제1도전층(111)을 형성한다.

이어서, 도 10c와 같이 제1 및 제2 도전층(111,112)이 피막된 상기 요홈(43)을 Si-Ag, Si-Au, Sn-Ag, Sn-Au 또는 Sn 등과 같은 솔더링 재료로 채운 후, 리플로우(reflow) 공정을 거침에 의해 제3도전층(113)을 형성한다.

그 후, 도 10d와 같이 CMP(Chemical Mechanical Polishing) 방법으로 표면을 연마하여 적어도 제1 및 제2 도전층(111,112)이 서로 분리되고 팁 Si 몰드(41a)의 표면이 노출되며 요홈(43)에 충진된 제1 내지 제3 도전층(111-113)의 두께가 미리 설정된 60 내지 70㎛가 되게 한다.

이어서, 상기 팁 Si 몰드(41a)의 Si을 녹일 수 있는 TMAH(Tetra-methyl ammonium hydroxide) 또는 KOH 용액을 이용하여 팁 Si 몰드(41)를 녹이면 요홈(43)에 충진된 제1 내지 제3 도전층(111-113)으로 이루어진 다수의 마이크로 팁(11)이 도 2a와 같이 얻어진다.

이 경우, 웨이퍼 레벨의 배치 프로세스를 진행하면 한번에 다수의 마이크로 팁(11)이 얻어진다.

상기한 제5실시예에서는 Si 기판(41) 대신에 상기 제2실시예와 유사하게 Si 기판에 포토레지스트, 폴리이미드, 에폭시 및 PDMS 중에서 선택된 어느 하나로 이루어진 폴리머를 적층한 기판을 이용하여 마이크로 팁을 형성하는 것도 가능하다.

제2실시예와 같이, Si 기판 위에 폴리머층이 형성된 기판을 사용하면 Si 기판을 재사용할 수 있으므로 제5실시예에 비하여 비용을 절감할 수 있게 된다.

한편, 본 발명에 따른 마이크로 팁의 제조에서는 도 12a 내지 도 12g에 도시된 제6실시예와 같이, 미리 마이크로 팁에 대한 팁 스탬프를 제작한 후, 핫 엠보싱 방법으로 마이크로 팁(11)에 대응하는 요홈(43)을 형성하는 공정을 간단하게 처리할 수 있다.

즉, 도 12a와 같이 마이크로 팁(11)의 접촉돌기(11a)와 몸체(11b)의 형상에 대응하는 요홈(43)을 형성하기 위하여 2회의 패터닝 공정을 실시하여 Si 기판(41) 위에 요홈(43)을 형성한다.

이어서, 도 12b 및 도 12c와 같이 Ti을 0.3㎛ 두께로 스퍼터링하여 도전층(114)을 형성한 후, 도전층(114)을 전기도금용 음극 전극으로 이용하여 전기도금에 의해 Ni를 상기한 요홈(43)을 채움에 의해 마이크로 팁 스탬프(115)를 형성한다.

그 후, TMAH 또는 KOH 용액을 이용하여 Si 기판(31)을 녹이는 방법으로 요홈 에 충진되어 있던 마이크로 팁 스탬프(115)를 분리하면, 도 12d 및 도 11b와 같이 얻어진다.

상기 공정에서 얻어진 표면에 도전층(114)이 코팅되어 있는 마이크로 팁 스탬프(115)는 다음과 같이 이용된다.

도 12e와 같이, Si 기판(41)의 표면에 폴리머층(37)으로서, 예를 들어, 폴리이미드, 에폭시, 포토레지스트 또는 PDMS를 100㎛ 두께로 형성한 후, 미리 설정된 온도로 예열된 상태에서 마이크로 팁 스탬프(115)를 기판(41)의 폴리머층(37)에 가압하여, 도 12f와 같이 마이크로 팁(11)의 요홈(43)을 포함하는 몰드 패턴(37a)을 형성한다.

그 후, 후속공정으로 마이크로 팁(11)의 요홈(43)을 포함하는 몰드 패턴(37a)에 제5실시예의 도 10b 및 도 10c의 공정과 동일한 방법으로 공정을 진행하여 제1 내지 제3 도전층(111-113)을 형성하면 도 12g와 같이 얻어진다.

그 후, 도 12h와 같이 CMP 방법으로 제1 및 제2 도전층(111,112)이 분리되어 몰드 패턴(37a)의 표면이 노출되도록 상부면을 연마하여 몰드 패턴(37a)의 요홈에 충진된 제1 내지 제3 도전층(111-113)의 두께가 60 내지 70㎛가 되게 한다.

이어서, 상기 몰드 패턴(37a)을 사용재료에 따른 주지된 용매를 사용하여 제거하는 방법으로 요홈(43)에 충진된 제1 내지 제3 도전층(111-113)으로 이루어진 마이크로 팁(11)을 분리하면 도 2a와 같이 얻어진다.

이 경우, 후술하는 바와 같이 상기한 다수의 마이크로 팁(11)을 웨이퍼 레벨로 다수의 니들(13)과 조립을 실시하고자 하는 경우는 마이크로 팁(11)을 개별적으 로 분리시키지 않고 도 12g에 도시된 웨이퍼 상태에서 조립이 이루어지는 것이 바람직하다.

상기 제6실시예의 핫 엠보싱(hot embossing) 방법에 따라 마이크로 팁 패턴을 갖는 요홈을 형성할 때 마다 미리 제작된 스탬프(stamp)를 사용하면 도 10a에 도시된 2중 패터닝 공정을 생략할 수 있어 제조비용을 절감할 수 있고, 패터닝 공정에서 발생되는 공해물질의 발생을 줄일 수 있다.

제6실시예의 경우에도 웨이퍼 레벨의 배치 프로세스를 진행하면 다수의 마이크로 팁(11)이 얻어진다.

상기한 제5 및 제6 실시예에서는 Si 기판 또는 Si 기판에 폴리머층이 형성된 복합 기판을 사용하는 것을 예를 들어 설명하였으나, 폴리머로 이루어진 드라이 필름(dry film)을 기판으로 사용하는 것도 가능하다.

상기한 제1 내지 제6 실시예에서는 니들 또는 마이크로 팁을 직접 형성하거나 또는 스탬프를 제작할 때 전해도금법에 의해 전도성 물질을 음극에 전착 형성하고 있으며, 이러한 전해도금법을 이용하기 위해서는 음극 전극으로 이용되어 전류를 가할 수 있는 전도성 물질(메탈)의 매개체가 필요하고, 이러한 매개체는 스퍼터 장비를 이용해서 얇게 형성된다. 이러한 매개체로 사용될 수 있는 전도성 물질로서 상기 실시예에서는 Au/Cr의 이중막 또는 Ni막을 사용한 것을 예시하였으나, 이외에도 Cr, Ti, Cu, Au, Al, Cu/Cr, Cu/Ti 막을 사용하는 것이 가능하다.

이하에 본 발명에 따른 인터포져의 제조공정에 대하여 설명한다.

도 13a 내지 도 13g는 본 발명의 바람직한 제7실시예에 따른 인터포져의 제 조하는 공정을 설명하기 위한 공정 단면도이다.

본 발명의 제7실시예에 따른 인터포져의 제조에서는 반도체 기판, 예를 들어 양면이 폴리싱 처리된 Si 기판으로 산화막이 1㎛ 형성되어 있는 웨이퍼를 사용하여 웨이퍼 레벨로 배치 프로세스(batch process)를 진행함에 의해 한번에 다수의 인터포져가 얻어질 수 있다.

먼저 도 13a와 같이 Si 기판(51) 위에 상기 프로브(10)의 결합부(15)에 대응하는 제1포토레지스트 식각 마스크(52)를 형성한 후, 도 13b와 같이 주지된 방법, 예를 들어, 건식 식각(dry etching)방법 또는 습식 식각방법으로, 결합부(15)에 대응하는 깊이, 예를 들어, 100㎛로 Si 기판(51)을 식각하여 다수의 요홈(53)을 형성한다.

그 후, 도 13c와 같이, 상기 기판(51)의 반대면에 제2포토레지스트 식각 마스크(54)를 형성한 후, 도 13d와 같이 주지된 방법, 예를 들어, 건식 식각(dry etching)방법 또는 습식 식각방법으로, 상기 다수의 요홈(53)을 관통하는 다수의 관통구멍(27)을 형성한다.

이어서, 도 13e와 같이 기판(51)을 열산화시킴에 의해 기판(51)의 상부면과 하부면 및 관통구멍(27)의 내주면에 1㎛ 두께로 실리콘 산화막(28)을 형성하여 기판(51)과의 분리를 위한 절연막을 형성한다.

그후, 도 13f와 같이 전도성 물질, 예를 들어, 은(Ag) 페이스트를 상기 다수의 관통구멍(27)에 충전하여 수직연결배선(25)을 형성한다.

이어서, 도 13g와 같이, 기판(51)의 상부면에 다수의 수평연결배선(23)에 상 보형 패턴을 갖는 쉐도우 마스크용 포토레지스트 패턴(55)을 형성하고, 도 13h와 같이 스퍼터링 방법에 의해 기판(51)의 상부면에 Au/Cr을 순차적으로 도포하여 2중막 구조 또는 Ni로 이루어진 도전층(56)을 형성한다.

그후, 포토레지스트 패턴(55)을 리프트-오프(lift off) 방법에 의해 제거하면 수평연결배선(23)의 형성에 이용되는 UBM(Under Bump Metallurgy)(23a)이 얻어진다. 이어서, 도전체로 이루어진 UBM(23a)을 전기도금용 음극 전극으로 이용하여 전기도금에 의해 상기 UBM(23a)의 상부에 메인 PCB와의 플립 칩 접속에 이용되는 Sn-Ag로 이루어진 도전성 솔더 범프(23b)를 형성하면 도 13i에 도시된 바와 같이 각각 수직연결배선(25)과 연결된 수평연결배선(23)이 얻어지게 된다.

상기와 같이 각각 분리되어 제조된 마이크로 팁(11)과 니들(13)은 인터포져(20)에 조립되면서 상호 연결이 이루어지며, 이하에 도 14를 참고하여 조립공정을 상세하게 설명한다.

도 14는 다수의 마이크로 팁과 니들을 웨이퍼 레벨(wafer level)로 인터포져에 조립하는 공정을 설명하기 위한 공정 단면도이다.

먼저, 인터포져(20)는 도 2a 내지 도 2d와 같이 다수의 프로브(10a-10d)의 결합부(15)가 결합되도록 다수의 관통구멍(27)이 상하방향으로 형성되어 있고, 다수의 관통구멍(27)의 일부에는 은 페이스트(Ag paste)로 이루어진 도전성 재료가 충진되어 이루어진 다수의 수직연결배선(25)이 형성되어 있으며, 다수의 수직연결배선(25)의 상단부는 상부면에 형성된 다수의 수평연결배선(23)과 연결되어 있는 구조를 갖고 있다.

마이크로 팁(11)과 니들(13)의 조립에는 다수의 니들(13)을 인터포져(20)의 각 관통구멍(27)에 조립하기 위한 조립 가이드(3)를 사용하고 있다. 상기 조립 가이드(3)는 예를 들어, Si으로 이루어져 있으며, 인터포져(20)의 각 관통구멍(27)에 대응하는 다수의 관통구멍(3a)이 형성되어 있다.

또한, 웨이퍼 레벨로 다수의 마이크로 팁(11)과 니들(13)의 조립이 이루어지기 위해서는 다수의 마이크로 팁(11)이 예를 들어, 도 12g에 도시된 바와 같이 웨이퍼 상태로 제조되어야 하고, Si 이외의 재료를 사용하는 기판을 이용하여 제작되는 것이 요구된다. 즉, 이는 다수의 마이크로 팁(11)과 니들(13)을 인터포져(20)에 조립한 후, Si 기판으로 이루어진 인터포져(20)가 손상을 입지 않는 상태로 다수의 마이크로 팁(11)과 니들(13)을 개별적으로 분리시키는 것이 필요하기 때문이다.

따라서, 이러한 목적에 적합한 기판으로는 도 12e 내지 도 12h에 도시된 Si 기판(41) 위에 폴리머층(37)이 적층된 기판을 이용하거나 또는 드라이 필름과 같은 비 실리콘 기판을 사용할 수 있다.

도 14에 도시된 실시예에서는 Si 기판(41) 위에 폴리머층(37)이 적층된 기판을 이용하여 얻어진 것을 사용한 것이며, 도 12h의 웨이퍼 형태로 제작된 다수의 마이크로 팁(11)은 인터포져(20)의 다수의 관통구멍(27)과 동일한 패턴으로 배치되도록 설계된다.

따라서, 인터포져(20)의 다수의 관통구멍(27)에 조립 가이드(3)의 다수의 관통구멍(3a)이 일치하도록 인터포져(20)의 하단면에 조립 가이드(3)를 배치한 후, 상기 정합된 다수의 관통구멍(27,3a)에 니들(13)의 결합부(15)가 관통구멍(27)에 결합되도록 삽입한 상태에서, 다수의 마이크로 팁(11)이 미리 형성되어 있는 Si 기판(41)을 정합시킨다. 이 경우, 다수의 마이크로 팁(11)이 다수의 니들(13)의 선단부에 약간의 탄성력을 갖고 접촉하도록 조립 가이드(3)의 폭은 니들(13)의 길이보다 미리 설정된 길이만큼 작게 설정하는 것이 바람직하다.

그 후 예를 들어, 230℃에서 리플로우 공정을 거치면 마이크로 팁(11)의 접촉돌기(11a)와 몸체(11b)를 이루는 주성분이 Si-Ag, Si-Au, Sn-Ag, Sn-Au 또는 Sn 등과 같은 솔더링 재료로 이루어져 있으므로 니들(13)의 선단부는 마이크로 팁(11)의 후단면에 접합이 이루어지게 되고, 니들(13)의 결합부(15)는 은 페이스트로 이루어진 수직연결배선(25)과 접합되어, 상호 연결이 이루어지게 된다.

그 후, 마이크로 팁(11)을 지지하고 있는 Si 기판(41)의 상기 몰드 패턴(37a)을 사용재료에 따른 주지된 용매를 사용하여 제거하고, 상기 Si으로 이루어진 조립 가이드(3)를 분리하면 도 1a와 같이 다수의 프로브(10a-10d)가 버티칼 타입으로 인터포져(20)에 조립된 프로브 어셈블리(1)가 얻어진다.

상기한 다수의 마이크로 팁(11)과 다수의 니들(13)을 인터포져(20)에 조립/패키징하는 공정은 웨이퍼 레벨의 배치 프로세스에 의해 진행한 후, 인터포져(20)가 집적된 웨이퍼를 절단(dicing)하여 각각의 프로브 어셈블리(1)로 분리시키는 것도 가능하다.

한편, 상기 실시예에서는 마이크로 팁과 니들을 각각 개별적으로 제작한 후 조립하는 구조를 예시하였으나, 니들의 제조시에 마이크로 팁을 일체로 제조하는 것도 가능하다.

또한, 상기 실시예에서는 마이크로 팁이 봉형상의 접촉돌기와, 접촉돌기를 지지하는 판형상의 몸체로 이루어진 것을 예시하였으나, 다른 형상으로 변형될 수 있다.

더욱이, 본 발명에서는 인터포저와 프로브의 접속을 에폭시를 사용하거나 금속 소켓을 사용하지 않는 솔더링 타입(soldering type)의 접속을 통하여 기계적 고정뿐 아니라 전기적 접속이 동시에 용이하게 할 수 있으며, 인터포저(21)와 벨로우즈형 니들(13)을 접속시키는 다수의 수직연결배선(25)의 솔더(즉, 은 페이스트)와, 벨로우즈형 니들(13)과 마이크로 팁(11)을 접속시키는 솔더(즉, 솔더링 재료로 이루어진 도전층(113))의 융점이 다른 재질을 사용함으로 교체시 각각을 따로 교체할 수 있게 된다.

상기한 바와 같이 본 발명에서는 버티칼형 프로브를 MEMS 공정을 이용하여 제작하고, 또한 금속형 소켓을 제작 조립하는 방식이 아닌 MEMS 공정을 이용하여 제작되는 Si 인터포저에 니들이 조립되므로 반복 테스트에 따라 발생되는 마모에 쉽게 교체가 가능하고, 더욱이 니들은 벨로우즈 형태로 형성되어 반복 테스트시 발생하는 응력의 집중에 의한 파괴를 줄일 수 있게 된다.

상기한 바와 같이, 본 발명의 프로브 어셈블리에서는 선단부의 마이크로 팁이 탄성 구조를 갖는 벨로우즈형 니들을 통하여 인터포져에 수직으로 결합되어 있어, 웨이퍼에 대한 반도체 장치의 검사시에 벨로우즈형 구조의 니들이 탄성 압축되고, 검사를 완료하고 프로브 카드가 상승하는 경우 웨이퍼가 미세하게 동반 상승하 는 경우에도 벨로우즈형 구조의 니들이 이를 흡수하면서 서서히 압축상태가 해제되므로 니들 선단부의 마이크로 팁에 의해 웨이퍼의 전극패드에 스크래치가 발생하는 문제가 발생하지 않아, 반도체 장치의 전극패드에 대한 손상을 최소화할 수 있다.

또한, 본 발명에서는 반도체 장치의 검사시에 니들의 각 주름부가 수직방향으로 압축될 때, 각 주름부의 좌/우측부가 모두 내측으로 절곡되는 곡선형태를 이루고 있기 때문에 어느 하나의 주름부도 수직선으로부터 외부로 이탈하지 않고 동일하게 압축/복원이 안정되게 이루어지게 된다. 따라서, 프로브 카드의 하강 및 상승이 이루어질 때 각각의 프로브가 최소한의 공간만을 차지하는 구조이므로 제한된 면적에 가능한 최대의 프로브를 배치할 수 있어 고집적 배치가 가능하여, 그 결과 본 발명의 프로브 어셈블리를 이용하면 미세 피치 검사가 이루어질 수 있는 미세 배열이 가능하게 된다.

더욱이, 본 발명의 버티칼형 프로브는 마이크로 팁과 니들이 각각 제작된 후, 인터포져에 개별적으로 제작되어 조립되는 것이 가능하여, 어느 하나의 프로브가 고장난 경우 해당 프로브에 대한 수리가 가능하여 고집적 반도체 웨이퍼의 검사에 적절히 대응할 수 있다.

한편, 본 발명에서는 다수의 버티칼형 프로브와 인터포져가 개별적으로 제작되어 조립되는 것이 가능하여 수요자의 요청에 따라 인터포져 만을 변형 설계함에 의해 원하는 프로브 어셈블리를 제작할 수 있어, 짧은 기간에 소망하는 핀(pin)수의 프로브를 갖는 프로브 어셈블리의 제작이 이루어질 수 있게 된다.

또한, 본 발명의 버틸칼형 프로브에서는 마이크로 팁과 니들의 외표면이 전 도성이 우수한 재질로 피막되어 있어 반도체 장치의 전극패드에 대한 최소의 프로브 접촉 저항을 가지고 테스팅을 달성할 수 있다.

더욱이, 본 발명에서는 웨이퍼 레벨의 배치 프로세스에 의해 한번에 다수의 마이크로 팁 및 니들을 제조할 수 있고, 또한 웨이퍼 레벨 칩 스케일 패키지(WLCSP)에 의해 최소한의 크기로 제품화가 이루어질 수 있다.

이상에서는 본 발명을 특정의 바람직한 실시예를 예를 들어 도시하고 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.

Claims

웨이퍼 검사시에 웨이퍼에 형성된 반도체 장치의 다수의 전극패드와 탄성 접촉이 이루어지는 다수의 버티칼 프로브와,

상기 다수의 버티칼 프로브를 지지하면서 각 버티칼 프로브를 검사장비에 접속하기 위한 인터페이스 역할을 하는 인터포져를 포함하며,

상기 다수의 버티칼 프로브 각각은

선단부에 배치되어 상기 반도체 장치의 다수의 전극패드와 접촉이 이루어지는 마이크로 팁과,

선단부가 상기 마이크로 팁의 후단부에 연결되며 수직방향의 탄성력을 갖도록 벨로우즈형 구조를 이루고 있고 후단부가 인터포져에 수직으로 결합되는 니들을 포함하는 것을 특징으로 하는 프로브 어셈블리.
제1항에 있어서, 상기 인터포져는

평판 형상으로 이루어지고, 상기 반도체 장치의 다수의 전극패드에 대응하는 다수의 관통구멍을 구비하며 외표면에 절연막이 형성된 몸체와,

상기 몸체의 상부면에 형성되며 일측 단부에 각각 검사장비로부터의 검사신호를 인가하기 위한 다수의 전극패드가 배치되어 있고, 타측 단부가 상기 다수의 관통구멍으로 연장되어 있는 다수의 수평연결배선과,

상기 다수의 관통구멍에 충진되어 상단부가 상기 다수의 수평연결배선과 연 결되어 있는 다수의 수직연결배선으로 구성되고,

상기 다수의 관통구멍의 하측으로부터 다수의 수직연결배선과 연결되도록 다수의 버티칼 프로브의 상단부가 결합되는 것을 특징으로 하는 프로브 어셈블리.
제1항에 있어서, 상기 마이크로 팁은 선단부에 봉형상의 접촉돌기와,

상기 접촉돌기를 지지하는 판형상의 몸체로 구성되는 것을 특징으로 하는 프로브 어셈블리.
제1항에 있어서, 상기 니들은 벨로우즈를 형성하도록 지그재그 형상으로 이루어진 다수의 주름부를 포함하는 것을 특징으로 하는 프로브 어셈블리.
제4항에 있어서, 상기 각 주름부의 공간 입구에 배치되어 각 주름부의 압축되는 범위를 제한하기 위한 다수의 돌기를 더 포함하는 것을 특징으로 하는 프로브 어셈블리.
제1항에 있어서, 상기 니들은 탄성 금속재료로 이루어지며, 그 외표면에 고전도성 금속으로 이루어진 도전층이 피막되어 있는 것을 특징으로 하는 프로브 어셈블리.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 마이크로 팁은 주재료가 Si-Ag, Si-Au, Sn-Ag, Sn-Au 및 Sn 중에서 선택된 어느 하나로 이루어지고,

그의 외표면에는 내마모성, 내산화성 및 강도가 우수한 제1도전층과 고전도성 금속으로 이루어진 제2도전층이 피막되어 있는 것을 특징으로 하는 프로브 어셈블리.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 다수의 버티칼형 프로브는 매트릭스 방식으로 인터포져에 결합되는 것을 특징으로 하는 프로브 어셈블리.
상부면에 검사장비로부터의 검사신호가 다수의 수평연결배선의 전극패드에 인가될 때, 다수의 관통구멍에 도전성 페이스트를 이용하여 형성된 다수의 수직연결배선을 통하여 제1기판의 하부면으로 전달하는 다수의 인터포져가 형성된 인터포져 기판을 준비하는 단계와,

각각 수직방향의 탄성력을 갖도록 지그재그 형상으로 이루어진 다수의 주름부와 결합부를 포함하는 다수의 니들을 준비하는 단계와,

상측에 폴리머층이 적층된 제2기판을 이용하여 다수의 수직연결배선의 패턴과 동일한 패턴으로 이루어지며 주재료가 솔더를 주성분으로 하는 다수의 마이크로 팁이 폴리머층에 형성된 마이크로 팁 기판을 준비하는 단계와,

상기 인터포져의 다수의 관통구멍에 대응하는 다수의 관통구멍이 형성된 조립 가이드를 이용하여 상기 다수의 니들을 인터포져의 다수의 수직연결배선에 접촉시키는 단계와,

상기 마이크로 팁 기판을 조립 가이드의 하측면에 정합시켜 마이크로 팁의 후단부를 상기 니들의 타단부에 탄성 접촉시키는 단계와,

상호 접촉상태의 인터포져 기판과 마이크로 팁 기판을 열처리하여 니들의 양 단부를 각각 다수의 수직연결배선과 다수의 마이크로 팁에 연결하는 단계와,

상기 제2기판의 폴리머층을 녹여서 제거함에 의해 다수의 마이크로 팁을 분리한 후 조립 가이드와 제2기판을 분리시키는 단계를 포함하는 것을 특징으로 하는 프로브 어셈블리의 제조방법.
제9항에 있어서, 상기 다수의 니들을 준비하는 단계는

제3기판 위에 지그재그 형상으로 이루어진 다수의 주름부와 결합부를 포함하는 니들의 평면 패턴에 상보형 패턴을 이루는 식각 마스크를 형성하는 단계와,

상기 식각 마스크를 이용하여 주름부의 폭에 대응하는 깊이로 제3기판을 식각하여 니들 형상에 대응하는 요홈을 형성하는 단계와,

상기 식각 마스크를 제거한 후 요홈이 형성된 기판에 전기도금용 시드층을 형성하는 단계와,

상기 전기도금용 시드층을 이용하여 전기도금에 의해 상기 요홈에 도전층을 전착하는 단계와,

상기 요홈에 충진된 도전층의 두께가 상기 주름부의 폭에 대응하도록 CMP(Chemical Mechanical Polishing) 방법으로 기판의 표면을 연마하는 단계와,

상기 제3기판을 녹여서 제거함에 의해 요홈에 충진된 도전층으로 이루어진 니들을 얻는 단계로 구성되는 것을 특징으로 하는 프로브 어셈블리의 제조방법.
제9항에 있어서, 상기 다수의 니들을 준비하는 단계는

제3기판 상부에 폴리머로 이루어진 폴리머층을 형성하는 단계와,

지그재그 형상으로 이루어진 다수의 주름부와 결합부를 포함하는 니들의 양각 구조를 갖는 니들 스탬프를 상기 제3기판의 폴리머층에 가압하여 니들 형상에 대응하는 요홈을 형성하는 단계와,

상기 요홈이 형성된 제3기판에 전기도금용 시드층을 형성하는 단계와,

상기 전기도금용 시드층을 이용하여 전기도금에 의해 상기 요홈에 도전층을 전착하는 단계와,

상기 요홈에 충진된 도전층의 두께가 상기 주름부의 폭에 대응하도록 CMP(Chemical Mechanical Polishing) 방법으로 폴리머층의 표면을 연마하는 단계와,

상기 폴리머층을 녹여서 제거함에 의해 요홈에 충진된 도전층으로 이루어진 니들을 얻는 단계로 구성되는 것을 특징으로 하는 프로브 어셈블리의 제조방법.
제9항에 있어서, 상기 조립 가이드의 두께는 니들의 길이보다 미리 설정된 길이만큼 작게 설정하는 것을 특징으로 하는 프로브 어셈블리의 제조방법.
제9항에 있어서, 상기 마이크로 팁 기판을 준비하는 단계는

상기 제2기판 상부에 폴리머로 이루어진 폴리머층을 형성하는 단계와,

각각 선단부에 봉형상의 접촉돌기와 상기 접촉돌기를 지지하는 판 형상의 몸체를 포함하는 다수의 마이크로 팁의 양각 구조를 갖는 마이크로 팁 스탬프를 준비하는 단계와,

상기 마이크로 팁 스탬프를 상기 기판의 폴리머층에 가압하여 마이크로 팁 형상에 대응하는 다수의 요홈을 형성하는 단계와,

상기 요홈이 형성된 제2기판에 전기도금용 시드층으로 이용되는 제1도전층을 형성하는 단계와,

상기 제1도전층을 이용하여 전기도금에 의해 상기 제1도전층의 표면에 제2도전층을 전착하는 단계와,

상기 요홈에 솔더링 재료로 채운 후, 리플로우(reflow) 공정을 실시하여 제3도전층을 형성하는 단계,

CMP(Chemical Mechanical Polishing) 방법으로 폴리머층의 표면을 연마하여 제1 및 제2 도전층을 분리시키는 단계로 구성되는 것을 특징으로 하는 프로브 어셈블리의 제조방법.
제9항에 있어서, 상기 마이크로 팁 기판을 준비하는 단계는

상기 제2기판 상부에 폴리머로 이루어진 폴리머층을 형성하는 단계와,

상기 제2기판의 폴리머층에 선단부에 봉형상의 접촉돌기와 상기 접촉돌기를 지지하는 판 형상의 몸체를 포함하는 마이크로 팁의 형상에 대응하는 다수의 요홈 을 형성하는 단계와,

상기 요홈이 형성된 폴리머층 위에 전기도금용 시드층으로 이용되는 제1도전층을 형성하는 단계와,

상기 제1도전층을 이용하여 전기도금에 의해 상기 제1도전층의 표면에 제2도전층을 전착하는 단계와,

상기 요홈에 솔더링 재료로 채운 후, 리플로우(reflow) 공정을 실시하여 제3도전층을 형성하는 단계,

CMP(Chemical Mechanical Polishing) 방법으로 폴리머층의 표면을 연마하여 제1 및 제2 도전층을 분리시키는 단계로 구성되는 것을 특징으로 하는 프로브 어셈블리의 제조방법.
제9항, 제13항 또는 제14항에 있어서, 상기 조립 가이드와 제2기판은 Si 기판으로 이루어지는 것을 특징으로 하는 프로브 어셈블리의 제조방법.
제9항, 제13항 또는 제14항에 있어서, 상기 폴리머층은 폴리이미드, 에폭시, 포토레지스트 및 PDMS(polydimethylsiloxane) 중에서 선택된 어느 하나로 이루어진 것을 특징으로 하는 프로브 어셈블리의 제조방법.
제9항에 있어서, 상기 인터포져 기판을 준비하는 단계는

상기 제1기판 위에 상기 니들의 결합부에 대응하는 제1 식각 마스크를 형성 한 후, 이를 이용하여 결합부에 대응하는 깊이로 제1기판을 식각하여 다수의 요홈을 형성하는 단계와,

상기 제1기판의 반대면에 제2 식각 마스크를 형성한 후, 이를 이용하여 상기 다수의 요홈을 관통하는 다수의 관통구멍을 형성하는 단계와,

상기 제1기판을 열산화시킴에 의해 제1기판의 상부면과 하부면 및 관통구멍의 내주면에 실리콘 산화막을 형성하여 제1기판과의 분리를 위한 절연막을 형성하는 단계와,

상기 도전성 페이스트를 상기 다수의 관통구멍에 충전하여 다수의 수직연결배선을 형성하는 단계와,

상기 제1기판의 상부면에 다수의 수평연결배선에 상보형 패턴을 갖는 쉐도우 마스크를 형성하고, 스퍼터링 방법에 의해 도전층을 형성하는 단계와,

상기 쉐도우 마스크를 제거하여 상기 수평연결배선을 형성하는데 이용되는 UBM을 형성하는 단계로 구성되는 것을 특징으로 하는 프로브 어셈블리의 제조방법.
제17항에 있어서, 전기도금에 의해 상기 UBM의 상부에 도전성 솔더 범프를 형성하는 단계를 더 포함하는 것을 특징으로 하는 프로브 어셈블리의 제조방법.
제9항에 있어서, 상기 인터포져 기판을 다이싱하여 프로브 어셈블리 단위로 분할하는 단계를 더 포함하는 것을 특징으로 하는 프로브 어셈블리의 제조방법.
제9항에 있어서, 상기 다수의 니들을 준비하는 단계는

제3기판의 상부에 전기도금용 씨드층을 형성하는 단계와,

상기 씨드층의 상부에 폴리머로 이루어진 폴리머층을 형성하는 단계와,

지그재그 형상으로 이루어진 다수의 주름부와 결합부를 포함하는 니들의 양각 구조를 갖는 니들 스탬프를 상기 제3기판의 폴리머층에 가압하여 니들 형상에 대응하는 요홈을 형성하는 단계와,

상기 요홈의 바닥에 잔류한 폴리머층을 제거하여 요홈 바닥의 전기도금용 씨드층을 노출시키는 단계와,

상기 전기도금용 씨드층을 이용하여 전기도금에 의해 상기 요홈에 도전층을 전착하는 단계와,

상기 요홈에 충진된 도전층의 두께가 상기 주름부의 폭에 대응하도록 CMP(Chemical Mechanical Polishing) 방법으로 폴리머층의 표면을 연마하는 단계와,

상기 폴리머층을 녹여서 제거함에 의해 요홈에 충진된 도전층으로 이루어진 니들을 얻는 단계로 구성되는 것을 특징으로 하는 프로브 어셈블리의 제조방법.
제9항에 있어서, 상기 다수의 니들을 준비하는 단계는

제3기판의 상부에 전기도금용 씨드층을 형성하는 단계와,

상기 씨드층의 상부에 폴리머로 이루어진 폴리머층을 형성하는 단계와,

상기 폴리머층을 패터닝하여 지그재그 형상으로 이루어진 다수의 주름부와 결합부를 포함하는 니들의 양각 구조에 대응하는 요홈을 형성함에 의해 요홈 바닥의 전기도금용 씨드층을 노출시키는 단계와,

상기 전기도금용 씨드층을 이용하여 전기도금에 의해 상기 요홈에 도전층을 전착하는 단계와,

상기 요홈에 충진된 도전층의 두께가 상기 주름부의 폭에 대응하도록 CMP(Chemical Mechanical Polishing) 방법으로 폴리머층의 표면을 연마하는 단계와,

상기 폴리머층을 녹여서 제거함에 의해 요홈에 충진된 도전층으로 이루어진 니들을 얻는 단계로 구성되는 것을 특징으로 하는 프로브 어셈블리의 제조방법.