KR20080106828A

KR20080106828A - Apparatus and method for channel interiving/de-interiving in communication system

Info

Publication number: KR20080106828A
Application number: KR1020070081751A
Authority: KR
Inventors: 명세호; 윤성렬; 이학주; 정홍실; 김재열; 양경철; 양현구; 김경중
Original assignee: 삼성전자주식회사
Priority date: 2007-06-04
Filing date: 2007-08-14
Publication date: 2008-12-09
Also published as: KR101413320B1

Abstract

A method and an apparatus for interleaving/deinterleaving a channel in a communication system are provided to improve a decoding performance of an LDPC code by performing the channel interleaving by considering the non-uniform reliability characteristic in the communication system using the LDPC code. When information data bits are inputted, the LDPC code word is generated by encoding the information data bits in a predetermined encoding method. The LDPC code is interleaved to correspond to a predetermined channel interleaving rule(604,605,606). The modulation symbol is generated by modulating the channel interleaved LDPC code word in a predetermined modulation method.

Description

Channel interleaving / deinterleaving apparatus and method in communication system {APPARATUS AND METHOD FOR CHANNEL INTERIVING / DE-INTERIVING IN COMMUNICATION SYSTEM}

본 발명은 저밀도 패리티 검사(low-density parity-check, 이하 LDPC) 부호를 오류정정부호로 적용하는 통신 시스템의 채널 인터리빙/디인터리빙(channel interleaving/deinterleaving) 장치 및 방법에 관한 것으로, 특히 높은 전송 효율을 얻기 위해 16QAM (Quardrature Amplitude Modulation), 64QAM, 256QAM과 같은 고차 변조 방식(high order modulation)을 사용할 때 LDPC 부호의 채널 인터리빙/디인터리빙 방법 및 장치에 관한 것이다.The present invention relates to a channel interleaving / deinterleaving apparatus and method of a communication system that applies a low-density parity-check (LDPC) code as an error correcting code, and particularly, a high transmission efficiency. A method and apparatus for channel interleaving / deinterleaving of an LDPC code when using high order modulation such as 16QAM (Quadrature Amplitude Modulation), 64QAM, and 256QAM are provided.

무선 통신 시스템에서는 채널의 여러 가지 잡음(noise)과 페이딩(fading) 현상 및 심볼간 간섭(inter-symbol interference, ISI)에 의해 링크(link)의 성능이 현저히 떨어지게 된다. 따라서 차세대 이동 통신, 디지털 방송 및 휴대 인터넷과 같이 높은 데이터 처리량과 신뢰도를 요구하는 고속 디지털 통신 시스템들을 구현하기 위해서 잡음과 페이딩 및 ISI에 대한 극복 기술을 개발하는 것이 필수적이다. 최근에는 정보의 왜곡을 효율적으로 복원하여 통신의 신뢰도를 높이기 위한 방법으로서 오류정정부호(error-correcting code)에 대한 연구가 활발히 이루어지고 있 다. In a wireless communication system, the performance of a link is markedly degraded by various noises, fading, and inter-symbol interference (ISI) of a channel. Therefore, in order to implement high-speed digital communication systems requiring high data throughput and reliability, such as next-generation mobile communication, digital broadcasting, and the portable Internet, it is essential to develop techniques for overcoming noise, fading, and ISI. Recently, researches on error-correcting codes have been actively conducted as a method for improving communication reliability by efficiently restoring information distortion.

1960년대에 Gallager에 의해서 처음 소개된 LDPC 부호는 당시 기술을 훨씬 뛰어넘는 구현 복잡도로 인해 오랫동안 잊혀져 왔다. 하지만 1993년 Berrou와 Glavieux, Thitimajshima에 의해 발견된 터보(turbo) 부호가 새넌(Shannon)의 채널 용량에 근접하는 성능을 보임에 따라 터보 부호의 성능과 특성에 대한 많은 해석이 이루어지면서 반복 복호(iterative decoding)와 그래프를 기반으로 하는 채널 부호화의 많은 연구가 진행되었다. 이를 계기로 1990년대 후반에 상기 LDPC 부호에 대해 재연구되면서 상기 LDPC 부호에 대응되는 Tanner 그래프(factor 그래프의 특별한 경우) 상에서 합곱(sum-product) 알고리즘에 기반한 반복 복호(iterative decoding)를 적용하여 복호화를 수행하면 Shannon의 채널 용량에 근접하는 성능을 가짐이 밝혀졌다. First introduced by Gallager in the 1960s, the LDPC code has long been forgotten because of its implementation complexity far beyond the technology of the time. However, since the turbo code found by Berrou, Glavieux, and Thitimajshima in 1993 showed performance close to Shannon's channel capacity, iterative decoding resulted in many interpretations of the turbo code's performance and characteristics. Much research has been conducted on channel coding based on decoding and graphs. With this, the LDPC code was re-studied in the late 1990s, and iteratively decoded by applying iterative decoding based on a sum-product algorithm on a Tanner graph (a special case of a factor graph) corresponding to the LDPC code. It has been found that the performance is close to Shannon's channel capacity.

상기 LDPC 부호는 통상적으로 그래프 표현법을 이용하여 나타내며, 그래프 이론 및 대수학, 확률론에 기반한 방법들을 통해 많은 특성을 분석할 수 있다. 일반적으로 채널 부호의 그래프 모델은 부호의 묘사(descriptions)에 유용할 뿐만 아니라, 부호화 된 비트에 대한 정보를 그래프 내의 정점(vertex)에 대응시키고 각 비트들의 관계를 그래프 내에서 선분(edges)으로 대응시키면, 각 정점들이 각 선분들을 통해서 정해진 메시지(messages)를 주고받는 통신 네트워크로 간주할 수 있기 때문에 자연스런 복호 알고리즘을 이끌어 낼 수 있다. 예를 들면 그래프의 일종으로 볼 수 있는 트렐리스(trellis)에서 유도된 복호 알고리즘에는 잘 알려진 비터비(Viterbi) 알고리즘과 BCJR (Bahl, Cocke, Jelinek and Raviv) 알고리즘이 있다.The LDPC code is typically represented using a graph representation method, and many characteristics can be analyzed through methods based on graph theory, algebra, and probability theory. In general, a graph model of a channel code is not only useful for descriptions of the code, but also maps information about coded bits to vertices in the graph, and the relationship of each bit to edges within the graph. In this way, each vertex can be regarded as a communication network that sends and receives messages through each segment, leading to a natural decoding algorithm. For example, the decoding algorithm derived from trellis, which can be seen as a graph, includes the well-known Viterbi algorithm and BCJR (Bahl, Cocke, Jelinek and Raviv) algorithm.

상기 LDPC 부호는 일반적으로 패리티 검사행렬(parity-check matrix)로 정의되며 Tanner 그래프로 통칭되는 이분(bipartite) 그래프를 이용하여 표현할 수 있다. 여기서 이분 그래프는 그래프를 구성하는 정점들이 서로 다른 2 종류로 나누어져 있음을 의미하며, 상기 LDPC 부호의 경우에는 변수 노드(variable node)와 검사 노드(check node)라 불리는 정점들로 이루어진 이분 그래프로 표현된다. 여기서 변수 노드는 부호화된 비트와 일대일 대응된다. The LDPC code is generally defined as a parity-check matrix and can be expressed by using a bipartite graph collectively referred to as a Tanner graph. Here, the bipartite graph means that the vertices constituting the graph are divided into two different types. In the case of the LDPC code, the bipartite graph is composed of vertices called variable nodes and check nodes. Is expressed. Here, the variable node corresponds one-to-one with the coded bits.

도 1과 2를 참조하여 상기 LDPC 부호의 그래프 표현 방법에 대해 설명한다. A graph representation method of the LDPC code will be described with reference to FIGS. 1 and 2.

도 1은 8개의 열(column)과 4개의 행(row)으로 이루어진 상기 LDPC 부호의 패리티 검사 행렬 H1의 예이다. 1 is an example of the parity check matrix H1 of the LDPC code consisting of eight columns and four rows.

도 1을 참조하면, 열이 8개 있기 때문에 길이가 8인 부호어(codeword)를 생성하는 LDPC 부호를 의미하며, 각 열은 부호화된 8 비트와 대응된다. Referring to FIG. 1, since there are 8 columns, it means an LDPC code that generates a codeword having a length of 8, and each column corresponds to an encoded 8 bit.

도 2는 도 1의 H1에 대응하는 Tanner 그래프를 도시한 도면이다. FIG. 2 is a diagram illustrating a Tanner graph corresponding to H1 of FIG. 1.

도 2를 참조하면, 상기 LDPC 부호의 상기 Tanner 그래프는 8개의 변수 노드들 x₁(202), x₂(204), x₃(206), x₄(208), x₅(210), x₆(212), x₇(214), x₈(216)과 4개의 검사 노드(check node)(218, 220, 222, 224)들로 구성되어 있다. 여기서 상기 LDPC 부호의 패리티 검사 행렬 H1의 i번째 열과 j번째 행은 각각 변수 노드 x_i와 j 번째 검사 노드에 대응된다. 또한 상기 LDPC 부호의 패리티 검사 행렬 H1의 i번째 열과 j번째 행이 교차하는 지점의 1의 값, 즉 0이 아닌 값의 의미는, 상기 도 2와 같이 상기 Tanner 그래프 상에서 상기 변수 노드 x_i와 j번째 검사 노드 사이에 선 분(edge)이 존재함을 의미한다.Referring to FIG. 2, the Tanner graph of the LDPC code includes eight variable nodes x ₁ (202), x ₂ (204), x ₃ (206), x ₄ (208), x ₅ (210), x ₆ (212), x ₇ (214), x ₈ (216) and four check nodes (218, 220, 222, 224). Here, the i th column and the j th row of the parity check matrix H1 of the LDPC code correspond to the variable nodes x _i and j th check nodes, respectively. In addition, a value of 1, i.e., a non-zero value of a point where the i-th column and the j-th row of the parity check matrix H1 of the LDPC code intersect, means that the variable nodes x _i and j are on the Tanner graph as shown in FIG. An edge exists between the first test node.

상기 LDPC 부호의 Tanner 그래프에서 변수 노드 및 검사 노드의 차수(degree)는 각 노드들에 연결되어 있는 선분의 개수를 의미하며, 이는 상기 LDPC 부호의 패리티 검사행렬에서 해당 노드에 대응되는 열 또는 행에서 0이 아닌 원소(entry)들의 개수와 동일하다. 예를 들어 상기 도 2에서 변수 노드들 x₁(202), x₂(204), x₃(206), x₄(208), x₅(210), x₆(212), x₇(214), x₈(216)의 차수는 각각 순서대로 4, 3, 3, 3, 2, 2, 2, 2가 되며, 검사 노드들(218, 220, 222, 224)의 차수는 각각 순서대로 6, 5, 5, 5가 된다. 또한 상기 도 2의 변수 노드들에 대응되는 상기 도 1의 패리티 검사 행렬 H1의 각각의 열에서 0이 아닌 원소들의 개수는 상기한 차수들 4, 3, 3, 3, 2, 2, 2, 2와 순서대로 일치하며, 상기 도 2의 검사 노드들에 대응되는 상기 도 1의 패리티 검사 행렬 H1의 각각의 행에서 0이 아닌 원소들의 개수는 상기한 차수들 6, 5, 5, 5와 순서대로 일치한다. In the Tanner graph of the LDPC code, the degree of the variable node and the check node means the number of line segments connected to each node, which is determined in the column or row corresponding to the node in the parity check matrix of the LDPC code. It is equal to the number of nonzero entries. For example, the variable nodes x ₁ (202), x ₂ (204), x ₃ (206), x ₄ (208), x ₅ (210), x ₆ (212), and x ₇ (214 in FIG. 2 above. ), the order of x ₈ (216) is 4, 3, 3, 3, 2, 2, 2, 2, respectively, in order, and the order of test nodes 218, 220, 222, and 224 is 6 in order, respectively. , 5, 5, 5. In addition, the number of non-zero elements in each column of the parity check matrix H1 of FIG. 1 corresponding to the variable nodes of FIG. 2 is equal to the above-described orders 4, 3, 3, 3, 2, 2, 2, 2, and 2. And the number of non-zero elements in each row of the parity check matrix H1 of FIG. 1 corresponding to the check nodes of FIG. 2 in the order of the above orders 6, 5, 5, and 5 Matches.

LDPC 부호의 노드에 대한 차수 분포를 표현하기 위하여 차수가 i인 변수 노드의 개수와 변수 노드 총 개수와의 비율을 f_i라 하고, 차수가 j인 검사 노드의 개수와 검사 노드 총 개수와의 비율을 g_j라 하자. 예를 들어 상기 도 1과 도 2에 해당하는 LDPC 부호의 경우에는 f₂=4/8 , f₃=3/8 , f₄=1/8 , i ≠ 2,3,4 에 대해서 f_i=0 이며, g₅=3/4 , g₆=1/4 , j ≠ 5,6 에 대해서 g_j=0 이다. LDPC 부호의 길이를 N, 즉 열의 개수를 N이라 하고, 행의 개수를 N/2이라 할 때, 상기 차수 분포를 가지는 패리티 검사 행렬 전체에서 0이 아닌 원소의 밀도는 다음 수학식 1과 같다.The ratio between the number of variable nodes with order _i and the total number of variable nodes is f _i , and the ratio between the number of check nodes with order j and the total number of check nodes in order to express the order distribution for the nodes of the LDPC code. Let g _{j be} . For example, for the LDPC code corresponding to the Fig. 1 and 2 is _{f 2 = 4/8, f} 3 = 3/8, f 4 = 1/8, for i ≠ f _i = 2,3,4 0 and g _j = 0 for g ₅ = 3/4, g ₆ = 1/4 and j ≠ 5,6. When the length of the LDPC code is N, that is, the number of columns is N, and the number of rows is N / 2, the density of nonzero elements in the parity check matrix having the above degree distribution is expressed by Equation 1 below.

여기서 N이 증가하게 되면 패리티 검사 행렬 내에서 1의 밀도는 계속해서 감소하게 된다. 일반적으로 LDPC 부호는 부호 길이 N에 대하여 0이 아닌 원소의 밀도가 반비례하며, 따라서 N이 큰 경우에는 매우 낮은 밀도를 가지게 된다. LDPC 부호의 명칭에서 저밀도(low-density)란 말은 이와 같은 이유로 유래되었다. As N increases, the density of 1 in the parity check matrix continues to decrease. In general, the LDPC code has an inversely proportional density of nonzero elements with respect to the code length N. Therefore, when the NPC is large, the LDPC code has a very low density. The term low-density in the name of the LDPC code is derived for this reason.

LDPC 부호를 실제 통신 시스템에 적용하기 위해서는 부호의 전송 효율을 높이기 위해 고차 변조 방식과 결합하는 방법에 대한 연구가 선행되어야 한다. 고차 변조 방식에서는, 변조된 심볼(symbol)을 구성하는 각 비트들은 서로 다른 신뢰도(reliability)를 가지는데, LDPC 부호의 변수 노드를 신뢰도가 낮은 비트와 높은 비트들에 사상(mapping)시키는 방법에 따라서 LDPC 부호의 성능이 크게 변할 수 있다. 기존에는 국내 특허출원 10-2005-0020750호 "저밀도 패리티 검사 부호를 사용하는 통신 시스템에서 채널 인터리빙/디인터리빙 장치 및 그 제어 방법" 및 10-2005-0064364호 "저밀도 패리티 검사 부호를 사용하는 통신 시스템에서 채널 인터리빙/디인터리빙 장치 및 그 제어 방법"에 기재된 바와 같이 LDPC 부호의 변수 노드와 검사 노드의 차수에 따라 사상 방식을 결정하는 방법이 있었다. 그런데 이러한 방법은 특정 형태를 가지는 LDPC 부호의 성능은 개선할 수 있으나 일반적인 LDPC 부호의 성능은 개선되지 않거나 오히려 열화(degradation) 된다는 단점이 있 다. In order to apply an LDPC code to an actual communication system, a study on a method of combining with a higher-order modulation scheme to improve the transmission efficiency of the code must be preceded. In the higher-order modulation scheme, each of the bits constituting the modulated symbol has different reliability, depending on the method of mapping the variable node of the LDPC code to low and high reliability bits. The performance of the LDPC code can vary greatly. Previously, Korean Patent Application No. 10-2005-0020750 "Channel interleaving / deinterleaving apparatus and control method in communication system using low density parity check code" and 10-2005-0064364 "Communication system using low density parity check code As described in "Channel interleaving / deinterleaving apparatus and control method thereof", there is a method of determining a mapping method according to the order of the variable node and the check node of the LDPC code. However, this method can improve the performance of the LDPC code having a specific form, but has the disadvantage that the performance of the general LDPC code is not improved or rather degraded.

구체적으로, 10-2005-0020750호에서는 채널 인터리버/디인터리버를 사용하여 변조 심볼에서 낮은 신뢰도를 가지는 비트에 차수가 높은 변수 노드를 할당하고, 높은 신뢰도를 가지는 비트에 차수가 낮은 변수 노드를 할당하는 방법을 적용하였다. 일반적으로 LDPC 부호는 차수가 높은 변수 노드일수록 반복 복호 과정을 통해 차수가 낮은 변수 노드에 비하여 오류정정능력이 우수하기 때문에 오류 확률(error probability)이 감소하는 특성이 있다. 즉, 차수가 높은 변수 노드일수록 채널 오류에 강한(robust) 특성을 가진다. 상기 10-2005-0020750호에서는 이러한 특성을 이용하여 변조 심볼에서 신뢰도가 낮은 비트를 채널 오류에 강한 변수 노드에 할당하면 충분히 오류를 정정할 수 있을 것이라 예상하고 상기의 채널 인터리빙/디인터리빙 방식을 제안하였다. 하지만, 이러한 성질은 특수한 부호율과 구조를 가지는 LDPC 부호에만 국한되며 일반적으로는 성립하지 않는다. 즉, 변수 노드의 차수가 높다 하여도 채널 오류에 강한 정도가 모든 LDPC 부호들에 대해 같지 않기 때문에 LDPC 부호의 일반적인 채널 인터리빙 방식으로 적합하지 않다. Specifically, in 10-2005-0020750, a channel interleaver / deinterleaver is used to allocate a high order variable node to a low reliability bit in a modulation symbol, and a low order variable node to a high reliability bit. The method was applied. In general, an LDPC code has a characteristic that an error probability decreases because a variable node having a higher order has better error correction capability than a variable node having a low order through an iterative decoding process. That is, the higher the variable node, the more robust the channel error. 10-2005-0020750 uses these characteristics to anticipate that error can be sufficiently corrected by allocating a low reliability bit in a modulation symbol to a variable node resistant to channel error, and propose the channel interleaving / deinterleaving method. It was. However, this property is limited to LDPC codes with special code rates and structures, and generally does not hold. That is, even if the degree of the variable node is high, the degree of resistance to channel error is not the same for all LDPC codes, so it is not suitable as a general channel interleaving method of LDPC codes.

10-2005-0064364호에서는 상기 10-2005-0020750호에서 발생한 문제점을 극복하기 위해 보다 개선된 채널 인터리빙/디인터리빙 방식을 제안하였다. LDPC 부호의 검사 노드의 차수에 따라서 검사 노드의 차수가 사전에 정해 놓은 어떤 값 보다 작으면 상기 10-2005-0020750호와 같은 채널 인터리빙/디인터리빙 방식을 적용하고, 정해 놓은 어떤 값 보다 크거나 같으면 상기 10-2005-0020750호와 상반된 방식, 즉, 차수가 높은 변수 노드에 변조 심볼 내에서 높은 신뢰도의 비트를 할당하고 차 수가 낮은 변수 노드에 낮은 신뢰도의 비트를 할당한다. 상기 10-2005-0064364호에서 제안된 방법은 상기 10-2005-0020750호에서 제안된 방법의 허점을 보완하였으나 특수한 형태의 LDPC 부호에 국한하여 성능이 개선된다는 문제점을 여전히 가지고 있다. 10-2005-0064364 proposes an improved channel interleaving / deinterleaving scheme to overcome the problems caused by the 10-2005-0020750. If the order of the check node is smaller than a predetermined value according to the order of the check node of the LDPC code, the channel interleaving / deinterleaving method such as 10-2005-0020750 is applied, and if it is greater than or equal to a predetermined value, In a manner opposite to that of 10-2005-0020750, that is, high reliability bits are assigned to variable nodes of high order in a modulation symbol and low reliability bits are allocated to variable nodes of low order. The method proposed in 10-2005-0064364 supplements the loopholes of the method proposed in 10-2005-0020750, but still has a problem in that performance is improved by being limited to a special type of LDPC code.

최적의 성능을 제공하는 LDPC 부호는 부호율에 따라서 패리티 검사행렬이 매우 상이한 구조를 가진다. 부호율에 따라 차수가 1인 변수 노드들이 사용되기도 하며, 부호율을 증가시키기 위하여 패리티를 천공(puncturing)하는 터보 부호와는 달리 정보어를 천공하여 전송하지 않기도 한다. 상기 10-2005-0020750호 및 10-2005-0064364호에서 제안된 채널 인터리빙/디인터리빙 방식은 다양한 구조를 가지는 LDPC 부호를 고려하지 않았기 때문에 상기 LDPC 부호의 채널 인터리빙/디인터리빙 방식으로는 많은 허점이 있다. 따라서 고차 변조 방식을 적용한 LDPC 부호에 적합한 채널 인터리빙/디인터리빙 방식을 도출하기 위해서는 부호율과 LDPC 부호의 구조를 동시에 고려하는 새로운 연구가 필요하다.LDPC codes that provide optimal performance have a very different parity check matrix depending on the code rate. Variable nodes of degree 1 may be used according to the code rate, and unlike a turbo code that punctures parity to increase the code rate, the information word may not be punctured and transmitted. Since the channel interleaving / deinterleaving schemes proposed in 10-2005-0020750 and 10-2005-0064364 do not consider LDPC codes having various structures, many loopholes exist in the channel interleaving / deinterleaving schemes of the LDPC codes. have. Therefore, in order to derive a channel interleaving / de-interleaving scheme suitable for LDPC codes to which higher order modulation is applied, a new study that considers the structure of code rate and LDPC code at the same time is necessary.

본 발명이 해결하고자 하는 과제는 LDPC 부호를 사용하는 통신 시스템에서 채널 인터리빙/디인터리빙 장치 및 그 제어 방법을 제공하는 것이다. An object of the present invention is to provide a channel interleaving / deinterleaving apparatus and a control method thereof in a communication system using an LDPC code.

또한 본 발명이 해결하고자 하는 기술적 과제는 LDPC 부호를 사용하는 통신 시스템에서 오류 확률을 최소화하는 채널 인터리빙/디인터리빙 장치 및 그 제어 방법을 제공하는 것이다.Another object of the present invention is to provide a channel interleaving / deinterleaving apparatus and a control method thereof which minimize error probability in a communication system using an LDPC code.

또한 본 발명이 해결하고자 하는 기술적 과제는 LDPC 부호의 부호율에 상응하여 채널 인터리빙/디인터리빙을 수행하는 장치 및 방법을 제공하는 것이다. Another object of the present invention is to provide an apparatus and method for performing channel interleaving / deinterleaving corresponding to a code rate of an LDPC code.

또한 본 발명이 해결하고자 하는 기술적 과제는 LDPC 부호의 패리티 검사 행렬에서 차수가 1인 변수 노드의 사용 여부에 상응하여 채널 인터리빙/디인터리빙을 수행하는 장치 및 방법을 제공하는 것이다. Another object of the present invention is to provide an apparatus and method for performing channel interleaving / deinterleaving according to whether a variable node of degree 1 is used in a parity check matrix of an LDPC code.

또한 본 발명이 해결하고자 하는 기술적 과제는 LDPC 부호의 변수 노드 차수에 상응하여 채널 인터리빙/디인터리빙을 수행하는 장치 및 방법을 제공하는 것이다.Another object of the present invention is to provide an apparatus and method for performing channel interleaving / deinterleaving according to the variable node order of an LDPC code.

본 발명의 실시예에 따르면, 저밀도 패리티 검사(LDPC) 부호를 사용하는 통신 시스템에서 채널 인터리빙 방법에 있어서, 정보 데이터 비트들이 입력되면, 상기 정보 데이터 비트들을 미리 설정되어 있는 부호화 방식으로 부호화하여 LDPC 부호어로 생성하는 과정과, 상기 LDPC 부호어를 미리 설정되어 있는 채널 인터리빙 규칙에 상응하게 인터리빙하는 과정과, 상기 채널 인터리빙된 LDPC 부호어를 미리 설정되어 있는 변조 방식으로 변조하여 변조 심볼로 생성하는 과정을 포함하며, 상기 채널 인터리빙 규칙은, 상기 LDPC 부호어의 천공 적용 여부와, 부호율과, 변수 노드의 차수에 따라 결정된다. According to an embodiment of the present invention, in a channel interleaving method in a communication system using a low density parity check (LDPC) code, when information data bits are input, the information data bits are encoded by using a predetermined coding scheme to perform LDPC code. A process of generating a word, interleaving the LDPC codeword according to a preset channel interleaving rule, and generating a modulated symbol by modulating the channel interleaved LDPC codeword using a preset modulation scheme. The channel interleaving rule is determined according to whether or not the LDPC codeword is punctured, the code rate, and the order of the variable node.

또한 본 발명의 실시예에 따르면, 저밀도 패리티 검사(LDPC) 부호를 사용하는 통신 시스템에서 채널 디인터리빙 방법에 있어서, 수신 신호를 채널 인터리빙시 적용한 변조 방식에 상응하는 복조 방식으로 복조하는 과정과, 상기 복조된 신호를 상기 채널 인터리빙시 적용한 채널 인터리빙 규칙에 상응하는 채널 디인터리빙 방식으로 디인터리빙하는 과정과, 상기 채널 디인터리빙된 신호를 상기 채널 인터리빙시 적용한 LDPC 부호어의 부호화 방식에 상응하는 복호 방식으로 복호화 하여 정보 데이터 비트들로 복원하는 과정을 포함하며, 상기 채널 인터리빙 규칙은, 상기 LDPC 부호어의 천공 적용 여부와, 부호율과, 변수 노드의 차수에 따라 결정된다.Further, according to an embodiment of the present invention, in a channel deinterleaving method in a communication system using a low density parity check (LDPC) code, demodulating a received signal by a demodulation method corresponding to a modulation method applied during channel interleaving; Deinterleaving a demodulated signal in a channel deinterleaving scheme corresponding to a channel interleaving rule applied in the channel interleaving; and in a decoding scheme corresponding to an encoding scheme of an LDPC codeword in which the channel deinterleaved signal is applied in the channel interleaving. And decoding and restoring the information data bits, wherein the channel interleaving rule is determined according to whether or not the LDPC codeword is punctured, a code rate, and a degree of a variable node.

또한 본 발명의 실시예에 따르면, 저밀도 패리티 검사(LDPC) 부호를 사용하는 통신 시스템에서 채널 인터리빙 방법에 있어서, 상기 LDPC 부호에 천공이 적용되지 않은 부호율을, 미리 설정된 제1임계값과 비교하는 과정과, 상기 부호율이 상기 제1 임계값보다 크거나 같은 경우에, 높은 차수의 변수노드에 해당하는 부호어 비트들을 최상위 비트에 차례로 할당하며, 상기 할당하고 남은 부호어 비트 중 낮은 차수의 변수 노드에 해당하는 부호어 비트들을 최하위 비트에 차례로 할당하도록 채널 인터리빙하는 과정과, 상기 부호율이 상기 제1 임계값보다 작은 경우, 상기 부호율을 미리 설정된 제2 임계값과 비교하는 과정과, 상기 부호율이 상기 제2 임계값보다 작은 경우, 차수가 1인 변수노드의 개수와 전체 변수노드 개수의 비율에 따라 채널 인터리빙하는 과정과, 상기 부호율이 상기 제2 임계값보다 크거나 같은 경우에, 낮은 차수의 변수노드에 해당하는 부호어 비트들을 최상위 비트에 차례로 할당하고, 상기 할당하고 남은 부호어 비트 중 높은 차수의 변수 노드에 해당하는 부호어 비트들을 최하위 비트에 차례로 할당하도록 채널 인터리빙하는 과정을 포함한다.In addition, according to an embodiment of the present invention, in a channel interleaving method in a communication system using a low density parity check (LDPC) code, a code rate for which no puncture is applied to the LDPC code is compared with a preset first threshold value. And, if the code rate is greater than or equal to the first threshold, sequentially assigns codeword bits corresponding to the high order variable node to the most significant bit, and assigns the low order variable among the remaining codeword bits to be allocated. Channel interleaving to sequentially allocate codeword bits corresponding to a node to least significant bits; if the code rate is less than the first threshold value, comparing the code rate with a second preset threshold value; If the code rate is less than the second threshold, channel interleaving is performed according to the ratio of the number of variable nodes having order 1 to the total number of variable nodes. If the code rate is greater than or equal to the second threshold, the codeword bits corresponding to the lower order variable nodes are sequentially assigned to the most significant bit, and the higher order variable node of the remaining codeword bits is allocated. Channel interleaving to sequentially assign codeword bits corresponding to the least significant bit.

또한 본 발명의 실시예에 따르면, 저밀도 패리티 검사(LDPC) 부호를 사용하는 통신 시스템에서 채널 인터리빙 장치에 있어서, 정보 데이터 비트들이 입력되면, 상기 정보 데이터 비트들을 미리 설정되어 있는 부호화 방식으로 부호화하여 LDPC 부호어로 생성하는 부호화기와, 상기 LDPC 부호어를 미리 설정되어 있는 채널 인터리빙 규칙에 따라 인터리빙하는 채널 인터리버와, 상기 채널 인터리빙된 LDPC 부호어를 미리 설정되어 있는 변조 방식으로 변조하여 변조 심볼로 생성하는 변조기를 포함하며, 상기 채널 인터리빙 규칙은, 상기 LDPC 부호어의 천공 적용 여부와, 부호율과, 변수 노드의 차수에 따라 결정된다.Further, according to an embodiment of the present invention, in a channel interleaving apparatus in a communication system using a low density parity check (LDPC) code, when information data bits are input, the information data bits are encoded by using a predetermined encoding scheme to perform LDPC. A coder for generating a codeword, a channel interleaver for interleaving the LDPC codeword according to a preset channel interleaving rule, and a modulator for modulating the channel interleaved LDPC codeword in a predetermined modulation scheme to generate a modulation symbol. And the channel interleaving rule is determined according to whether to apply puncturing of the LDPC codeword, a code rate, and an order of a variable node.

또한 본 발명의 실시예에 따르면, 저밀도 패리티 검사(LDPC) 부호를 사용하는 통신 시스템에 서 채널 디인터리빙 장치에 있어서, 수신 신호를 상기 채널 디인터리빙 장치에 대응하는 채널 인터리빙 장치에서 적용한 변조 방식에 상응하는 복조 방식으로 복조하는 복조기와, 상기 복조된 신호를 상기 채널 인터리빙 장치에서 적용한 채널 인터리빙 규칙에 상응하는 채널 디인터리빙 방식으로 디인터리빙하는 채널 디인터리버와, 상기 채널 디인터리빙된 신호를 상기 채널 인터리빙 장치에서 적용한 LDPC 부호어의 부호화 방식에 상응하는 복호 방식으로 복호화하여 정보 데이터 비트들로 복원하는 복호기를 포함하며, 상기 채널 인터리빙 규칙은, 상기 LDPC 부호어의 천공 적용 여부와, 부호율과, 변수 노드의 차수에 따라 결정된다.Further, according to an embodiment of the present invention, in a channel deinterleaving apparatus in a communication system using a low density parity check (LDPC) code, the received signal corresponds to a modulation scheme applied by a channel interleaving apparatus corresponding to the channel deinterleaving apparatus. A demodulator for demodulating by a demodulation scheme, a channel deinterleaver for deinterleaving the demodulated signal in a channel deinterleaving scheme corresponding to a channel interleaving rule applied by the channel interleaving apparatus, and the channel deinterleaved apparatus And a decoder which decodes by decoding method corresponding to the encoding method of the LDPC codeword applied by the decoding, and restores the information data bits. The channel interleaving rule includes whether the LDPC codeword is punctured, a code rate, and a variable node. Depends on the order of

이하에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 다음과 같다.When the effect obtained by the typical thing of the invention disclosed below is demonstrated briefly, it is as follows.

본 발명은, LDPC 부호를 사용하는 통신 시스템에서 비균일 신뢰도 특성을 고려하여 채널 인터리빙을 수행하도록 제어함으로써 상기 LDPC 부호의 복호 성능을 향상시킬 수 있다. 특히, 본 발명은 상기 LDPC 부호를 구성하는 비트들 중 오류정정능력이 낮은 비트들을 상기 기술한 제1 내지 제3규칙에 따라 채널 인터리빙 함으로써 신뢰도를 향상시킬 수 있다. 이를 통해 여러 가지 잡음(noise)과 페이딩(fading) 현상 및 심볼간 간섭(inter-symbol interference, ISI) 등에 의해 링크(link)의 성능이 현저히 떨어질 확률이 높은 무선 채널 환경에서 강인하도록 하여 신뢰성을 향상시킬 수 있다. 이렇게, 신뢰성 있는 LDPC 부호의 송수신은 전체 시스템의 오류 확률을 감소시켜 고속의 신뢰성 있는 통신을 가능하게 한다.The present invention can improve the decoding performance of the LDPC code by controlling to perform channel interleaving in consideration of non-uniform reliability characteristics in a communication system using the LDPC code. In particular, the present invention can improve reliability by channel interleaving bits having low error correction capability among the bits constituting the LDPC code according to the above-described first to third rules. This improves reliability by providing robustness in wireless channel environments where the performance of links is significantly reduced due to various noises, fading phenomena, and inter-symbol interference (ISI). You can. In this way, the transmission and reception of reliable LDPC codes reduces the probability of error of the entire system, thereby enabling high-speed and reliable communication.

이하 첨부된 도면을 참조하여 본 발명의 실시예에 대한 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.Hereinafter, with reference to the accompanying drawings will be described in detail the operating principle of the embodiment of the present invention. In the following description of the present invention, detailed descriptions of well-known functions or configurations will be omitted if it is determined that the detailed description of the present invention may unnecessarily obscure the subject matter of the present invention. Terms to be described later are terms defined in consideration of functions in the present invention, and may be changed according to intentions or customs of users or operators. Therefore, the definition should be made based on the contents throughout the specification.

종래에는 LDPC 부호의 채널 인터리빙/디인터리빙(channel interleaving /deinterleaving)시에는, 상기 LDPC 부호의 특성 또는 구조에 관계없이 랜덤한 형태의 채널 인터리버/디인터리버(channel interleaver/deinterleaver)를 사용하거나, 상기 LDPC 부호의 변수 노드 또는 검사 노드의 차수만을 기준으로 채널 인터리빙/디인터리빙을 수행하였다. 이에 본 발명에서는 상기 LDPC 부호의 부호율과 패리티 검사 행렬의 구조, 차수가 1인 노드들의 사용 여부 등을 고려하여 채널 인터리버/디인터리버를 설계하는 방안을 제안한다. Conventionally, when channel interleaving / deinterleaving of an LDPC code, a random form of channel interleaver / deinterleaver is used regardless of the characteristics or structure of the LDPC code or the LDPC code. Channel interleaving / deinterleaving is performed based only on the order of the sign node or the check node. Accordingly, the present invention proposes a method of designing a channel interleaver / deinterleaver in consideration of the code rate of the LDPC code, the structure of the parity check matrix, and the use of nodes of order 1.

본 발명은 LDPC 부호를 사용하는 통신 시스템에서 채널 인터리빙/디인터리빙 장치 및 그 제어 방법을 제안한다. 특히, 본 발명은 부호화된 LDPC 부호어(codeword)를 고차 변조(high order modulation) 심볼에 사상(mapping)할 때 부호 성능을 최대화시키는 채널 인터리빙/디인터리빙 장치의 설계 방안을 제안한다. The present invention proposes a channel interleaving / deinterleaving apparatus and a control method thereof in a communication system using an LDPC code. In particular, the present invention proposes a design method of a channel interleaving / deinterleaving apparatus that maximizes code performance when mapping an encoded LDPC codeword to a high order modulation symbol.

도 3은 본 발명의 실시예에 따른 LDPC 부호를 사용하는 통신 시스템의 구조를 개략적으로 도시한 도면이다. 3 is a diagram schematically illustrating a structure of a communication system using an LDPC code according to an embodiment of the present invention.

도 3을 참조하면, LDPC 부호를 사용하는 통신 시스템은 송신기(300)와, 수신기(350)로 구성된다. 송신기(300)는 부호화기(encoder)(311)와, 채널 인터리버(313)와, 변조기(modulator)(315)를 포함한다. 또한, 수신기(350)는 복조기(de-modulator)(351)와, 채널 디인터리버(353)와, 복호기(decoder)(355)를 포함한다. Referring to FIG. 3, a communication system using an LDPC code includes a transmitter 300 and a receiver 350. The transmitter 300 includes an encoder 311, a channel interleaver 313, and a modulator 315. The receiver 350 also includes a demodulator 351, a channel deinterleaver 353, and a decoder 355.

송신기(300)에서는, 먼저, 정보 데이터 비트(information data bit)가 입력되면, 상기 정보 데이터 비트는 상기 부호화기(311)로 전달되고, 상기 부호화기(311)는 상기 전달된 정보 데이터 비트를 미리 설정되어 있는 부호화 방식으로 부호화하여 부호어로 생성한 후 상기 채널 인터리버(313)로 출력한다. 여기서, 상기 부호화기(311)는 LDPC 부호화기이며, 따라서 상기 부호화기(311)에서 생성하는 부호어는 LDPC 부호어가 된다. In the transmitter 300, first, when information data bits are input, the information data bits are transmitted to the encoder 311, and the encoder 311 sets the transmitted information data bits in advance. The coder generates a codeword after encoding the same by the coding scheme, and outputs the codeword to the channel interleaver 313. Here, the encoder 311 is an LDPC encoder, so the codeword generated by the encoder 311 becomes an LDPC codeword.

상기 채널 인터리버(313)는 상기 부호화기(311)에서 출력한 LDPC 부호어를 미리 설정되어 있는 채널 인터리빙 방식으로 인터리빙한 후 상기 변조기(315)로 출력한다. 상기 채널 인터리버(313)는 심볼간 간섭(inter-symbol interference)이나 페이딩(fading) 등의 영향으로 인한 버스트 오류(burst error)를 방지하기 위해 상기 부호화기(311)에서 출력한 LDPC 부호어를 상기 채널 인터리빙 방식으로 인터리빙하는 것이다. 상기 채널 인터리버(313)의 채널 인터리빙 동작은 본 발명에서 제안하는 채널 인터리버 설계 규칙에 상응하게 수행되며, 이는 하기에서 구체적으로 설명할 것이므로 여기서는 그 상세한 설명을 생략하기로 한다. The channel interleaver 313 interleaves the LDPC codeword output from the encoder 311 by a predetermined channel interleaving method and then outputs the LDPC codeword to the modulator 315. The channel interleaver 313 stores the LDPC codeword output from the encoder 311 in order to prevent a burst error due to inter-symbol interference or fading. Interleaving is performed in an interleaving manner. The channel interleaving operation of the channel interleaver 313 is performed according to the channel interleaver design rule proposed by the present invention, which will be described in detail below, and thus a detailed description thereof will be omitted.

상기 변조기(315)는 상기 채널 인터리버(313)에서 출력한 신호, 즉 채널 인터리빙된 LDPC 부호어를 미리 설정되어 있는 변조 방식으로 변조한 후 송신 안테나(Tx. Ant)를 통해 상기 수신기(350)로 송신한다. 여기서, 상기 채널 인터리버(313)는 상기 변조기(315)에서 상기 채널 인터리빙된 LDPC 부호어를 상기 변조 방식으로 변조할 때 비트 오류율 또는 부호어 오류율(bit error rate, codeword error rate)을 최소화하는 형태로 변조 심볼에 할당할 수 있도록 채널 인터리빙을 수행한다. 즉, 상기 채널 인터리버(313)는 LDPC 부호의 부호율과, LDPC 부호의 각 부호어 비트에 해당하는 Tanner 그래프 상의 변수 노드(variable node)의 차수(degree)에 따라 오류정정능력이 다른 특성과, 차수가 1인 변수 노드의 사용 여부를 사용하여 설계하며, 이에 대해서는 하기에서 구체적으로 설명할 것이므로 여기서는 그 상세한 설명을 생략하기로 한다. The modulator 315 modulates the signal output from the channel interleaver 313, that is, the channel interleaved LDPC codeword, in a predetermined modulation scheme, and then transmits the modulated signal to the receiver 350 through a transmit antenna (Tx. Ant). Send. Here, the channel interleaver 313 minimizes a bit error rate or a codeword error rate when the modulator 315 modulates the channel interleaved LDPC codeword with the modulation scheme. Channel interleaving is performed to assign to modulation symbols. That is, the channel interleaver 313 is characterized in that the error correction capability differs depending on the code rate of the LDPC code and the degree of variable node on the Tanner graph corresponding to each codeword bit of the LDPC code. It is designed using whether the variable node of degree 1 is used, which will be described in detail later, and thus the detailed description thereof will be omitted.

한편, 상기 송신기(300)에서 송신한 신호는 수신 안테나(Rx.Ant)를 통해서 수신기(350)로 입력되어 상기 복조기(351)로 전달된다. 상기 복조기(351)는 상기 송신기(300)의 변조기(315)에서 적용한 변조 방식에 상응하는 복조 방식으로 상기 수신된 신호를 복조한 후 상기 채널 디인터리버(353)로 출력한다. Meanwhile, the signal transmitted from the transmitter 300 is input to the receiver 350 through the receiving antenna Rx.Ant and transmitted to the demodulator 351. The demodulator 351 demodulates the received signal in a demodulation scheme corresponding to the modulation scheme applied by the modulator 315 of the transmitter 300 and outputs the demodulated signal to the channel deinterleaver 353.

상기 채널 디인터리버(353)는 상기 복조기(351)에서 출력한 신호를 상기 송신기(300)의 인터리버(313)에서 적용한 채널 인터리빙 방식에 상응하는 채널 디인터리빙 방식으로 디인터리빙한 후 상기 복호기(355)로 출력한다. 여기서, 상기 채널 디인터리버(353)의 채널 디인터리빙 동작 역시 본 발명에서 제안하는 채널 인터리버 설계 규칙에 상응하게 수행되며, 이는 하기에서 구체적으로 설명할 것이므로 여기서는 그 상세한 설명을 생략하기로 한다. The channel deinterleaver 353 deinterleaves the signal output from the demodulator 351 by a channel deinterleaving method corresponding to the channel interleaving method applied by the interleaver 313 of the transmitter 300, and then the decoder 355. Will output Here, the channel deinterleaving operation of the channel deinterleaver 353 is also performed corresponding to the channel interleaver design rule proposed by the present invention, which will be described in detail below, and thus the detailed description thereof will be omitted.

상기 복호기(355)는 상기 채널 디인터리빙된 신호를 상기 송신기(300)의 부호화기(311)에서 적용한 부호화 방식에 상응하는 복호 방식으로 복호하여 최종 정보 데이터 비트로 복원한다. The decoder 355 decodes the channel deinterleaved signal by a decoding method corresponding to the coding method applied by the encoder 311 of the transmitter 300 and restores the final information data bit.

한편, 상기 도 3에서는 상기 변조기(315)에서 출력된 신호는 별도의 무선 주파수(Radio Frequency, 이하 RF) 신호 송신 처리를 위한 송신부(도시하지 않음)에 서 RF 처리되어 송신안테나를 통해 송신되고,마찬가지로 수신안테나에서 수신된 신호는 RF 신호 수신 처리를 위한 수신부(도시하지 않음)에서 RF 처리되어 상기 복조기(351)로 입력된다. Meanwhile, in FIG. 3, the signal output from the modulator 315 is RF-processed by a transmitter (not shown) for a separate radio frequency (RF) signal transmission process and transmitted through a transmission antenna. Similarly, the signal received at the receiving antenna is RF processed by a receiving unit (not shown) for RF signal receiving processing and input to the demodulator 351.

다음, 도 4를 참조하여 통신 시스템에서 일반적으로 사용하는 변조 방식인 16QAM(Quardrature Amplitude Modulation) 방식을 적용할 경우의 변조 성상도(constellation)에 대해서 설명한다. Next, a modulation constellation when the 16QAM (Quardrature Amplitude Modulation) scheme, which is a modulation scheme generally used in a communication system, is described with reference to FIG. 4.

도 4는 일반적인 16QAM 변조 방식의 변조 성상도를 개략적으로 도시한 도면이다. 4 is a diagram schematically illustrating a modulation constellation of a general 16QAM modulation scheme.

도 4에 도시된 바와 같이, 한 변조 심볼에 해당하는 (S₃, S₂, S₁, S₀) 의 각 비트의 신뢰도는 상이하다. 상기 도 4에서 실수값(real value)을 가지는 i₁과 i₂는 상기 변조 심볼에서 S₃와 S₁에 해당한다. 여기서, 상기 비트 S₃은 허수축인 y축에 대칭하여 0과 1의 값을 가지도록 사상된다. 그러나 상기 비트 S₁은 y축에 가까운 영역은 0의 값을 가지고, 상기 y축에 먼 영역은 1의 값을 가지도록 사상되므로, 수신기에서 0을 1로 결정(detection)할 확률이 1을 0으로 결정할 확률보다 증가하게 된다. 이와 같은 비대칭성으로 인해 상기 비트 S₁에 사상되는 값은 오류가 발생할 확률이 높아지므로 신뢰성(reliability)이 저하된다. 또한, 상기 도 4에서 허수값(imaginary value)을 가지는 q₁ 과 q₂는 상기 변조 심볼에서 S₂와 S₀에 해당한다. 상기 S₂와 S₀는 상기 S₃과 S₁과 유사한 이유로 인하여 상기 비트 S₂가 비트 S₀에 비해 신뢰성이 높다. As shown in FIG. 4, the reliability of each bit of (S ₃ , S ₂ , S ₁ , S ₀ ) corresponding to one modulation symbol is different. In FIG. 4, i ₁ and i ₂ having real values correspond to S ₃ and S ₁ in the modulation symbol. Here, the bit S ₃ is mapped to have values of 0 and 1 symmetrically with respect to the y axis, which is an imaginary axis. However, since the bit S ₁ is mapped such that an area near the y-axis has a value of 0, and an area far from the y-axis has a value of 1, the probability of detecting 0 as 1 at the receiver is 0. It is increased more than the probability to determine. Because of this asymmetry, the value mapped to bit S ₁ has a high probability of error, thereby reducing reliability. In addition, q ₁ and q ₂ having an imaginary value in FIG. 4 correspond to S ₂ and S ₀ in the modulation symbol. Wherein S ₂ and S ₀ is high and the S ₃ for reasons similar to the S ₁ S ₂ is the bit reliability than bits S _0.

본 발명에서는 상기에서 설명한 바와 같은 고차 변조 방식의 비균일(unequal) 신뢰도 특성을 사용하여 채널 인터리버를 설계한다. 또한 본 발명에서는 상기 LDPC 부호의 천공(puncturing)의 적용 여부와, 부호율과, LDPC 부호의 각 부호어 비트에 해당하는 Tanner 그래프 상의 변수 노드(variable node)의 차수(degree)에 따라 오류정정능력이 다른 특성과, 차수가 1인 변수 노드의 사용 여부를 고려하여 상기 LDPC 부호의 채널 인터리버를 설계하기 위한 규칙을 제안한다. In the present invention, the channel interleaver is designed using the unequal reliability characteristic of the higher-order modulation scheme as described above. In addition, in the present invention, the error correction capability depends on whether or not the puncturing of the LDPC code is applied, the code rate, and the variable node on the Tanner graph corresponding to each codeword bit of the LDPC code. In consideration of these other characteristics and the use of a variable node of degree 1, a rule for designing a channel interleaver of the LDPC code is proposed.

하기에 자세히 언급할 설계 규칙에 대한 설명의 편의를 위해 상기 LDPC 부호가 천공을 취하지 않았을 경우에는 현재의 부호율을, 천공을 취했을 경우에는 천공을 취하기 이전의 부호율을 R이라 하고, 시스템 상에서 설정한 부호율에 대한 제1 임계값을 R_TH1, 제2 임계값을 R_TH2라 한다. For convenience of explanation of the design rule to be described in detail below, if the LDPC code does not puncture, the current code rate is set to R, and the code rate before puncturing is set to R, and is set on the system. The first threshold for one code rate is R _TH1 , and the second threshold is R _TH2 .

이하 본 발명의 실시예에 따른 채널 인터리버 설계 규칙에 대하여 설명한다. 본 발명의 실시예에 따른 채널 인터리버 설계 규칙은 다음의 제1 내지 제3 규칙을 따른다. Hereinafter, a channel interleaver design rule according to an embodiment of the present invention will be described. The channel interleaver design rule according to an embodiment of the present invention follows the following first to third rules.

제1규칙: 상기 부호율 R과 상기 시스템 제1 임계값 R_TH1에 대해 R ≥ R_TH1인 경우 Rule 1 : When R ≥ R _TH1 with respect to the code rate R and the system first threshold value R _TH1

오류정정능력이 우수한 변수 노드 즉, 높은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을 변조 심볼 내의 비트들 중 신뢰도가 높은 비트, 예컨대 상기 도 4에서 MSB(most significant bit)에 해당하는 S₃ 과 S₂에 할당한다. 즉, 상기 MSB들은 가장 높은 차수의 변수 노드부터 차수가 낮아지는 순서대로 할당한다. The codeword bits corresponding to the variable nodes having excellent error correction capability, that is, the variable nodes having high order, are converted into bits having high reliability among bits in the modulation symbol, for example, S ₃ corresponding to the most significant bit (MSB) in FIG. And S ₂ . That is, the MSBs are allocated in order of decreasing order from the highest order variable node.

반대로 오류정정능력이 낮은 변수 노드 즉, 낮은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을 변조 심볼 내의 비트들 중 신뢰도가 낮은 비트, 예컨대 상기 도 4에서 LSB(least significant bit)에 해당하는 S₁과 S₀에 할당한다. 여기서, 즉, 상기 LSB들은 가장 낮은 차수의 변수 노드부터 차수가 높아지는 순서대로 할당한다. On the contrary, the codeword bits corresponding to the variable node having low error correction capability, that is, the variable nodes having low order, are converted into bits having low reliability among the bits in the modulation symbol, for example, S corresponding to the least significant bit (LSB) in FIG. Assign to ₁ and S ₀ . That is, the LSBs are allocated in order of increasing order from the lowest order variable node.

제2규칙: 상기 부호율 R과 상기 시스템 제2 임계값 R_TH2에 대해 R_TH2 > R인 경우 Rule 2 : When R _TH2 > R for the Code Rate R and the System Second Threshold R _TH2

제2규칙에서는 LDPC 부호의 구조에 따라 다음의 세부 규칙들로 나누어진다. 여기서 상기 제1 임계값 R_TH1과 상기 제2 임계값 R_TH2는 시스템 요구 사항에 따라 같은 값을 가질 수 있다. In the second rule, the following detailed rules are divided according to the structure of the LDPC code. Here, the first threshold value R _TH1 and the second threshold value R _TH2 may have the same value according to system requirements.

세부규칙 2-1: 상기 LDPC 부호의 Tanner 그래프에서 차수가 1인 변수 노드의 개수와 상기 LDPC 부호의 전체 변수 노드의 개수와의 비율이 제3 임계값 보다 크거나 같은 경우에는 상기 제1규칙과 동일한 인터리버 생성규칙을 적용한다. 여기서 상기 제3임계값은 시스템 요구 사항에 따라 가변적이다. Detailed Rule 2-1: When the ratio between the number of variable nodes of degree 1 and the number of all variable nodes of the LDPC code is greater than or equal to a third threshold in the Tanner graph of the LDPC code, the first rule and The same interleaver generation rules apply. Here, the third threshold value is variable according to system requirements.

세부규칙 2-2: 상기 LDPC 부호의 Tanner 그래프에서 차수가 1인 변수 노드의 개수와 상기 LDPC 부호의 전체 변수 노드의 개수와의 비율이 제4 임계값 보다 작은 경우에는 오류정정능력이 낮은 변수 노드 즉, 낮은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을 변조 심볼 내의 비트들 중 신뢰도가 높은 비트, 예컨대 상기 도 4에서 MSB 에 해당하는 S₃과 S₂에 할당한다. 즉, 상기 MSB들은 가장 낮은 차수의 변수 노드부터 차수가 높아지는 순서대로 할당한다. 여기서 상기 제4 임계값은 시스템 요구 사항에 따라 가변적이다. Detailed Rule 2-2: Variable node with low error correction capability when the ratio between the number of variable nodes of degree 1 and the number of total variable nodes of the LDPC code is smaller than a fourth threshold in the Tanner graph of the LDPC code That is, codeword bits corresponding to low order variable nodes are allocated to bits of high reliability among bits in the modulation symbol, for example, S ₃ and S ₂ corresponding to MSBs in FIG. 4. That is, the MSBs are allocated in order of increasing order from the lowest order variable node. Wherein the fourth threshold is variable according to system requirements.

반대로 신뢰도가 높은 변수 노드 즉, 높은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을 변조 심볼 내의 비트들 중 신뢰도가 낮은 비트, 예컨대 상기 도 4에서 LSB에 해당하는 S₁과 S₀에 할당한다. 즉, 상기 LSB들은 가장 낮은 차수의 변수 노드부터 차수가 높아지는 순서대로 할당한다.On the contrary, the codeword bits corresponding to the high reliability variable nodes, that is, the variable nodes having high orders are allocated to the low reliability bits among the bits in the modulation symbol, for example, S ₁ and S ₀ corresponding to the LSB in FIG. 4. . That is, the LSBs are allocated in order of increasing order from the lowest order variable node.

세부규칙 2-3: 상기 LDPC 부호의 Tanner 그래프에서 차수가 1인 변수 노드의 개수와 상기 LDPC 부호의 길이의 비율이 제3 임계값 보다 작으며 제4 임계값 보다 같거나 큰 경우에는 하기 제3규칙과 동일한 인터리버 생성규칙을 적용한다. 여기서 상기 제4 임계값은 시스템 요구 사항에 따라 가변적이며, 상기 제3임계값과 같은 값을 가질 수 있다. Detailed Rule 2-3: In the Tanner graph of the LDPC code, if the ratio of the number of variable nodes of degree 1 to the length of the LDPC code is less than a third threshold and is equal to or greater than a fourth threshold, the following third The same interleaver generation rule as the rule is applied. Here, the fourth threshold value is variable according to system requirements, and may have the same value as the third threshold value.

제3규칙: 상기 부호율 R과 상기 시스템 제1 임계값 R_TH1, 시스템 제2 임계값 R_TH2에 대해 R_TH1 >R ≥ R_TH2인 경우 Rule 3 : When R _TH1 > R ≥ R _TH2 for the code rate R, the system first threshold value R _TH1 , and the system second threshold value R _TH2

정보어(information) 부분에 해당하는 비트들 중에서 오류정정능력이 낮은 변수 노드들 즉, 낮은 차수를 가지는 변수 노드들에 해당되는 정보어 비트들을 변조 심볼 내의 비트들 중 신뢰도가 높은 비트, 예컨대 상기 도 4에서 MSB에 해당하는 S₃과 S₂에 할당한다. 즉, 상기 MSB들은 정보어 비트 내에서 가장 낮은 차수의 변 수 노드부터 차수가 높아지는 순서대로 할당한다. Among the bits corresponding to the information part, the information word bits corresponding to the variable nodes having low error correction capability, that is, the variable nodes having the low order, are bits of high reliability among the bits in the modulation symbol. Assign 4 to S ₃ and S ₂ corresponding to the MSB. That is, the MSBs are allocated in order of increasing order from the lowest order variable node in the information word bit.

상기 MSB들이 할당된 상기 정보어 비트를 제외한 상기 부호어 비트 중에서 가장 차수가 낮은 변수 노드부터 차수가 높아지는 순서대로 변조 심볼 내의 비트들 중 신뢰도가 낮은 비트, 예컨대 상기 도 4에서 LSB에 해당하는 S₁과 S₀에 할당한다.Bits of low reliability among bits in a modulation symbol in order of increasing order from the variable node having the lowest order among the codeword bits except the information word bit to which the MSBs are allocated, for example, S ₁ corresponding to LSB in FIG. And S ₀ .

다음, 상기 제1 내지 제3 규칙 각각에 대한 인터리빙/디인터리빙 방법에 대하여 상세하게 설명한다. Next, an interleaving / deinterleaving method for each of the first to third rules will be described in detail.

LDPC 부호에서는 변수 노드의 차수가 높을수록 반복 복호에 따른 오류정정능력이 우수하기 때문에 상기 LDPC 부호의 패리티 검사행렬에서 차수가 높은 부분을 일반적으로 정보어 비트로 할당한다. 반면에 정보어에 비해 다소 덜 중요한 패리티들은 낮은 차수의 변수 노드에 할당된다. 또한 상기 LDPC 부호는 일반적으로 복호 성능 개선과 부호화 복잡도 감소를 위하여 패리티에 대응되는 변수 노드의 대부분이 차수가 2인 노드들로 구성된다. In the LDPC code, the higher the order of the variable node, the better the error correction capability according to the iterative decoding, so that the higher order part of the parity check matrix of the LDPC code is generally allocated as the information word bit. On the other hand, parity, which is somewhat less important than information words, is assigned to low order variable nodes. In addition, the LDPC code is generally composed of nodes of order 2, most of the variable nodes corresponding to parity in order to improve decoding performance and reduce coding complexity.

종래의 기술에는 상기 LDPC 부호에 고차 변조 방식을 적용할 때 변조 심볼 내에서 신뢰도가 높은 비트들을 오류정정능력이 부족한 낮은 차수의 변수 노드에 대응시킴으로써 신뢰도를 보상(compensation)하여 상기 LDPC 부호의 복호 성능을 개선하고자 하였다. 하지만 상기 LDPC 부호의 부호율이 높은 경우에는 일반적으로 차수가 낮은 패리티의 길이가 짧아지게 되어 이러한 신뢰도 보상 효과가 미미해진다. 그러므로 이러한 경우에는 상기 제1규칙에 해당하는 채널 인터리버를 사용하여 변조 심볼 내에서 신뢰도가 높은 비트를, 패리티 정보에 비하여 훨씬 중요한 정보 어 비트, 또는 차수가 높은 변수 노드에 할당하는 것이 성능 개선에 유리하다. In the prior art, when the higher-order modulation scheme is applied to the LDPC code, the decoding performance of the LDPC code is compensated by compensating reliability by mapping bits having high reliability to modulation nodes having low order of error correction capability. To improve. However, when the code rate of the LDPC code is high, the parity length of the low order is generally shortened, so this reliability compensation effect is insignificant. Therefore, in such a case, it is advantageous to improve performance by allocating bits of high reliability in modulation symbols to information nodes or orders of magnitude higher than parity information using the channel interleaver corresponding to the first rule. Do.

차수가 1인 변수 노드는 반복 복호 과정에서 자체적인 오류정정능력이 거의 없기 때문에 반복 복호가 종료되는 시점에서 오류가 많이 발생한다. 따라서 차수가 1인 변수 노드는 반드시 패리티에 할당된다. Since the variable node of degree 1 has little error correction capability in itself in the iterative decoding process, many errors occur at the end of the iterative decoding. Thus, a variable node of degree 1 must be assigned parity.

차수가 1인 상기 변수 노드는 오류정정능력이 매우 낮음에도 불구하고 부호율이 낮은 LDPC 부호에서 부호화 이득(coding gain)을 얻기 위해 필연적으로 사용되는 경우가 있다. 상기 차수가 1인 변수 노드가 전체 변수 노드에 비해 비교적 많은 경우에 변조 심볼 내에서 신뢰도가 높은 비트를 상기 차수가 1인 변수 노드에 할당하게 되면, 상대적으로 신뢰도가 낮은 비트가 차수가 높은 변수 노드에 대응되게 된다. 하지만, 차수가 1인 상기 변수 노드는 반복 복호에 대해 오류정정능력이 거의 없기 때문에 LDPC 부호의 성능 개선이 어렵다. 따라서 이 경우에는 상기 제1규칙과 같은 채널 인터리빙 방식을 사용해야 되며, 이는 상기 세부규칙 2-1에 해당된다. The variable node of order 1 is inevitably used to obtain a coding gain in an LDPC code having a low code rate, even though the error correction capability is very low. If the ordered variable node has a relatively large number of variable nodes compared to all the variable nodes, if a bit having high reliability is assigned to the variable node of order 1 in a modulation symbol, the variable node having a higher degree of reliability is a higher order bit. Will correspond to. However, since the variable node of degree 1 has little error correction capability for iterative decoding, it is difficult to improve the performance of the LDPC code. Therefore, in this case, the channel interleaving method as in the first rule should be used, which corresponds to the detailed rule 2-1.

또한 상기 제2규칙에 의해 상기 LDPC 부호는 제2 임계값 R_TH2보다 작다. 상기 LDPC 부호가 부호율이 낮으면서 차수가 1인 변수 노드가 비교적 적게 사용됐다는 것은 패리티에 해당하는 부분에 차수가 2인 변수가 노드가 많이 있음을 의미한다. 즉, 부호율이 낮기 때문에 상기 세부규칙 2-2에 해당하는 경우는 패리티의 길이가 비교적 길며, 오류정정능력이 부족한 낮은 차수의 변수 노드가 많음을 의미한다. 차수가 1인 변수 노드와 달리 차수가 2인 변수 노드들은 오류정정능력을 가지고 있 기 때문에 변조 심볼 내에서 신뢰도가 높은 비트들을 대응시킴으로써 신뢰도를 보상하면 상기 LDPC 부호의 복호 성능을 개선할 수 있다. Also, according to the second rule, the LDPC code is _smaller than a second threshold value R _TH2 . When the LDPC code has a low code rate and a relatively small variable node of order 1 is used, it means that there are many nodes of variable degree 2 in the portion corresponding to parity. That is, since the code rate is low, the case of the detailed rule 2-2 means that the parity length is relatively long, and that there are many low order variable nodes that lack error correction capability. Unlike the variable nodes of degree 1, the variable nodes of degree 2 have error correction capability, so that the decoding performance of the LDPC code can be improved by compensating for reliability by matching bits of high reliability in a modulation symbol.

또한 상기 LDPC 부호에서 차수가 1인 변수 노드가 시스템 요구에 비해 많이 사용되거나 적게 사용되지 않았을 때 상기 세부규칙 2-1과 상기 세부규칙 2-2에서 설명한 현상이 중첩되어 나타난다. 따라서 상기 세부규칙 2-3의 경우에는 정보어 부분에 해당하는 비트들 중에서 오류정정능력이 낮은 변수 노드 즉, 낮은 차수를 가지는 변수 노드들에 해당되는 정보어 비트들을 변조 심볼 내의 비트들 중 신뢰도가 높은 MSB에 할당함으로써 상기 세부규칙 2-1과 상기 세부규칙 2-3의 중간 효과를 얻는다. 즉, 상기 MSB들은 정보어 비트 내에서 가장 낮은 차수의 변수 노드부터 차수가 높아지는 순서대로 할당한다. 또한 상기 MSB들이 할당된 상기 정보어 비트를 제외한 상기 부호어 비트 중에서 가장 차수가 낮은 변수 노드부터 차수가 높아지는 순서대로 변조 심볼 내의 비트들 중 신뢰도가 낮은 LSB 비트에 할당한다.In addition, when the variable node of degree 1 in the LDPC code is not used much or less than the system request, the phenomenon described in the detailed rule 2-1 and the detailed rule 2-2 overlaps. Accordingly, in the case of the above detailed rule 2-3, the information word bits corresponding to the variable nodes having low error correction capability, that is, the variable nodes having low order, among the bits corresponding to the information word portion have reliability among the bits in the modulation symbol. Assigning to a high MSB achieves an intermediate effect between Rule 2-1 and Rule 2-3. That is, the MSBs are allocated in order of increasing order from the lowest order variable node in the information word bit. In addition, the MSBs are allocated to the LSB bits having low reliability among the bits in the modulation symbol in order of increasing order from the variable node having the lowest order among the codeword bits except for the information word bit to which the MSBs are allocated.

상기 제2규칙에서 차수가 1인 변수 노드와 전체 변수 노드와의 비율의 많고 적음의 기준은 부호율에 따라 가변적일 수 있다.In the second rule, the criterion of the high and low ratio of the variable node of degree 1 to the entire variable node may vary according to the code rate.

또한 상기 제3규칙의 경우에는 상기 제1규칙과 상기 제2규칙의 세부규칙 2-2)에 대해서 설명한 효과가 중첩되어 나타날 수 있다. 따라서 상기 제2규칙의 세부규칙 2-3과 마찬가지 이유에 따라 상기 제2규칙의 세부규칙 2-3과 동일한 채널 인터리빙 방식을 적용한다. In addition, in the case of the third rule, effects described with respect to detailed rules 2-2) of the first rule and the second rule may overlap. Therefore, the same channel interleaving method as the detailed rule 2-3 of the second rule is applied for the same reason as the detailed rule 2-3 of the second rule.

다음, 도 5를 이용하여 본 발명의 실시예에 따른 채널 인터리버를 설명하고자 한다. Next, a channel interleaver according to an embodiment of the present invention will be described with reference to FIG. 5.

도 5는 본 발명의 실시예에 따른 채널 인터리버의 구조를 나타낸 것이다.5 shows a structure of a channel interleaver according to an embodiment of the present invention.

도 5의 LDPC 부호의 길이를 N이라 하고, 상기 LDPC 부호의 변수 노드 차수의 종류는 D개가 있다고 가정하고, 이를 d₁, d₂, ..., d_D로 표현한다. 여기서 일반성을 잃지 않고 d₁ > d₂ > … >d_D라 가정한다. 그리고 d_i 차수에 해당되는 변수 노드의 수를 각각 N_i라 표현하면, N=N₁ +N₂ + … +N_D임이 자명하다. It is assumed that the length of the LDPC code of FIG. 5 is N, and that there are D types of variable node orders of the LDPC code, and these are expressed as d ₁ , d ₂ ,..., And D _D. Where d ₁ > d ₂ >... Assume> d _D. If the number of variable nodes corresponding to the order of d _i is expressed as N _i , then N = N ₁ + N ₂ +. It is obvious that + N _D.

도 5를 참조하면, 상기 도 5의 DEMUX(520), D개의 인터리버들(Interleaver-1, Interleaver-2, ..., Interleaver-D)로 이루어진 인터리버군(530), MUX(540)들을 포함한 블록(570)이 상기 도 3의 채널 인터리버(313)에 해당한다. 제어기(560)는 DEMUX(520), 인터리버군(530), MUX(540)을 각각 또는 동시에 제어하여 다양한 채널 인터리빙 효과를 얻을 수 있도록 하는 역할을 한다. Referring to FIG. 5, the interleaver group 530 including the DEMUX 520 of FIG. 5, the D interleavers Interleaver-1, Interleaver-2, ..., Interleaver-D, and MUX 540 are included. Block 570 corresponds to the channel interleaver 313 of FIG. 3. The controller 560 controls the DEMUX 520, the interleaver group 530, and the MUX 540, respectively or simultaneously, to obtain various channel interleaving effects.

DEMUX(520)는 LDPC 부호화기에서 나온 부호화 비트들을 차수가 높은 순서대로 순차적으로 정렬(sort)한다. 즉, 상기 DEMUX(520)의 출력은 차수가 d_i인 N_i개의 LDPC 부호화 비트들을 차수가 높은 순서대로 정렬한다. 상기에서 정렬된 LDPC 부호화 비트들은 각각의 차수에 대응되는 길이가 N_i인 인터리버 Interleaver-i에 상응하여 인터리빙 된다(530). 상기 인터리빙(530)의 목적은 DEMUX(520)에 의해서 정렬된 LDPC 부호화 비트들이 페이딩과 같은 버스트(burst) 오류 유발인자에 강인하게(robust) 배치하기 위함이다. 따라서 상기 LDPC 부호의 패리티 검사 행렬의 구조 또는 DEMUX(520)의 정렬 방식에 따라서 상기 인터리버들(530)은 생략되어 DEMUX(520)의 출력값이 바로 MUX(540)의 입력값이 될 수도 있다.The DEMUX 520 sorts the encoded bits from the LDPC encoder sequentially in the order of high order. That is, the output of the DEMUX 520 arranges N _i LDPC coded bits of order d _i in order of high order. The aligned LDPC coded bits are interleaved corresponding to the interleaver Interleaver-i having a length N _i corresponding to each order (530). The purpose of the interleaving 530 is to place the LDPC coded bits aligned by the DEMUX 520 robustly to a burst error causing factor such as fading. Accordingly, depending on the structure of the parity check matrix of the LDPC code or the alignment method of the DEMUX 520, the interleavers 530 may be omitted, and an output value of the DEMUX 520 may be an input value of the MUX 540.

상기 인터리버들(530)의 출력값, 즉 MUX(540)의 입력값은 여전히 순차적으로 차수가 d_i인 N_i개의 비트들로 정렬되어 있다. 정렬된 부호화 비트들은 제어기(550)를 통해 상기 기술한 제1 내지 제3규칙 중 만족하는 사상(mapping) 방식을 적용하여 변조기(550)에 전달한다. The output values of the interleavers 530, i.e., the input values of the MUX 540, are still sequentially ordered into N _i bits of order d _i . The aligned encoded bits are transmitted to the modulator 550 through the controller 550 by applying a mapping scheme that satisfies the above-described first through third rules.

2^2mQAM 변조 방식을 사용할 경우에 상기 사상 방식의 구체적인 실시예를 설명하기 위해서 상기 정렬된 MUX(540)의 입력 비트들을 차수가 높은 순서대로 b₀, b_i, ..., b_N-1이라 하자. 단, N은 2m의 배수라 가정한다. 상기 2^2mQAM 변조 방식을 사용할 때 i번째 전송되는 심볼을

라 표현하고,

은 MSB에 해당되며,

은 LSB에 해당된다. 2 0 ^m QAM modulation scheme to explain a specific embodiment of the mapping scheme, input bits of the aligned MUX 540 in order of high order b ₀ , b _i , ..., b _N-1 Let's say N is assumed to be a multiple of 2m. I-th transmitted symbol when using the 2 ^2m QAM modulation scheme

Express it,

Corresponds to the MSB,

Corresponds to LSB.

다음,

에 대해서 다음 수학식 2와 수학식 3의 조건을 각각 만족하는 채널 인터리버들을 살펴본다. next,

The channel interleavers satisfying the conditions of Equation 2 and Equation 3 will be described.

상기 수학식 2를 만족하는 채널 인터리버는 상기 제1규칙을 만족한다. 또한 상기 수학식 3을 만족하는 채널 인터리버는 상기 제2규칙의 세부규칙 2-2를 만족한다. 만일 제어기(560)에서 시스템의 요구에 따라 필요한 채널 인터리버를 사용하도록 제어하는 신호를 전달하면, MUX(540)에서는 위와 같은 사상 방식 중에서 적합한 채널 인터리버를 선택하여 시스템에서 필요한 상기 채널 인터리버의 기능을 지원할 수 있다. A channel interleaver that satisfies Equation 2 satisfies the first rule. In addition, the channel interleaver satisfying Equation 3 satisfies the detailed rule 2-2 of the second rule. If the controller 560 transmits a signal for controlling to use the required channel interleaver according to the system's request, the MUX 540 selects an appropriate channel interleaver among the above-described mapping schemes to support the function of the channel interleaver required by the system. Can be.

상기 수학식 3의 이해를 위해 구체적인 예를 제시하면 아래와 같다. To give a concrete example for the understanding of Equation 3 as follows.

QPSK:

,QPSK:

,

16-QAM:

, 16-QAM:

,

64-QAM:

, 64-QAM:

,

256-QAM:

, 256-QAM:

,

2^2mQAM 변조 방식을 사용할 경우에 상기 사상 방식의 또 다른 실시예를 설명하면 다음과 같다. 상기 2^2mQAM 변조 방식을 사용할 때 i번째 전송되는 심볼을

라 표현하고,

은 MSB,

은 LSB에 해당된다. Another embodiment of the mapping scheme in the case of using the 2 ^2m QAM modulation scheme is as follows. I-th transmitted symbol when using the 2 ^2m QAM modulation scheme

Express it,

Is the MSB,

Corresponds to LSB.

자연수

에 대해서

이

의 배수가 되도록

의 값을 설정하였을 때,

,

에 대해서 다음 수학식 4와 수학식 5의 조건을 각각 만족하는 채널 인터리버들을 살펴본다. Natural water

about

this

To be a multiple of

When you set the value of,

,

The channel interleavers satisfying the conditions of Equation 4 and Equation 5 will be described.

상기 수학식 4를 만족하는 채널 인터리버는 상기 제1규칙을 만족한다. 또한 상기 수학식 5를 만족하는 채널 인터리버는 상기 제2규칙의 세부규칙 2-2를 만족한 다. 만일 제어기(560)에서 시스템의 요구에 따라 필요한 채널 인터리버를 사용하도록 제어하는 신호를 전달하면, MUX(540)에서는 위와 같은 사상 방식 중에서 적합한 채널 인터리버를 선택하여 시스템에서 필요한 상기 채널 인터리버의 기능을 지원할 수 있다.A channel interleaver that satisfies Equation 4 satisfies the first rule. In addition, the channel interleaver that satisfies Equation 5 satisfies the detailed rule 2-2 of the second rule. If the controller 560 transmits a signal for controlling to use the required channel interleaver according to the system's request, the MUX 540 selects an appropriate channel interleaver among the above-described mapping schemes to support the function of the channel interleaver required by the system. Can be.

상기 수학식 5의 이해를 위해

를 가정하여 구체적인 예를 제시하면 아래와 같다. For understanding of Equation 5

Assuming a concrete example given below.

QPSK:

,QPSK:

,

16-QAM:

, 16-QAM:

,

64-QAM:

, 64-QAM:

,

256-QAM:

, 256-QAM:

,

상기 2² ^mQAM 변조 방식을 사용할 때 i번째 전송되는 심볼을

라 표현하고,

은 MSB에 할당하고,

은 LSB에 할당할 경우에, 수학식 2는 상기 제2규칙의 세부규칙 2-2를 만족하고 수학식 3은 상기 제1규칙을 만족한다. 따라서 상기 QPSK, 16QAM, 64QAM, 256QAM에 대한 예를 상기 제 2규칙 세부규칙 2-2에 맞도록 하려면, 각 심볼 비트의 첨자를 반대로 해야한다. I-th transmitted symbol when using the 2 ² ^m QAM modulation scheme

Express it,

Is assigned to the MSB,

Is assigned to the LSB, Equation 2 satisfies the detailed rule 2-2 of the second rule and Equation 3 satisfies the first rule. Therefore, in order for the QPSK, 16QAM, 64QAM, and 256QAM examples to comply with the second rule 2-2, the subscript of each symbol bit must be reversed.

상기 채널 인터리빙/디인터리빙 방식은 변조 심볼에서 각 비트의 할당 방식에 따라 의미가 달라질 수 있다.The channel interleaving / deinterleaving scheme may have a different meaning depending on an allocation scheme of each bit in a modulation symbol.

상기 채널 인터리버의 실시예는 매우 제한적인 경우이며, 상기 채널 인터리버 설계 규칙에 의거하여 다양한 채널 인터리버를 생성할 수 있다. 상기 DEMUX(520), 인터리버군(530), MUX(540)를 반드시 모두 사용할 필요는 없으며, 경우에 따라서는 상기 DEMUX(520), 인터리버군(530), MUX(540)을 전혀 사용하지 않고, 상기 채널 인터리버 설계 규칙에 의거하여 생성된 채널 인터리버를 각각 메모리에 저장하여 사용할 수도 있다. 상기 제어기(560)는 채널 인터리버의 적용 기법에 따라 역할이 바뀔 수 있다. The embodiment of the channel interleaver is very limited, and various channel interleavers may be generated based on the channel interleaver design rule. The DEMUX 520, the interleaver group 530, and the MUX 540 do not necessarily need to be used in all cases. In some cases, the DEMUX 520, the interleaver group 530, and the MUX 540 are not used at all. The channel interleaver generated based on the channel interleaver design rule may be stored and used in each memory. The controller 560 may change its role according to an application technique of the channel interleaver.

또한, 본 발명의 실시예에 따른 채널 디인터리빙 장치는, 도시하지 않았지만 복조기와, 채널 디인터리버와, 복호기를 포함한다. 복조기는 수신 신호를 상기 채널 디인터리빙 장치에 대응하는 채널 인터리빙 장치에서 적용한 변조 방식에 상응하는 복조 방식으로 복조한다. 채널 디인터리버는, 상기 복조된 신호를 상기 채널 인터리빙 장치에서 적용한 채널 인터리빙 규칙(제1 내지 제3 규칙)에 상응하는 채 널 디인터리빙 방식으로 디인터리빙한다. 복호기는 상기 채널 디인터리빙된 신호를 상기 채널 인터리빙 장치에서 적용한 LDPC 부호어의 부호화 방식에 상응하는 복호 방식으로 복호화하여 정보 데이터 비트들로 복원한다. In addition, although not shown, the channel deinterleaving apparatus according to the embodiment of the present invention includes a demodulator, a channel deinterleaver, and a decoder. The demodulator demodulates the received signal in a demodulation scheme corresponding to the modulation scheme applied by the channel interleaving apparatus corresponding to the channel deinterleaving apparatus. The channel deinterleaver deinterleaves the demodulated signal in a channel deinterleaving manner corresponding to a channel interleaving rule (first to third rules) applied by the channel interleaving apparatus. The decoder decodes the channel deinterleaved signal into a decoding scheme corresponding to the coding scheme of the LDPC codeword applied by the channel interleaving apparatus and restores the information data bits.

도 6은 본 발명의 실시예에 따른 채널 인터리버 선택 과정을 도시한 것이다.6 illustrates a channel interleaver selection process according to an embodiment of the present invention.

도 6을 참조하면, 인터리버군(570)은 먼저 601 단계에서 LDPC 부호화기(510)로부터 입력되는 LDPC 부호의 부효율을 확인한다. 확인결과 부호율이 제1 임계값보다 크거나 같으면, 603 단계에서 제1 규칙을 만족하는 채널 인터리버를 사용하기로 결정하며, 부호율이 제1 임계값보다 작으면 604 단계에서 부호율을 다시 제2 임계값과 비교한다. 비교 결과 부호율이 제2 임계값보다 작으면 605 단계에서 제2 규칙을 만족하는 채널 인터리버를 사용하기로 결정하며, 부호율이 제2 임계값보다 크거나 같으면 606 단계에서 제3 규칙을 만족하는 채널 인터리버를 사용하기로 결정한다. 이후 인터리버군(570) 상기 결정된 채널 인터리버를 사용하여 LDPC 부호를 인터리빙 한 후 변조기(550)로 출력한다.Referring to FIG. 6, the interleaver group 570 first checks the inefficiency of the LDPC code input from the LDPC encoder 510 in step 601. If it is determined that the code rate is greater than or equal to the first threshold, it is determined to use a channel interleaver that satisfies the first rule in step 603. If the code rate is less than the first threshold, the code rate is reset again in step 604. Compare with 2 thresholds. As a result of the comparison, if the code rate is less than the second threshold, the channel interleaver satisfying the second rule is determined in step 605. If the code rate is greater than or equal to the second threshold, the third rule is satisfied in step 606. Decide to use the channel interleaver. Thereafter, the interleaver group 570 interleaves the LDPC code using the determined channel interleaver and outputs the LDPC code to the modulator 550.

또한, 디인터리빙 과정은 도시하지 않았으나, 채널 인터리빙시 적용한 채널 인터리빙 규칙들 각각에 상응하는 채널 디인터리빙 방식으로 디인터리빙하면 된다.In addition, although the deinterleaving process is not shown, the deinterleaving may be performed using a channel deinterleaving method corresponding to each of the channel interleaving rules applied during channel interleaving.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

도 1은 길이가 8인 LDPC 부호의 패리티 검사 행렬의 예를 도시한 도면1 is a diagram showing an example of a parity check matrix of an LDPC code of length 8.

도 2는 길이가 8인 LDPC 부호의 패리티 검사 행렬의 예의 Tanner 그래프를 도시한 도면2 is a Tanner graph of an example of a parity check matrix of an LDPC code of length 8.

도 3은 일반적인 디지털 통신 시스템을 도시한 도면3 illustrates a general digital communication system.

도 4는 디지털 통신 시스템에서 사용하는 16QAM 변조의 예를 도시한 도면4 illustrates an example of 16QAM modulation used in a digital communication system.

도 5는 본 발명의 실시예에 따른 채널 인터리버 장치를 도시한 도면5 illustrates a channel interleaver device according to an embodiment of the present invention.

도 6은 본 발명의 실시예에 따른 LDPC 부호와 고차 변조기 사이에 삽입되는 채널 인터리버의 선택을 결정하기 위한 흐름도6 is a flowchart for determining the selection of a channel interleaver inserted between an LDPC code and a higher-order modulator according to an embodiment of the present invention.

Claims

A channel interleaving method in a communication system using a low density parity check (LDPC) code,

When the information data bits are input, generating the LDPC codeword by encoding the information data bits using a predetermined encoding method;

Interleaving the LDPC codeword in accordance with a preset channel interleaving rule;

And modulating the channel interleaved LDPC codeword using a predetermined modulation scheme to generate a modulation symbol.

The method of claim 1,

The channel interleaving rule is determined according to whether to apply puncturing of the LDPC codeword, a code rate, and an order of a variable node.

A channel deinterleaving method in a communication system using a low density parity check (LDPC) code,

Demodulating the received signal by a demodulation method corresponding to a modulation method applied during channel interleaving;

Deinterleaving the demodulated signal in a channel deinterleaving manner corresponding to a channel interleaving rule applied during the channel interleaving;

And decoding the channel deinterleaved signal by a decoding method corresponding to a coding method of an LDPC codeword applied during the channel interleaving, and restoring the information data bits.

The method of claim 3,

Comparing a code rate at which no puncturing is applied to the LDPC code, with a first threshold value set in advance;

When the code rate is greater than or equal to the first threshold value, codeword bits corresponding to the higher order variable node are sequentially assigned to the most significant bit, and corresponding to the lower order variable node among the remaining codeword bits. Channel interleaving to sequentially assign the codeword bits to the least significant bit;

If the code rate is less than the first threshold value, comparing the code rate with a second preset threshold value;

If the code rate is less than the second threshold, channel interleaving according to a ratio of the number of variable nodes having an order of 1 to the total number of variable nodes;

When the code rate is greater than or equal to the second threshold value, codeword bits corresponding to low order variable nodes are sequentially assigned to the most significant bit, and corresponding to the higher order variable node among the remaining codeword bits. And channel interleaving to sequentially assign codeword bits to least significant bits.

A channel interleaving apparatus in a communication system using a low density parity check (LDPC) code,

An encoder for generating the LDPC codeword by encoding the information data bits by using a predetermined encoding method when the information data bits are input;

A channel interleaver for interleaving the LDPC codeword according to a preset channel interleaving rule;

And a modulator for modulating the channel interleaved LDPC codeword using a predetermined modulation scheme to generate a modulation symbol.

The method of claim 6,

The channel interleaving rule is determined according to whether to apply puncturing of the LDPC codeword, a code rate, and a degree of a variable node.

A channel deinterleaving apparatus in a communication system using a low density parity check (LDPC) code,

A demodulator for demodulating a received signal in a demodulation scheme corresponding to a modulation scheme applied by a channel interleaving apparatus corresponding to the channel deinterleaving apparatus;

A channel deinterleaver for deinterleaving the demodulated signal in a channel deinterleaving manner corresponding to a channel interleaving rule applied by the channel interleaving apparatus;

And a decoder which decodes the channel deinterleaved signal by a decoding method corresponding to a coding scheme of an LDPC codeword applied by the channel interleaving apparatus, and restores the deinterleaved signal into information data bits.

The method of claim 8,

The channel interleaving rule is determined according to whether or not to apply puncturing of the LDPC codeword, a code rate, and an order of a variable node.