KR101413320B1 - Apparatus and method for channel interiving/de-interiving in communication system - Google Patents

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Abstract

본 발명은 통신 시스템에서 채널 인터리빙/디인터리빙 장치 및 방법에 관한 것이다. 본 발명은 저밀도 패리티 검사 (LDPC) 부호를 사용하는 통신 시스템에서, 정보 데이터 비트들이 입력되면, 상기 정보 데이터 비트들을 미리 설정되어 있는 부호화 방식으로 부호화하여 LDPC 부호어로 생성하고, 상기 LDPC 부호어를 미리 설정되어 있는 채널 인터리빙 규칙에 상응하게 인터리빙한 후, 상기 채널 인터리빙된 LDPC 부호어를 미리 설정되어 있는 변조 방식으로 변조하여 변조 심볼로 생성하며, 상기 채널 인터리빙 규칙은, 상기 LDPC 부호어의 천공 적용 여부와, 부호율과, 변수 노드의 차수에 따라 결정된다.The present invention relates to a channel interleaving / deinterleaving apparatus and method in a communication system. In a communication system using a low density parity check (LDPC) code, when information data bits are input, the information data bits are coded by a predetermined coding scheme to generate an LDPC codeword, Interleaves the channel interleaved LDPC codeword according to a predetermined channel interleaving rule, and generates a modulation symbol according to a predetermined modulation scheme, and the channel interleaving rule is used to determine whether to apply puncturing of the LDPC codeword , The code rate, and the degree of the variable node.

LDPC 부호, 채널 인터리버, 고차 변조, 비트 사상 LDPC code, channel interleaver, higher order modulation, bit mapping

Description

통신 시스템에서 채널 인터리빙/디인터리빙 장치 및 방법{APPARATUS AND METHOD FOR CHANNEL INTERIVING/DE-INTERIVING IN COMMUNICATION SYSTEM}[0001] APPARATUS AND METHOD FOR CHANNEL INTERIVING / DE-INTERIVING IN COMMUNICATION SYSTEM [0002]

본 발명은 저밀도 패리티 검사(low-density parity-check, 이하 LDPC) 부호를 오류정정부호로 적용하는 통신 시스템의 채널 인터리빙/디인터리빙(channel interleaving/deinterleaving) 장치 및 방법에 관한 것으로, 특히 높은 전송 효율을 얻기 위해 16QAM (Quardrature Amplitude Modulation), 64QAM, 256QAM과 같은 고차 변조 방식(high order modulation)을 사용할 때 LDPC 부호의 채널 인터리빙/디인터리빙 방법 및 장치에 관한 것이다.The present invention relates to an apparatus and method for channel interleaving / deinterleaving in a communication system employing a low-density parity-check (LDPC) code as an error correction code, To a method and apparatus for channel interleaving / deinterleaving an LDPC code when high order modulation such as 16QAM (Quadrature Amplitude Modulation), 64QAM, and 256QAM is used.

무선 통신 시스템에서는 채널의 여러 가지 잡음(noise)과 페이딩(fading) 현상 및 심볼간 간섭(inter-symbol interference, ISI)에 의해 링크(link)의 성능이 현저히 떨어지게 된다. 따라서 차세대 이동 통신, 디지털 방송 및 휴대 인터넷과 같이 높은 데이터 처리량과 신뢰도를 요구하는 고속 디지털 통신 시스템들을 구현하기 위해서 잡음과 페이딩 및 ISI에 대한 극복 기술을 개발하는 것이 필수적이다. 최근에는 정보의 왜곡을 효율적으로 복원하여 통신의 신뢰도를 높이기 위한 방법으로서 오류정정부호(error-correcting code)에 대한 연구가 활발히 이루어지고 있 다. In a wireless communication system, the performance of a link is significantly degraded due to various noise, fading phenomena, and inter-symbol interference (ISI) of a channel. Therefore, it is essential to develop overcoming technologies for noise, fading and ISI in order to realize high-speed digital communication systems requiring high data throughput and reliability, such as next generation mobile communication, digital broadcasting and portable Internet. In recent years, error-correcting codes have been actively studied as methods for efficiently restoring information distortion and improving communication reliability.

1960년대에 Gallager에 의해서 처음 소개된 LDPC 부호는 당시 기술을 훨씬 뛰어넘는 구현 복잡도로 인해 오랫동안 잊혀져 왔다. 하지만 1993년 Berrou와 Glavieux, Thitimajshima에 의해 발견된 터보(turbo) 부호가 새넌(Shannon)의 채널 용량에 근접하는 성능을 보임에 따라 터보 부호의 성능과 특성에 대한 많은 해석이 이루어지면서 반복 복호(iterative decoding)와 그래프를 기반으로 하는 채널 부호화의 많은 연구가 진행되었다. 이를 계기로 1990년대 후반에 상기 LDPC 부호에 대해 재연구되면서 상기 LDPC 부호에 대응되는 Tanner 그래프(factor 그래프의 특별한 경우) 상에서 합곱(sum-product) 알고리즘에 기반한 반복 복호(iterative decoding)를 적용하여 복호화를 수행하면 Shannon의 채널 용량에 근접하는 성능을 가짐이 밝혀졌다. The LDPC code first introduced by Gallager in the 1960s has long been forgotten due to the complexity of the implementation far beyond the technology at the time. However, since turbo codes found by Berrou, Glavieux, and Thitimajshima in 1993 showed performance close to the channel capacity of Shannon, many interpretations of the performance and characteristics of turbo codes were made, decoding and graph - based channel coding have been studied. As a result, the LDPC code is re-studied in the late 1990's and applied iterative decoding based on a sum-product algorithm on a Tanner graph (a special case of a factor graph) corresponding to the LDPC code, Has a performance close to Shannon's channel capacity.

상기 LDPC 부호는 통상적으로 그래프 표현법을 이용하여 나타내며, 그래프 이론 및 대수학, 확률론에 기반한 방법들을 통해 많은 특성을 분석할 수 있다. 일반적으로 채널 부호의 그래프 모델은 부호의 묘사(descriptions)에 유용할 뿐만 아니라, 부호화 된 비트에 대한 정보를 그래프 내의 정점(vertex)에 대응시키고 각 비트들의 관계를 그래프 내에서 선분(edges)으로 대응시키면, 각 정점들이 각 선분들을 통해서 정해진 메시지(messages)를 주고받는 통신 네트워크로 간주할 수 있기 때문에 자연스런 복호 알고리즘을 이끌어 낼 수 있다. 예를 들면 그래프의 일종으로 볼 수 있는 트렐리스(trellis)에서 유도된 복호 알고리즘에는 잘 알려진 비터비(Viterbi) 알고리즘과 BCJR (Bahl, Cocke, Jelinek and Raviv) 알고리즘이 있다.The LDPC codes are typically represented using graphical representations, and many features can be analyzed through graph theory, algebra, and probability-based methods. Generally, a graph model of a channel code is useful not only for describing codes but also to correspond information of encoded bits to a vertex in a graph and to correspond each bit relation to edges in a graph , It is possible to derive a natural decryption algorithm because each vertex can be regarded as a communication network for exchanging messages determined by each line. For example, trellis-derived decoding algorithms, which can be regarded as a kind of graph, include the well-known Viterbi algorithm and BCJR (Bahl, Cocke, Jelinek and Raviv) algorithms.

상기 LDPC 부호는 일반적으로 패리티 검사행렬(parity-check matrix)로 정의되며 Tanner 그래프로 통칭되는 이분(bipartite) 그래프를 이용하여 표현할 수 있다. 여기서 이분 그래프는 그래프를 구성하는 정점들이 서로 다른 2 종류로 나누어져 있음을 의미하며, 상기 LDPC 부호의 경우에는 변수 노드(variable node)와 검사 노드(check node)라 불리는 정점들로 이루어진 이분 그래프로 표현된다. 여기서 변수 노드는 부호화된 비트와 일대일 대응된다. The LDPC code can be expressed using a bipartite graph, which is generally defined as a parity-check matrix and is collectively referred to as a Tanner graph. Herein, the half graph means that the vertices constituting the graph are divided into two different types. In the case of the LDPC code, a binary graph composed of a variable node and a vertex called a check node Is expressed. Here, the variable node corresponds one-to-one with the encoded bit.

도 1과 2를 참조하여 상기 LDPC 부호의 그래프 표현 방법에 대해 설명한다. A graphical representation method of the LDPC code will be described with reference to FIGS. 1 and 2. FIG.

도 1은 8개의 열(column)과 4개의 행(row)으로 이루어진 상기 LDPC 부호의 패리티 검사 행렬 H1의 예이다. 1 is an example of a parity check matrix H1 of the LDPC code including 8 columns and 4 rows.

도 1을 참조하면, 열이 8개 있기 때문에 길이가 8인 부호어(codeword)를 생성하는 LDPC 부호를 의미하며, 각 열은 부호화된 8 비트와 대응된다. Referring to FIG. 1, an LDPC code is generated to generate a codeword having a length of 8 because there are eight columns. Each column corresponds to eight encoded bits.

도 2는 도 1의 H1에 대응하는 Tanner 그래프를 도시한 도면이다. 2 is a graph showing a Tanner graph corresponding to H1 in FIG.

도 2를 참조하면, 상기 LDPC 부호의 상기 Tanner 그래프는 8개의 변수 노드들 x1(202), x2(204), x3(206), x4(208), x5(210), x6(212), x7(214), x8(216)과 4개의 검사 노드(check node)(218, 220, 222, 224)들로 구성되어 있다. 여기서 상기 LDPC 부호의 패리티 검사 행렬 H1의 i번째 열과 j번째 행은 각각 변수 노드 xi와 j 번째 검사 노드에 대응된다. 또한 상기 LDPC 부호의 패리티 검사 행렬 H1의 i번째 열과 j번째 행이 교차하는 지점의 1의 값, 즉 0이 아닌 값의 의미는, 상기 도 2와 같이 상기 Tanner 그래프 상에서 상기 변수 노드 xi와 j번째 검사 노드 사이에 선 분(edge)이 존재함을 의미한다.2, the Tanner graph of the LDPC code includes eight variable nodes x 1 (202), x 2 (204), x 3 (206), x 4 (208), x 5 (210) 6 212, x 7 214 and x 8 216 and four check nodes 218, 220, 222 and 224. Here, the i-th column and the j-th row of the parity check matrix H1 of the LDPC code correspond to the variable nodes x i and j-th check nodes, respectively. The value of 1, that is, a value other than 0 at the intersection of the i-th column and the j-th row of the parity check matrix H1 of the LDPC code means that the variable nodes x i and j And the edge between the first check node and the second check node.

상기 LDPC 부호의 Tanner 그래프에서 변수 노드 및 검사 노드의 차수(degree)는 각 노드들에 연결되어 있는 선분의 개수를 의미하며, 이는 상기 LDPC 부호의 패리티 검사행렬에서 해당 노드에 대응되는 열 또는 행에서 0이 아닌 원소(entry)들의 개수와 동일하다. 예를 들어 상기 도 2에서 변수 노드들 x1(202), x2(204), x3(206), x4(208), x5(210), x6(212), x7(214), x8(216)의 차수는 각각 순서대로 4, 3, 3, 3, 2, 2, 2, 2가 되며, 검사 노드들(218, 220, 222, 224)의 차수는 각각 순서대로 6, 5, 5, 5가 된다. 또한 상기 도 2의 변수 노드들에 대응되는 상기 도 1의 패리티 검사 행렬 H1의 각각의 열에서 0이 아닌 원소들의 개수는 상기한 차수들 4, 3, 3, 3, 2, 2, 2, 2와 순서대로 일치하며, 상기 도 2의 검사 노드들에 대응되는 상기 도 1의 패리티 검사 행렬 H1의 각각의 행에서 0이 아닌 원소들의 개수는 상기한 차수들 6, 5, 5, 5와 순서대로 일치한다. In the Tanner graph of the LDPC code, the degree of the variable node and the check node means the number of line segments connected to the respective nodes. This means that in the parity check matrix of the LDPC code, Is equal to the number of non-zero entries. For example, in FIG. 2, variable nodes x 1 202, x 2 204, x 3 206, x 4 208, x 5 210, x 6 212, x 7 214 ), the order of the x 8 (216) are each in sequence 4, 3, 3, 3, 2, 2, 2, and 2, the degree of the check nodes (218, 220, 222, 224) is 6, as each sequence , 5, 5, 5. In addition, the number of non-zero elements in each column of the parity check matrix H1 of FIG. 1 corresponding to the variable nodes of FIG. 2 corresponds to the order of 4, 3, 3, 2, 2, 2, And the number of non-zero elements in each row of the parity check matrix H1 of FIG. 1 corresponding to the check nodes in FIG. 2 is in the order of the above-mentioned orders 6, 5, 5, Match.

LDPC 부호의 노드에 대한 차수 분포를 표현하기 위하여 차수가 i인 변수 노드의 개수와 변수 노드 총 개수와의 비율을 fi라 하고, 차수가 j인 검사 노드의 개수와 검사 노드 총 개수와의 비율을 gj라 하자. 예를 들어 상기 도 1과 도 2에 해당하는 LDPC 부호의 경우에는 f2=4/8 , f3=3/8 , f4=1/8 , i ≠ 2,3,4 에 대해서 fi=0 이며, g5=3/4 , g6=1/4 , j ≠ 5,6 에 대해서 gj=0 이다. LDPC 부호의 길이를 N, 즉 열의 개수를 N이라 하고, 행의 개수를 N/2이라 할 때, 상기 차수 분포를 가지는 패리티 검사 행렬 전체에서 0이 아닌 원소의 밀도는 다음 수학식 1과 같다.In order to express a degree distribution for a node of an LDPC code, the ratio of the number of variable nodes with degree i to the total number of variable nodes is f i , and the ratio of the number of check nodes with degree j to the total number of check nodes Let g j . For example, for the LDPC code corresponding to the Fig. 1 and 2 is f 2 = 4/8, f 3 = 3/8, f 4 = 1/8, for i ≠ f i = 2,3,4 0, g 5 = 3/4, g 6 = 1/4, and g j = 0 for j ≠ 5,6. Assuming that the length of the LDPC code is N, that is, the number of columns is N, and the number of rows is N / 2, the density of non-zero elements in the parity check matrix having the order distribution is expressed by Equation 1 below.

Figure 112007058808538-pat00001
Figure 112007058808538-pat00001

여기서 N이 증가하게 되면 패리티 검사 행렬 내에서 1의 밀도는 계속해서 감소하게 된다. 일반적으로 LDPC 부호는 부호 길이 N에 대하여 0이 아닌 원소의 밀도가 반비례하며, 따라서 N이 큰 경우에는 매우 낮은 밀도를 가지게 된다. LDPC 부호의 명칭에서 저밀도(low-density)란 말은 이와 같은 이유로 유래되었다. If N increases, the density of 1 in the parity check matrix continues to decrease. Generally, the density of non-zero elements is inversely proportional to the code length N of the LDPC code, and therefore, when N is large, the LDPC code has a very low density. The term low-density in the name of an LDPC code comes from this reason.

LDPC 부호를 실제 통신 시스템에 적용하기 위해서는 부호의 전송 효율을 높이기 위해 고차 변조 방식과 결합하는 방법에 대한 연구가 선행되어야 한다. 고차 변조 방식에서는, 변조된 심볼(symbol)을 구성하는 각 비트들은 서로 다른 신뢰도(reliability)를 가지는데, LDPC 부호의 변수 노드를 신뢰도가 낮은 비트와 높은 비트들에 사상(mapping)시키는 방법에 따라서 LDPC 부호의 성능이 크게 변할 수 있다. 기존에는 국내 특허출원 10-2005-0020750호 "저밀도 패리티 검사 부호를 사용하는 통신 시스템에서 채널 인터리빙/디인터리빙 장치 및 그 제어 방법" 및 10-2005-0064364호 "저밀도 패리티 검사 부호를 사용하는 통신 시스템에서 채널 인터리빙/디인터리빙 장치 및 그 제어 방법"에 기재된 바와 같이 LDPC 부호의 변수 노드와 검사 노드의 차수에 따라 사상 방식을 결정하는 방법이 있었다. 그런데 이러한 방법은 특정 형태를 가지는 LDPC 부호의 성능은 개선할 수 있으나 일반적인 LDPC 부호의 성능은 개선되지 않거나 오히려 열화(degradation) 된다는 단점이 있 다. In order to apply the LDPC code to an actual communication system, a method of combining with a higher order modulation method should be preceded in order to increase the code transmission efficiency. In a higher order modulation scheme, each bit of a modulated symbol has different reliability. Depending on the method of mapping a variable node of an LDPC code to a low-reliability bit and a high-bit, The performance of the LDPC code can be greatly changed. In the past, Korean Patent Application No. 10-2005-0020750 entitled " Channel Interleaving / Deinterleaving Device and its Control Method in a Communication System Using a Low Density Parity Checking Code "and 10-2005-0064364" Communication System Using Low Density Parity Checking Code There has been a method of determining the mapping scheme according to the degree of the variable node and the check node of the LDPC code as described in " Channel Interleaving / Deinterleaving Apparatus and Its Control Method ". However, this method can improve the performance of the LDPC code having a specific form, but the performance of the general LDPC code is not improved or is rather degraded.

구체적으로, 10-2005-0020750호에서는 채널 인터리버/디인터리버를 사용하여 변조 심볼에서 낮은 신뢰도를 가지는 비트에 차수가 높은 변수 노드를 할당하고, 높은 신뢰도를 가지는 비트에 차수가 낮은 변수 노드를 할당하는 방법을 적용하였다. 일반적으로 LDPC 부호는 차수가 높은 변수 노드일수록 반복 복호 과정을 통해 차수가 낮은 변수 노드에 비하여 오류정정능력이 우수하기 때문에 오류 확률(error probability)이 감소하는 특성이 있다. 즉, 차수가 높은 변수 노드일수록 채널 오류에 강한(robust) 특성을 가진다. 상기 10-2005-0020750호에서는 이러한 특성을 이용하여 변조 심볼에서 신뢰도가 낮은 비트를 채널 오류에 강한 변수 노드에 할당하면 충분히 오류를 정정할 수 있을 것이라 예상하고 상기의 채널 인터리빙/디인터리빙 방식을 제안하였다. 하지만, 이러한 성질은 특수한 부호율과 구조를 가지는 LDPC 부호에만 국한되며 일반적으로는 성립하지 않는다. 즉, 변수 노드의 차수가 높다 하여도 채널 오류에 강한 정도가 모든 LDPC 부호들에 대해 같지 않기 때문에 LDPC 부호의 일반적인 채널 인터리빙 방식으로 적합하지 않다. Specifically, in Patent Document 10-2005-0020750, a variable node having a high degree is assigned to a bit having low reliability in a modulation symbol using a channel interleaver / deinterleaver, and a variable node having a low degree is allocated to a bit having high reliability Method. Generally, the LDPC code has a characteristic that the error probability decreases because the error correction capability is higher than that of the variable node having the low order through the iterative decoding process. That is, variable node having a higher order has a robust characteristic against a channel error. In the above-mentioned 10-2005-0020750, it is expected that the error can be sufficiently corrected by allocating the low-reliability bit to the variable node which is strong to the channel error in the modulation symbol by using this characteristic, and the channel interleaving / deinterleaving method Respectively. However, this property is limited to an LDPC code having a specific code rate and structure, and is not generally established. That is, even if the degree of the variable node is high, the degree of strongness against the channel error is not the same for all LDPC codes, and therefore, it is not suitable as a general channel interleaving method for LDPC codes.

10-2005-0064364호에서는 상기 10-2005-0020750호에서 발생한 문제점을 극복하기 위해 보다 개선된 채널 인터리빙/디인터리빙 방식을 제안하였다. LDPC 부호의 검사 노드의 차수에 따라서 검사 노드의 차수가 사전에 정해 놓은 어떤 값 보다 작으면 상기 10-2005-0020750호와 같은 채널 인터리빙/디인터리빙 방식을 적용하고, 정해 놓은 어떤 값 보다 크거나 같으면 상기 10-2005-0020750호와 상반된 방식, 즉, 차수가 높은 변수 노드에 변조 심볼 내에서 높은 신뢰도의 비트를 할당하고 차 수가 낮은 변수 노드에 낮은 신뢰도의 비트를 할당한다. 상기 10-2005-0064364호에서 제안된 방법은 상기 10-2005-0020750호에서 제안된 방법의 허점을 보완하였으나 특수한 형태의 LDPC 부호에 국한하여 성능이 개선된다는 문제점을 여전히 가지고 있다. 10-2005-0064364 proposes a more improved channel interleaving / deinterleaving scheme to overcome the problems described in the above-mentioned 10-2005-0020750. If the degree of the check node is smaller than a predetermined value according to the degree of the check node of the LDPC code, the same channel interleaving / deinterleaving scheme as in the above 10-2005-0020750 is applied, and if it is equal to or greater than a predetermined value 10-2005-0020750, that is, a high reliability bit is assigned to a variable node having a high degree and a low reliability bit is assigned to a variable node having a low degree. The method proposed in the above-mentioned 10-2005-0064364 compensates for the loopholes of the method proposed in the above-mentioned 10-2005-0020750, but still has the problem that the performance is improved only for a special type of LDPC code.

최적의 성능을 제공하는 LDPC 부호는 부호율에 따라서 패리티 검사행렬이 매우 상이한 구조를 가진다. 부호율에 따라 차수가 1인 변수 노드들이 사용되기도 하며, 부호율을 증가시키기 위하여 패리티를 천공(puncturing)하는 터보 부호와는 달리 정보어를 천공하여 전송하지 않기도 한다. 상기 10-2005-0020750호 및 10-2005-0064364호에서 제안된 채널 인터리빙/디인터리빙 방식은 다양한 구조를 가지는 LDPC 부호를 고려하지 않았기 때문에 상기 LDPC 부호의 채널 인터리빙/디인터리빙 방식으로는 많은 허점이 있다. 따라서 고차 변조 방식을 적용한 LDPC 부호에 적합한 채널 인터리빙/디인터리빙 방식을 도출하기 위해서는 부호율과 LDPC 부호의 구조를 동시에 고려하는 새로운 연구가 필요하다.LDPC codes that provide optimal performance have a very different parity check matrix depending on the coding rate. Variable nodes having a degree of 1 according to the coding rate may be used. Unlike the turbo code puncturing the parity to increase the coding rate, the information word is not punctured and transmitted. Since the channel interleaving / deinterleaving scheme proposed in the above-mentioned 10-2005-0020750 and 10-2005-0064364 does not consider the LDPC code having various structures, the channel interleaving / deinterleaving method of the LDPC code has many loopholes have. Therefore, in order to derive a channel interleaving / deinterleaving method suitable for an LDPC code employing a higher order modulation scheme, a new study is required to simultaneously consider the coding rate and the structure of the LDPC code.

본 발명이 해결하고자 하는 과제는 LDPC 부호를 사용하는 통신 시스템에서 채널 인터리빙/디인터리빙 장치 및 그 제어 방법을 제공하는 것이다. SUMMARY OF THE INVENTION The present invention provides a channel interleaving / deinterleaving apparatus and a control method thereof in a communication system using an LDPC code.

또한 본 발명이 해결하고자 하는 기술적 과제는 LDPC 부호를 사용하는 통신 시스템에서 오류 확률을 최소화하는 채널 인터리빙/디인터리빙 장치 및 그 제어 방법을 제공하는 것이다.The present invention also provides a channel interleaving / deinterleaving apparatus and a control method thereof for minimizing an error probability in a communication system using an LDPC code.

또한 본 발명이 해결하고자 하는 기술적 과제는 LDPC 부호의 부호율에 상응하여 채널 인터리빙/디인터리빙을 수행하는 장치 및 방법을 제공하는 것이다. It is another object of the present invention to provide an apparatus and a method for performing channel interleaving / deinterleaving according to a coding rate of an LDPC code.

또한 본 발명이 해결하고자 하는 기술적 과제는 LDPC 부호의 패리티 검사 행렬에서 차수가 1인 변수 노드의 사용 여부에 상응하여 채널 인터리빙/디인터리빙을 수행하는 장치 및 방법을 제공하는 것이다. According to another aspect of the present invention, there is provided an apparatus and method for performing channel interleaving / deinterleaving according to whether a variable node having a degree of 1 is used in a parity check matrix of an LDPC code.

또한 본 발명이 해결하고자 하는 기술적 과제는 LDPC 부호의 변수 노드 차수에 상응하여 채널 인터리빙/디인터리빙을 수행하는 장치 및 방법을 제공하는 것이다.According to another aspect of the present invention, there is provided an apparatus and method for performing channel interleaving / deinterleaving in accordance with a variable node degree of an LDPC code.

본 발명의 실시예에 따르면, 저밀도 패리티 검사(LDPC) 부호를 사용하는 통신 시스템에서 채널 인터리빙 방법에 있어서, 정보 데이터 비트들이 입력되면, 상기 정보 데이터 비트들을 미리 설정되어 있는 부호화 방식으로 부호화하여 LDPC 부호어로 생성하는 과정과, 상기 LDPC 부호어를 미리 설정되어 있는 채널 인터리빙 규칙에 상응하게 인터리빙하는 과정과, 상기 채널 인터리빙된 LDPC 부호어를 미리 설정되어 있는 변조 방식으로 변조하여 변조 심볼로 생성하는 과정을 포함하며, 상기 채널 인터리빙 규칙은, 상기 LDPC 부호어의 천공 적용 여부와, 부호율과, 변수 노드의 차수에 따라 결정된다. According to an embodiment of the present invention, in a channel interleaving method in a communication system using a low density parity check (LDPC) code, when information data bits are input, the information data bits are coded by a predetermined coding scheme, Interleaving the LDPC codeword according to a predetermined channel interleaving rule; modulating the channel interleaved LDPC codeword with a predetermined modulation scheme to generate a modulation symbol; And the channel interleaving rule is determined according to whether the puncturing is applied to the LDPC codeword, the coding rate, and the degree of the variable node.

또한 본 발명의 실시예에 따르면, 저밀도 패리티 검사(LDPC) 부호를 사용하는 통신 시스템에서 채널 디인터리빙 방법에 있어서, 수신 신호를 채널 인터리빙시 적용한 변조 방식에 상응하는 복조 방식으로 복조하는 과정과, 상기 복조된 신호를 상기 채널 인터리빙시 적용한 채널 인터리빙 규칙에 상응하는 채널 디인터리빙 방식으로 디인터리빙하는 과정과, 상기 채널 디인터리빙된 신호를 상기 채널 인터리빙시 적용한 LDPC 부호어의 부호화 방식에 상응하는 복호 방식으로 복호화 하여 정보 데이터 비트들로 복원하는 과정을 포함하며, 상기 채널 인터리빙 규칙은, 상기 LDPC 부호어의 천공 적용 여부와, 부호율과, 변수 노드의 차수에 따라 결정된다.According to another aspect of the present invention, there is provided a method of channel deinterleaving in a communication system using a low density parity check (LDPC) code, comprising the steps of: demodulating a received signal by a demodulation method corresponding to a modulation scheme applied during channel interleaving; Deinterleaving the demodulated signal by a channel deinterleaving method corresponding to a channel interleaving rule applied at the time of channel interleaving, and decoding the channel deinterleaved signal by a decoding method corresponding to a coding method of an LDPC codeword applied at the time of channel interleaving Decoding the decoded data to obtain information data bits, wherein the channel interleaving rule is determined according to whether puncturing is applied to the LDPC codeword, a coding rate, and a degree of a variable node.

또한 본 발명의 실시예에 따르면, 저밀도 패리티 검사(LDPC) 부호를 사용하는 통신 시스템에서 채널 인터리빙 방법에 있어서, 상기 LDPC 부호에 천공이 적용되지 않은 부호율을, 미리 설정된 제1임계값과 비교하는 과정과, 상기 부호율이 상기 제1 임계값보다 크거나 같은 경우에, 높은 차수의 변수노드에 해당하는 부호어 비트들을 최상위 비트에 차례로 할당하며, 상기 할당하고 남은 부호어 비트 중 낮은 차수의 변수 노드에 해당하는 부호어 비트들을 최하위 비트에 차례로 할당하도록 채널 인터리빙하는 과정과, 상기 부호율이 상기 제1 임계값보다 작은 경우, 상기 부호율을 미리 설정된 제2 임계값과 비교하는 과정과, 상기 부호율이 상기 제2 임계값보다 작은 경우, 차수가 1인 변수노드의 개수와 전체 변수노드 개수의 비율에 따라 채널 인터리빙하는 과정과, 상기 부호율이 상기 제2 임계값보다 크거나 같은 경우에, 낮은 차수의 변수노드에 해당하는 부호어 비트들을 최상위 비트에 차례로 할당하고, 상기 할당하고 남은 부호어 비트 중 높은 차수의 변수 노드에 해당하는 부호어 비트들을 최하위 비트에 차례로 할당하도록 채널 인터리빙하는 과정을 포함한다.According to an embodiment of the present invention, there is provided a channel interleaving method in a communication system using a low density parity check (LDPC) code, the method comprising: comparing a code rate to which the puncturing is not applied to the LDPC code with a preset first threshold And assigning codeword bits corresponding to high-order variable nodes to the most significant bits in order when the code rate is equal to or greater than the first threshold value, The method comprising the steps of: channel interleaving the codeword bits corresponding to a node in order to sequentially assign the codeword bits to the least significant bit; comparing the code rate with a preset second threshold value when the code rate is smaller than the first threshold value; When the code rate is smaller than the second threshold value, channel interleaving is performed according to the ratio of the number of variable nodes having the degree 1 to the total number of variable nodes And allocating codeword bits corresponding to low-order variable nodes to the most significant bits in order when the code rate is equal to or greater than the second threshold, And allocating the codeword bits to the least significant bit in order.

또한 본 발명의 실시예에 따르면, 저밀도 패리티 검사(LDPC) 부호를 사용하는 통신 시스템에서 채널 인터리빙 장치에 있어서, 정보 데이터 비트들이 입력되면, 상기 정보 데이터 비트들을 미리 설정되어 있는 부호화 방식으로 부호화하여 LDPC 부호어로 생성하는 부호화기와, 상기 LDPC 부호어를 미리 설정되어 있는 채널 인터리빙 규칙에 따라 인터리빙하는 채널 인터리버와, 상기 채널 인터리빙된 LDPC 부호어를 미리 설정되어 있는 변조 방식으로 변조하여 변조 심볼로 생성하는 변조기를 포함하며, 상기 채널 인터리빙 규칙은, 상기 LDPC 부호어의 천공 적용 여부와, 부호율과, 변수 노드의 차수에 따라 결정된다.According to an embodiment of the present invention, in a channel interleaving apparatus in a communication system using a low density parity check (LDPC) code, when information data bits are input, the information data bits are coded by a predetermined coding scheme, A modulator for modulating the channel-interleaved LDPC codeword with a predetermined modulation scheme to generate a modulation symbol; and a modulator for modulating the channel-interleaved LDPC codeword according to a channel interleaving rule set in advance, The channel interleaving rule is determined according to whether or not puncturing is applied to the LDPC codeword, the coding rate, and the degree of the variable node.

또한 본 발명의 실시예에 따르면, 저밀도 패리티 검사(LDPC) 부호를 사용하는 통신 시스템에 서 채널 디인터리빙 장치에 있어서, 수신 신호를 상기 채널 디인터리빙 장치에 대응하는 채널 인터리빙 장치에서 적용한 변조 방식에 상응하는 복조 방식으로 복조하는 복조기와, 상기 복조된 신호를 상기 채널 인터리빙 장치에서 적용한 채널 인터리빙 규칙에 상응하는 채널 디인터리빙 방식으로 디인터리빙하는 채널 디인터리버와, 상기 채널 디인터리빙된 신호를 상기 채널 인터리빙 장치에서 적용한 LDPC 부호어의 부호화 방식에 상응하는 복호 방식으로 복호화하여 정보 데이터 비트들로 복원하는 복호기를 포함하며, 상기 채널 인터리빙 규칙은, 상기 LDPC 부호어의 천공 적용 여부와, 부호율과, 변수 노드의 차수에 따라 결정된다.Also, according to an embodiment of the present invention, there is provided a channel deinterleaving apparatus in a communication system using a low density parity check (LDPC) code, the apparatus comprising a channel interleaving apparatus corresponding to the channel deinterleaving apparatus, A channel deinterleaver for deinterleaving the demodulated signal according to a channel deinterleaving scheme corresponding to a channel interleaving rule applied by the channel interleaving apparatus, and a demodulator for demodulating the channel deinterleaved signal to the channel interleaving apparatus And a decoder that decodes the decoded data into information data bits according to a decoding scheme corresponding to a coding scheme of the LDPC codeword applied to the variable length codeword, wherein the channel interleaving rule includes at least one of whether to apply puncturing of the LDPC codeword, . ≪ / RTI >

이하에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 다음과 같다.Effects obtained by representative ones of the inventions disclosed below will be briefly described as follows.

본 발명은, LDPC 부호를 사용하는 통신 시스템에서 비균일 신뢰도 특성을 고려하여 채널 인터리빙을 수행하도록 제어함으로써 상기 LDPC 부호의 복호 성능을 향상시킬 수 있다. 특히, 본 발명은 상기 LDPC 부호를 구성하는 비트들 중 오류정정능력이 낮은 비트들을 상기 기술한 제1 내지 제3규칙에 따라 채널 인터리빙 함으로써 신뢰도를 향상시킬 수 있다. 이를 통해 여러 가지 잡음(noise)과 페이딩(fading) 현상 및 심볼간 간섭(inter-symbol interference, ISI) 등에 의해 링크(link)의 성능이 현저히 떨어질 확률이 높은 무선 채널 환경에서 강인하도록 하여 신뢰성을 향상시킬 수 있다. 이렇게, 신뢰성 있는 LDPC 부호의 송수신은 전체 시스템의 오류 확률을 감소시켜 고속의 신뢰성 있는 통신을 가능하게 한다.The present invention can improve the decoding performance of the LDPC code by controlling channel interleaving in consideration of non-uniform reliability characteristics in a communication system using an LDPC code. In particular, the present invention can enhance reliability by channel interleaving bits having low error correction capability among the bits constituting the LDPC code according to the first to third rules described above. This makes it robust in a wireless channel environment in which the performance of a link is significantly lowered due to various noise, fading phenomena, and inter-symbol interference (ISI), thereby improving reliability . In this way, reliable LDPC code transmission and reception reduces the error probability of the entire system, thereby enabling high-speed reliable communication.

이하 첨부된 도면을 참조하여 본 발명의 실시예에 대한 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, an operation principle of an embodiment of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. The following terms are defined in consideration of the functions of the present invention, and these may be changed according to the intention of the user, the operator, or the like. Therefore, the definition should be based on the contents throughout this specification.

종래에는 LDPC 부호의 채널 인터리빙/디인터리빙(channel interleaving /deinterleaving)시에는, 상기 LDPC 부호의 특성 또는 구조에 관계없이 랜덤한 형태의 채널 인터리버/디인터리버(channel interleaver/deinterleaver)를 사용하거나, 상기 LDPC 부호의 변수 노드 또는 검사 노드의 차수만을 기준으로 채널 인터리빙/디인터리빙을 수행하였다. 이에 본 발명에서는 상기 LDPC 부호의 부호율과 패리티 검사 행렬의 구조, 차수가 1인 노드들의 사용 여부 등을 고려하여 채널 인터리버/디인터리버를 설계하는 방안을 제안한다. Conventionally, at the time of channel interleaving / deinterleaving of an LDPC code, a random channel interleaver / deinterleaver is used regardless of the characteristics or structure of the LDPC code, Channel interleaving / deinterleaving is performed based only on the degree of the variable node or the check node of the code. Accordingly, the present invention proposes a scheme for designing a channel interleaver / deinterleaver considering the code rate of the LDPC code, the structure of the parity check matrix, and the use of nodes having degree 1.

본 발명은 LDPC 부호를 사용하는 통신 시스템에서 채널 인터리빙/디인터리빙 장치 및 그 제어 방법을 제안한다. 특히, 본 발명은 부호화된 LDPC 부호어(codeword)를 고차 변조(high order modulation) 심볼에 사상(mapping)할 때 부호 성능을 최대화시키는 채널 인터리빙/디인터리빙 장치의 설계 방안을 제안한다. The present invention proposes a channel interleaving / deinterleaving apparatus and a control method therefor in a communication system using an LDPC code. In particular, the present invention proposes a design method of a channel interleaving / deinterleaving device that maximizes code performance when mapping an encoded LDPC codeword to a high order modulation symbol.

도 3은 본 발명의 실시예에 따른 LDPC 부호를 사용하는 통신 시스템의 구조를 개략적으로 도시한 도면이다. 3 is a diagram schematically illustrating a structure of a communication system using an LDPC code according to an embodiment of the present invention.

도 3을 참조하면, LDPC 부호를 사용하는 통신 시스템은 송신기(300)와, 수신기(350)로 구성된다. 송신기(300)는 부호화기(encoder)(311)와, 채널 인터리버(313)와, 변조기(modulator)(315)를 포함한다. 또한, 수신기(350)는 복조기(de-modulator)(351)와, 채널 디인터리버(353)와, 복호기(decoder)(355)를 포함한다. Referring to FIG. 3, a communication system using an LDPC code includes a transmitter 300 and a receiver 350. The transmitter 300 includes an encoder 311, a channel interleaver 313, and a modulator 315. The receiver 350 also includes a de-modulator 351, a channel deinterleaver 353, and a decoder 355.

송신기(300)에서는, 먼저, 정보 데이터 비트(information data bit)가 입력되면, 상기 정보 데이터 비트는 상기 부호화기(311)로 전달되고, 상기 부호화기(311)는 상기 전달된 정보 데이터 비트를 미리 설정되어 있는 부호화 방식으로 부호화하여 부호어로 생성한 후 상기 채널 인터리버(313)로 출력한다. 여기서, 상기 부호화기(311)는 LDPC 부호화기이며, 따라서 상기 부호화기(311)에서 생성하는 부호어는 LDPC 부호어가 된다. In the transmitter 300, when an information data bit is input, the information data bit is transmitted to the encoder 311, and the encoder 311 transmits the information data bit And outputs the coded data to the channel interleaver 313. Here, the encoder 311 is an LDPC encoder, and the codeword generated by the encoder 311 is an LDPC codeword.

상기 채널 인터리버(313)는 상기 부호화기(311)에서 출력한 LDPC 부호어를 미리 설정되어 있는 채널 인터리빙 방식으로 인터리빙한 후 상기 변조기(315)로 출력한다. 상기 채널 인터리버(313)는 심볼간 간섭(inter-symbol interference)이나 페이딩(fading) 등의 영향으로 인한 버스트 오류(burst error)를 방지하기 위해 상기 부호화기(311)에서 출력한 LDPC 부호어를 상기 채널 인터리빙 방식으로 인터리빙하는 것이다. 상기 채널 인터리버(313)의 채널 인터리빙 동작은 본 발명에서 제안하는 채널 인터리버 설계 규칙에 상응하게 수행되며, 이는 하기에서 구체적으로 설명할 것이므로 여기서는 그 상세한 설명을 생략하기로 한다. The channel interleaver 313 interleaves the LDPC codeword output from the encoder 311 by a predetermined channel interleaving method and outputs the interleaved signal to the modulator 315. The channel interleaver 313 separates the LDPC codeword output from the encoder 311 into the channel information to prevent a burst error due to inter-symbol interference, fading, Interleaving method. The channel interleaving operation of the channel interleaver 313 is performed in accordance with the channel interleaver designing rule proposed by the present invention, which will be described in detail below, and thus a detailed description thereof will be omitted here.

상기 변조기(315)는 상기 채널 인터리버(313)에서 출력한 신호, 즉 채널 인터리빙된 LDPC 부호어를 미리 설정되어 있는 변조 방식으로 변조한 후 송신 안테나(Tx. Ant)를 통해 상기 수신기(350)로 송신한다. 여기서, 상기 채널 인터리버(313)는 상기 변조기(315)에서 상기 채널 인터리빙된 LDPC 부호어를 상기 변조 방식으로 변조할 때 비트 오류율 또는 부호어 오류율(bit error rate, codeword error rate)을 최소화하는 형태로 변조 심볼에 할당할 수 있도록 채널 인터리빙을 수행한다. 즉, 상기 채널 인터리버(313)는 LDPC 부호의 부호율과, LDPC 부호의 각 부호어 비트에 해당하는 Tanner 그래프 상의 변수 노드(variable node)의 차수(degree)에 따라 오류정정능력이 다른 특성과, 차수가 1인 변수 노드의 사용 여부를 사용하여 설계하며, 이에 대해서는 하기에서 구체적으로 설명할 것이므로 여기서는 그 상세한 설명을 생략하기로 한다. The modulator 315 modulates a signal output from the channel interleaver 313, that is, a channel interleaved LDPC codeword in a predetermined modulation scheme, and then modulates the signal through a transmission antenna (Tx.Ant) to the receiver 350 . Here, the channel interleaver 313 minimizes a bit error rate or a codeword error rate when modulating the channel-interleaved LDPC codeword by the modulator 315 using the modulation scheme And performs channel interleaving so as to be allocated to modulation symbols. That is, the channel interleaver 313 has characteristics of different error correction capabilities depending on the coding rate of the LDPC code and the degree of the variable node on the Tanner graph corresponding to each codeword bit of the LDPC code, The use of the variable node having the degree of 1 is used and the detailed description thereof will be omitted here because it will be described in detail below.

한편, 상기 송신기(300)에서 송신한 신호는 수신 안테나(Rx.Ant)를 통해서 수신기(350)로 입력되어 상기 복조기(351)로 전달된다. 상기 복조기(351)는 상기 송신기(300)의 변조기(315)에서 적용한 변조 방식에 상응하는 복조 방식으로 상기 수신된 신호를 복조한 후 상기 채널 디인터리버(353)로 출력한다. Meanwhile, the signal transmitted from the transmitter 300 is input to the receiver 350 through the reception antenna Rx.Ant and transmitted to the demodulator 351. The demodulator 351 demodulates the received signal by a demodulation method corresponding to the modulation scheme applied by the modulator 315 of the transmitter 300 and outputs the demodulated signal to the channel deinterleaver 353.

상기 채널 디인터리버(353)는 상기 복조기(351)에서 출력한 신호를 상기 송신기(300)의 인터리버(313)에서 적용한 채널 인터리빙 방식에 상응하는 채널 디인터리빙 방식으로 디인터리빙한 후 상기 복호기(355)로 출력한다. 여기서, 상기 채널 디인터리버(353)의 채널 디인터리빙 동작 역시 본 발명에서 제안하는 채널 인터리버 설계 규칙에 상응하게 수행되며, 이는 하기에서 구체적으로 설명할 것이므로 여기서는 그 상세한 설명을 생략하기로 한다. The channel deinterleaver 353 deinterleaves the signal output from the demodulator 351 into a channel deinterleaving scheme corresponding to a channel interleaving scheme applied by the interleaver 313 of the transmitter 300, . Here, the channel deinterleaving operation of the channel deinterleaver 353 is also performed in accordance with the channel interleaver designing rule proposed by the present invention, which will be described in detail below, and thus a detailed description thereof will be omitted here.

상기 복호기(355)는 상기 채널 디인터리빙된 신호를 상기 송신기(300)의 부호화기(311)에서 적용한 부호화 방식에 상응하는 복호 방식으로 복호하여 최종 정보 데이터 비트로 복원한다. The decoder 355 decodes the channel-deinterleaved signal using the decoding scheme corresponding to the coding scheme applied by the encoder 311 of the transmitter 300 and restores the finalized information data bit.

한편, 상기 도 3에서는 상기 변조기(315)에서 출력된 신호는 별도의 무선 주파수(Radio Frequency, 이하 RF) 신호 송신 처리를 위한 송신부(도시하지 않음)에 서 RF 처리되어 송신안테나를 통해 송신되고,마찬가지로 수신안테나에서 수신된 신호는 RF 신호 수신 처리를 위한 수신부(도시하지 않음)에서 RF 처리되어 상기 복조기(351)로 입력된다. 3, the signal output from the modulator 315 is subjected to RF processing in a transmission unit (not shown) for a separate radio frequency (RF) signal transmission process and is transmitted through a transmission antenna, Likewise, the signal received at the receiving antenna is subjected to RF processing in a receiving unit (not shown) for RF signal receiving processing and input to the demodulator 351.

다음, 도 4를 참조하여 통신 시스템에서 일반적으로 사용하는 변조 방식인 16QAM(Quardrature Amplitude Modulation) 방식을 적용할 경우의 변조 성상도(constellation)에 대해서 설명한다. Next, referring to FIG. 4, modulation constellation when a 16QAM (Quadrature Amplitude Modulation) scheme, which is a modulation scheme generally used in a communication system, is applied will be described.

도 4는 일반적인 16QAM 변조 방식의 변조 성상도를 개략적으로 도시한 도면이다. 4 is a diagram schematically showing a modulation constellation of a general 16QAM modulation system.

도 4에 도시된 바와 같이, 한 변조 심볼에 해당하는 (S3, S2, S1, S0) 의 각 비트의 신뢰도는 상이하다. 상기 도 4에서 실수값(real value)을 가지는 i1과 i2는 상기 변조 심볼에서 S3와 S1에 해당한다. 여기서, 상기 비트 S3은 허수축인 y축에 대칭하여 0과 1의 값을 가지도록 사상된다. 그러나 상기 비트 S1은 y축에 가까운 영역은 0의 값을 가지고, 상기 y축에 먼 영역은 1의 값을 가지도록 사상되므로, 수신기에서 0을 1로 결정(detection)할 확률이 1을 0으로 결정할 확률보다 증가하게 된다. 이와 같은 비대칭성으로 인해 상기 비트 S1에 사상되는 값은 오류가 발생할 확률이 높아지므로 신뢰성(reliability)이 저하된다. 또한, 상기 도 4에서 허수값(imaginary value)을 가지는 q1 과 q2는 상기 변조 심볼에서 S2와 S0에 해당한다. 상기 S2와 S0는 상기 S3과 S1과 유사한 이유로 인하여 상기 비트 S2가 비트 S0에 비해 신뢰성이 높다. As shown in FIG. 4, the reliability of each bit of (S 3 , S 2 , S 1 , S 0 ) corresponding to one modulation symbol is different. In FIG. 4, i 1 and i 2 having a real value correspond to S 3 and S 1 in the modulation symbol. Here, the bit S 3 is mapped so as to have a value of 0 and 1 symmetrically with respect to the y axis which is the imaginary axis. However, since the bit S 1 has a value of 0 in a region close to the y-axis and is mapped so that an area farther from the y-axis has a value of 1, the probability of detecting 0 as 1 in the receiver is 1 As shown in FIG. Because of this asymmetry, the value mapped to the bit S 1 increases the probability of occurrence of an error, thereby reducing reliability. In FIG. 4, q 1 and q 2 having imaginary values correspond to S 2 and S 0 in the modulation symbol. Because S 2 and S 0 are similar to S 3 and S 1 , the bit S 2 is more reliable than the bit S 0 .

본 발명에서는 상기에서 설명한 바와 같은 고차 변조 방식의 비균일(unequal) 신뢰도 특성을 사용하여 채널 인터리버를 설계한다. 또한 본 발명에서는 상기 LDPC 부호의 천공(puncturing)의 적용 여부와, 부호율과, LDPC 부호의 각 부호어 비트에 해당하는 Tanner 그래프 상의 변수 노드(variable node)의 차수(degree)에 따라 오류정정능력이 다른 특성과, 차수가 1인 변수 노드의 사용 여부를 고려하여 상기 LDPC 부호의 채널 인터리버를 설계하기 위한 규칙을 제안한다. In the present invention, a channel interleaver is designed using unequal reliability characteristics of a higher order modulation scheme as described above. According to the present invention, error correction capability is determined according to whether puncturing of the LDPC code is applied, a coding rate, and a degree of a variable node on a Tanner graph corresponding to each codeword bit of an LDPC code. A rule for designing the channel interleaver of the LDPC code is proposed in consideration of the other characteristics and whether or not a variable node having a degree of 1 is used.

하기에 자세히 언급할 설계 규칙에 대한 설명의 편의를 위해 상기 LDPC 부호가 천공을 취하지 않았을 경우에는 현재의 부호율을, 천공을 취했을 경우에는 천공을 취하기 이전의 부호율을 R이라 하고, 시스템 상에서 설정한 부호율에 대한 제1 임계값을 RTH1, 제2 임계값을 RTH2라 한다. For convenience of explanation of the design rule to be described in detail below, if the LDPC code does not puncture the current code rate, if puncturing is performed, the code rate before puncturing is R, The first threshold value for one code rate is R TH1 , and the second threshold value is R TH2 .

이하 본 발명의 실시예에 따른 채널 인터리버 설계 규칙에 대하여 설명한다. 본 발명의 실시예에 따른 채널 인터리버 설계 규칙은 다음의 제1 내지 제3 규칙을 따른다. Hereinafter, a channel interleaver design rule according to an embodiment of the present invention will be described. The design rule of the channel interleaver according to the embodiment of the present invention follows the first to third rules.

제1규칙: 상기 부호율 R과 상기 시스템 제1 임계값 RTH1에 대해 R ≥ RTH1인 경우 Rule 1 : When the code rate R and the system first threshold value R TH1 are R? R TH1

오류정정능력이 우수한 변수 노드 즉, 높은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을 변조 심볼 내의 비트들 중 신뢰도가 높은 비트, 예컨대 상기 도 4에서 MSB(most significant bit)에 해당하는 S3 과 S2에 할당한다. 즉, 상기 MSB들은 가장 높은 차수의 변수 노드부터 차수가 낮아지는 순서대로 할당한다. The variable length codeword bits of the variable node having the high error correction capability, that is, the variable nodes having the high order, are transmitted to a bit having high reliability among bits in the modulation symbol, for example, S 3 And S 2 . That is, the MSBs are allocated in descending order from the variable nodes of the highest order.

반대로 오류정정능력이 낮은 변수 노드 즉, 낮은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을 변조 심볼 내의 비트들 중 신뢰도가 낮은 비트, 예컨대 상기 도 4에서 LSB(least significant bit)에 해당하는 S1과 S0에 할당한다. 여기서, 즉, 상기 LSB들은 가장 낮은 차수의 변수 노드부터 차수가 높아지는 순서대로 할당한다. Conversely, codeword bits corresponding to a variable node having a low error correction capability, that is, variable nodes having a low order, are transmitted to bits having low reliability, for example, S 1 and S 0 , respectively. In other words, the LSBs are allocated in order from the lowest order variable node to the higher order.

제2규칙: 상기 부호율 R과 상기 시스템 제2 임계값 RTH2에 대해 RTH2 > R인 경우 The second rule: If the R TH2> R about the code rate R and the system of the second threshold value R TH2

제2규칙에서는 LDPC 부호의 구조에 따라 다음의 세부 규칙들로 나누어진다. 여기서 상기 제1 임계값 RTH1과 상기 제2 임계값 RTH2는 시스템 요구 사항에 따라 같은 값을 가질 수 있다. In the second rule, it is divided into the following detailed rules according to the structure of the LDPC code. Here, the first threshold R TH1 and the second threshold R TH2 may have the same value according to the system requirements.

세부규칙 2-1: 상기 LDPC 부호의 Tanner 그래프에서 차수가 1인 변수 노드의 개수와 상기 LDPC 부호의 전체 변수 노드의 개수와의 비율이 제3 임계값 보다 크거나 같은 경우에는 상기 제1규칙과 동일한 인터리버 생성규칙을 적용한다. 여기서 상기 제3임계값은 시스템 요구 사항에 따라 가변적이다. Detailed Rule 2-1: If the ratio of the number of variable nodes having degree 1 to the total number of variable nodes of the LDPC code is equal to or greater than the third threshold value in the Tanner graph of the LDPC code, Apply the same interleaver generation rules. Wherein the third threshold is variable according to system requirements.

세부규칙 2-2: 상기 LDPC 부호의 Tanner 그래프에서 차수가 1인 변수 노드의 개수와 상기 LDPC 부호의 전체 변수 노드의 개수와의 비율이 제4 임계값 보다 작은 경우에는 오류정정능력이 낮은 변수 노드 즉, 낮은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을 변조 심볼 내의 비트들 중 신뢰도가 높은 비트, 예컨대 상기 도 4에서 MSB 에 해당하는 S3과 S2에 할당한다. 즉, 상기 MSB들은 가장 낮은 차수의 변수 노드부터 차수가 높아지는 순서대로 할당한다. 여기서 상기 제4 임계값은 시스템 요구 사항에 따라 가변적이다. Detailed Rule 2-2: When the ratio of the number of variable nodes having degree 1 to the number of all variable nodes of LDPC code is less than the fourth threshold value in the Tanner graph of the LDPC code, That is, codeword bits corresponding to variable nodes having a low order are allocated to bits having high reliability among the bits in the modulation symbol, for example, S 3 and S 2 corresponding to the MSB in FIG. That is, the MSBs are allocated in order from the lowest order variable node to the higher order. Wherein the fourth threshold is variable according to system requirements.

반대로 신뢰도가 높은 변수 노드 즉, 높은 차수를 가지는 변수 노드들에 해당되는 부호어 비트들을 변조 심볼 내의 비트들 중 신뢰도가 낮은 비트, 예컨대 상기 도 4에서 LSB에 해당하는 S1과 S0에 할당한다. 즉, 상기 LSB들은 가장 낮은 차수의 변수 노드부터 차수가 높아지는 순서대로 할당한다.Conversely, codeword bits corresponding to variable nodes having high reliability, that is, variable nodes having a high order, are allocated to bits having low reliability, for example, S 1 and S 0 corresponding to the LSB in FIG. 4 . That is, the LSBs are allocated in order from the lowest order variable node to the higher order.

세부규칙 2-3: 상기 LDPC 부호의 Tanner 그래프에서 차수가 1인 변수 노드의 개수와 상기 LDPC 부호의 길이의 비율이 제3 임계값 보다 작으며 제4 임계값 보다 같거나 큰 경우에는 하기 제3규칙과 동일한 인터리버 생성규칙을 적용한다. 여기서 상기 제4 임계값은 시스템 요구 사항에 따라 가변적이며, 상기 제3임계값과 같은 값을 가질 수 있다. Detailed Rule 2-3: In the Tanner graph of the LDPC code, when the ratio of the number of variable nodes having a degree of 1 to the length of the LDPC code is smaller than the third threshold value and equal to or larger than the fourth threshold value, Apply the same interleaver generation rules as the rules. Wherein the fourth threshold value is variable according to system requirements and may have the same value as the third threshold value.

제3규칙: 상기 부호율 R과 상기 시스템 제1 임계값 RTH1, 시스템 제2 임계값 RTH2에 대해 RTH1 >R ≥ RTH2인 경우 Rule 3 : When the code rate R, the system first threshold R TH1 and the system second threshold R TH2 are R TH1 > R > R TH2

정보어(information) 부분에 해당하는 비트들 중에서 오류정정능력이 낮은 변수 노드들 즉, 낮은 차수를 가지는 변수 노드들에 해당되는 정보어 비트들을 변조 심볼 내의 비트들 중 신뢰도가 높은 비트, 예컨대 상기 도 4에서 MSB에 해당하는 S3과 S2에 할당한다. 즉, 상기 MSB들은 정보어 비트 내에서 가장 낮은 차수의 변 수 노드부터 차수가 높아지는 순서대로 할당한다. Among the bits corresponding to the information part, information bits corresponding to variable nodes having low error correction capability, that is, variable nodes having a low order, are transmitted to bits having high reliability, 4 to S 3 and S 2 corresponding to the MSB. That is, the MSBs allocate the lowest order variable nodes in order of increasing order from the information word bits.

상기 MSB들이 할당된 상기 정보어 비트를 제외한 상기 부호어 비트 중에서 가장 차수가 낮은 변수 노드부터 차수가 높아지는 순서대로 변조 심볼 내의 비트들 중 신뢰도가 낮은 비트, 예컨대 상기 도 4에서 LSB에 해당하는 S1과 S0에 할당한다.In order from the variable node having the lowest order among the codeword bits excluding the information bits allocated to the MSBs, a bit having low reliability, for example, S 1 And S 0 , respectively.

다음, 상기 제1 내지 제3 규칙 각각에 대한 인터리빙/디인터리빙 방법에 대하여 상세하게 설명한다. Next, the interleaving / deinterleaving method for each of the first through third rules will be described in detail.

LDPC 부호에서는 변수 노드의 차수가 높을수록 반복 복호에 따른 오류정정능력이 우수하기 때문에 상기 LDPC 부호의 패리티 검사행렬에서 차수가 높은 부분을 일반적으로 정보어 비트로 할당한다. 반면에 정보어에 비해 다소 덜 중요한 패리티들은 낮은 차수의 변수 노드에 할당된다. 또한 상기 LDPC 부호는 일반적으로 복호 성능 개선과 부호화 복잡도 감소를 위하여 패리티에 대응되는 변수 노드의 대부분이 차수가 2인 노드들로 구성된다. In the LDPC code, the higher the degree of the variable node, the better the error correction capability according to the iterative decoding. Therefore, the higher order part in the parity check matrix of the LDPC code is generally allocated as information bits. On the other hand, less important parities than information words are assigned to lower order variable nodes. In order to improve decoding performance and reduce coding complexity, most of the variable nodes corresponding to the parity are composed of nodes having degree 2.

종래의 기술에는 상기 LDPC 부호에 고차 변조 방식을 적용할 때 변조 심볼 내에서 신뢰도가 높은 비트들을 오류정정능력이 부족한 낮은 차수의 변수 노드에 대응시킴으로써 신뢰도를 보상(compensation)하여 상기 LDPC 부호의 복호 성능을 개선하고자 하였다. 하지만 상기 LDPC 부호의 부호율이 높은 경우에는 일반적으로 차수가 낮은 패리티의 길이가 짧아지게 되어 이러한 신뢰도 보상 효과가 미미해진다. 그러므로 이러한 경우에는 상기 제1규칙에 해당하는 채널 인터리버를 사용하여 변조 심볼 내에서 신뢰도가 높은 비트를, 패리티 정보에 비하여 훨씬 중요한 정보 어 비트, 또는 차수가 높은 변수 노드에 할당하는 것이 성능 개선에 유리하다. In the prior art, when a higher-order modulation scheme is applied to the LDPC code, reliability bits are compensated for by connecting bits having high reliability in a modulation symbol to low-order variable nodes lacking error correction capability, . However, when the code rate of the LDPC code is high, the length of the parity having a low order is generally shortened, and the reliability compensation effect becomes insignificant. Therefore, in this case, it is advantageous to improve the performance by using a channel interleaver corresponding to the first rule to assign a bit having a high reliability in a modulation symbol to a more important information bit or a variable node having a higher order than the parity information Do.

차수가 1인 변수 노드는 반복 복호 과정에서 자체적인 오류정정능력이 거의 없기 때문에 반복 복호가 종료되는 시점에서 오류가 많이 발생한다. 따라서 차수가 1인 변수 노드는 반드시 패리티에 할당된다. Since the variable node of degree 1 has almost no error correction ability in iterative decoding process, many errors occur at the end of iterative decoding. Thus, a variable node of degree 1 is always assigned to parity.

차수가 1인 상기 변수 노드는 오류정정능력이 매우 낮음에도 불구하고 부호율이 낮은 LDPC 부호에서 부호화 이득(coding gain)을 얻기 위해 필연적으로 사용되는 경우가 있다. 상기 차수가 1인 변수 노드가 전체 변수 노드에 비해 비교적 많은 경우에 변조 심볼 내에서 신뢰도가 높은 비트를 상기 차수가 1인 변수 노드에 할당하게 되면, 상대적으로 신뢰도가 낮은 비트가 차수가 높은 변수 노드에 대응되게 된다. 하지만, 차수가 1인 상기 변수 노드는 반복 복호에 대해 오류정정능력이 거의 없기 때문에 LDPC 부호의 성능 개선이 어렵다. 따라서 이 경우에는 상기 제1규칙과 같은 채널 인터리빙 방식을 사용해야 되며, 이는 상기 세부규칙 2-1에 해당된다. The variable node having a degree of 1 may be inevitably used to obtain a coding gain in an LDPC code having a low code rate despite a very low error correction capability. When the variable node having the degree 1 is relatively larger than all the variable nodes, if a bit having high reliability is allocated to the variable node having the degree 1 in the modulation symbol, the bit having a relatively low reliability is allocated to the variable node . However, it is difficult to improve the performance of the LDPC code because the variable node having degree 1 has almost no error correction capability for iterative decoding. Therefore, in this case, the same channel interleaving scheme as the first rule should be used, which corresponds to the detailed rule 2-1.

또한 상기 제2규칙에 의해 상기 LDPC 부호는 제2 임계값 RTH2보다 작다. 상기 LDPC 부호가 부호율이 낮으면서 차수가 1인 변수 노드가 비교적 적게 사용됐다는 것은 패리티에 해당하는 부분에 차수가 2인 변수가 노드가 많이 있음을 의미한다. 즉, 부호율이 낮기 때문에 상기 세부규칙 2-2에 해당하는 경우는 패리티의 길이가 비교적 길며, 오류정정능력이 부족한 낮은 차수의 변수 노드가 많음을 의미한다. 차수가 1인 변수 노드와 달리 차수가 2인 변수 노드들은 오류정정능력을 가지고 있 기 때문에 변조 심볼 내에서 신뢰도가 높은 비트들을 대응시킴으로써 신뢰도를 보상하면 상기 LDPC 부호의 복호 성능을 개선할 수 있다. Also, according to the second rule, the LDPC code is smaller than the second threshold R TH2 . The fact that the LDPC code has a low code rate and a degree of 1 is relatively small means that there are many nodes with a degree of 2 in the part corresponding to the parity. That is, when the code rate is low, it means that the length of the parity is relatively long and there are many low-order variable nodes lacking the error correction capability in the case of the detailed rule 2-2. Variable nodes having degree 2 different from the variable node of degree 1 have the error correction capability, so that it is possible to improve the decoding performance of the LDPC code by compensating the reliability by matching the bits with high reliability in the modulation symbol.

또한 상기 LDPC 부호에서 차수가 1인 변수 노드가 시스템 요구에 비해 많이 사용되거나 적게 사용되지 않았을 때 상기 세부규칙 2-1과 상기 세부규칙 2-2에서 설명한 현상이 중첩되어 나타난다. 따라서 상기 세부규칙 2-3의 경우에는 정보어 부분에 해당하는 비트들 중에서 오류정정능력이 낮은 변수 노드 즉, 낮은 차수를 가지는 변수 노드들에 해당되는 정보어 비트들을 변조 심볼 내의 비트들 중 신뢰도가 높은 MSB에 할당함으로써 상기 세부규칙 2-1과 상기 세부규칙 2-3의 중간 효과를 얻는다. 즉, 상기 MSB들은 정보어 비트 내에서 가장 낮은 차수의 변수 노드부터 차수가 높아지는 순서대로 할당한다. 또한 상기 MSB들이 할당된 상기 정보어 비트를 제외한 상기 부호어 비트 중에서 가장 차수가 낮은 변수 노드부터 차수가 높아지는 순서대로 변조 심볼 내의 비트들 중 신뢰도가 낮은 LSB 비트에 할당한다.In addition, when the variable node having the order of 1 in the LDPC code is used more or less than the system request, the phenomena described in the detailed rule 2-1 and the detailed rule 2-2 are overlapped. Therefore, in the detailed rule 2-3, the information bits corresponding to variable nodes having low error correction capability, that is, variable nodes having low order, among the bits corresponding to the information word portion, The intermediate effect of the detailed rule 2-1 and the detailed rule 2-3 is obtained by allocating the high MSB. That is, the MSBs allocate the lowest order variable nodes in order of increasing order in the information word bits. The least significant bits of the codeword bits except for the information bits allocated to the MSBs are allocated to the least reliable LSB bits among the bits in the modulation symbol in the order of increasing order.

상기 제2규칙에서 차수가 1인 변수 노드와 전체 변수 노드와의 비율의 많고 적음의 기준은 부호율에 따라 가변적일 수 있다.In the second rule, the criterion of the ratio between the variable node having the order of 1 and the total variable node may be variable according to the coding rate.

또한 상기 제3규칙의 경우에는 상기 제1규칙과 상기 제2규칙의 세부규칙 2-2)에 대해서 설명한 효과가 중첩되어 나타날 수 있다. 따라서 상기 제2규칙의 세부규칙 2-3과 마찬가지 이유에 따라 상기 제2규칙의 세부규칙 2-3과 동일한 채널 인터리빙 방식을 적용한다. Further, in the case of the third rule, the effect described for the detailed rule 2-2) of the first rule and the second rule may overlap. Therefore, the same channel interleaving scheme as the detailed rule 2-3 of the second rule is applied for the same reason as the detailed rule 2-3 of the second rule.

다음, 도 5를 이용하여 본 발명의 실시예에 따른 채널 인터리버를 설명하고자 한다. Next, a channel interleaver according to an embodiment of the present invention will be described with reference to FIG.

도 5는 본 발명의 실시예에 따른 채널 인터리버의 구조를 나타낸 것이다.5 illustrates a structure of a channel interleaver according to an embodiment of the present invention.

도 5의 LDPC 부호의 길이를 N이라 하고, 상기 LDPC 부호의 변수 노드 차수의 종류는 D개가 있다고 가정하고, 이를 d1, d2, ..., dD로 표현한다. 여기서 일반성을 잃지 않고 d1 > d2 > … >dD라 가정한다. 그리고 di 차수에 해당되는 변수 노드의 수를 각각 Ni라 표현하면, N=N1 +N2 + … +ND임이 자명하다. Assuming that the length of the LDPC code of FIG. 5 is N, and the number of types of the variable node degree of the LDPC code is D, it is denoted by d 1 , d 2 , ..., d D. Here, d 1 > d 2 > ... > d D. If we denote the number of variable nodes corresponding to d i order as N i , then N = N 1 + N 2 + ... + N D is obvious.

도 5를 참조하면, 상기 도 5의 DEMUX(520), D개의 인터리버들(Interleaver-1, Interleaver-2, ..., Interleaver-D)로 이루어진 인터리버군(530), MUX(540)들을 포함한 블록(570)이 상기 도 3의 채널 인터리버(313)에 해당한다. 제어기(560)는 DEMUX(520), 인터리버군(530), MUX(540)을 각각 또는 동시에 제어하여 다양한 채널 인터리빙 효과를 얻을 수 있도록 하는 역할을 한다. 5, an interleaver group 530 including the DEMUX 520, the D interleaver 1, the interleaver 2, ..., the interleaver D, and the MUX 540 shown in FIG. The block 570 corresponds to the channel interleaver 313 of FIG. The controller 560 controls the demultiplexer 520, the interleaver group 530, and the MUX 540, respectively, or concurrently, to obtain various channel interleaving effects.

DEMUX(520)는 LDPC 부호화기에서 나온 부호화 비트들을 차수가 높은 순서대로 순차적으로 정렬(sort)한다. 즉, 상기 DEMUX(520)의 출력은 차수가 di인 Ni개의 LDPC 부호화 비트들을 차수가 높은 순서대로 정렬한다. 상기에서 정렬된 LDPC 부호화 비트들은 각각의 차수에 대응되는 길이가 Ni인 인터리버 Interleaver-i에 상응하여 인터리빙 된다(530). 상기 인터리빙(530)의 목적은 DEMUX(520)에 의해서 정렬된 LDPC 부호화 비트들이 페이딩과 같은 버스트(burst) 오류 유발인자에 강인하게(robust) 배치하기 위함이다. 따라서 상기 LDPC 부호의 패리티 검사 행렬의 구조 또는 DEMUX(520)의 정렬 방식에 따라서 상기 인터리버들(530)은 생략되어 DEMUX(520)의 출력값이 바로 MUX(540)의 입력값이 될 수도 있다.The DEMUX 520 sequentially sorts the encoded bits from the LDPC encoder in descending order. That is, the output of the DEMUX 520 sorts N i LDPC coded bits having a degree of d i in descending order. The aligned LDPC coded bits are interleaved according to an interleaver Interleaver-i having a length corresponding to each order N i (530). The purpose of the interleaving 530 is to arrange the LDPC coded bits aligned by the DEMUX 520 robustly to a burst error inducing factor such as fading. The interleavers 530 may be omitted according to the structure of the parity check matrix of the LDPC code or the alignment scheme of the DEMUX 520 so that the output value of the DEMUX 520 may be an input value of the MUX 540.

상기 인터리버들(530)의 출력값, 즉 MUX(540)의 입력값은 여전히 순차적으로 차수가 di인 Ni개의 비트들로 정렬되어 있다. 정렬된 부호화 비트들은 제어기(550)를 통해 상기 기술한 제1 내지 제3규칙 중 만족하는 사상(mapping) 방식을 적용하여 변조기(550)에 전달한다. The output value of the interleavers 530, that is, the input value of the MUX 540, is still arranged in order of N i bits having a degree d i . The aligned coded bits are transmitted to the modulator 550 through the controller 550 by applying a mapping scheme satisfying one of the first to third rules described above.

22mQAM 변조 방식을 사용할 경우에 상기 사상 방식의 구체적인 실시예를 설명하기 위해서 상기 정렬된 MUX(540)의 입력 비트들을 차수가 높은 순서대로 b0, bi, ..., bN-1이라 하자. 단, N은 2m의 배수라 가정한다. 상기 22mQAM 변조 방식을 사용할 때 i번째 전송되는 심볼을

Figure 112007058808538-pat00002
라 표현하고,
Figure 112007058808538-pat00003
은 MSB에 해당되며,
Figure 112007058808538-pat00004
은 LSB에 해당된다. 2 2m QAM modulation scheme, the input bits of the aligned MUX 540 are arranged in order of b 0 , b i , ..., b N-1 . However, it is assumed that N is a multiple of 2 m. When the 2 < 2 > m QAM modulation scheme is used,
Figure 112007058808538-pat00002
However,
Figure 112007058808538-pat00003
Is an MSB,
Figure 112007058808538-pat00004
Corresponds to the LSB.

다음,

Figure 112007058808538-pat00005
에 대해서 다음 수학식 2와 수학식 3의 조건을 각각 만족하는 채널 인터리버들을 살펴본다. next,
Figure 112007058808538-pat00005
The channel interleavers satisfying the following equations (2) and (3) will be described.

Figure 112007058808538-pat00006
Figure 112007058808538-pat00006

Figure 112007058808538-pat00007
Figure 112007058808538-pat00007

상기 수학식 2를 만족하는 채널 인터리버는 상기 제1규칙을 만족한다. 또한 상기 수학식 3을 만족하는 채널 인터리버는 상기 제2규칙의 세부규칙 2-2를 만족한다. 만일 제어기(560)에서 시스템의 요구에 따라 필요한 채널 인터리버를 사용하도록 제어하는 신호를 전달하면, MUX(540)에서는 위와 같은 사상 방식 중에서 적합한 채널 인터리버를 선택하여 시스템에서 필요한 상기 채널 인터리버의 기능을 지원할 수 있다. The channel interleaver satisfying Equation (2) satisfies the first rule. The channel interleaver satisfying Equation (3) satisfies the detailed rule 2-2 of the second rule. If the controller 560 transmits a signal for controlling the use of the required channel interleaver according to the request of the system, the MUX 540 selects a suitable channel interleaver among the above mapping schemes to support the necessary function of the channel interleaver in the system .

상기 수학식 3의 이해를 위해 구체적인 예를 제시하면 아래와 같다. A specific example for understanding the above Equation 3 is as follows.

QPSK:

Figure 112007058808538-pat00008
,QPSK:
Figure 112007058808538-pat00008
,

Figure 112007058808538-pat00009
Figure 112007058808538-pat00009

16-QAM:

Figure 112007058808538-pat00010
, 16-QAM:
Figure 112007058808538-pat00010
,

Figure 112007058808538-pat00011
Figure 112007058808538-pat00011

64-QAM:

Figure 112007058808538-pat00012
, 64-QAM:
Figure 112007058808538-pat00012
,

Figure 112007058808538-pat00013
Figure 112007058808538-pat00013

256-QAM:

Figure 112007058808538-pat00014
, 256-QAM:
Figure 112007058808538-pat00014
,

Figure 112007058808538-pat00015
Figure 112007058808538-pat00015

22mQAM 변조 방식을 사용할 경우에 상기 사상 방식의 또 다른 실시예를 설명하면 다음과 같다. 상기 22mQAM 변조 방식을 사용할 때 i번째 전송되는 심볼을

Figure 112007058808538-pat00016
라 표현하고,
Figure 112007058808538-pat00017
은 MSB,
Figure 112007058808538-pat00018
은 LSB에 해당된다. Another embodiment of the mapping scheme in the case of using the 2 2m QAM modulation scheme will be described as follows. When the 2 < 2 > m QAM modulation scheme is used,
Figure 112007058808538-pat00016
However,
Figure 112007058808538-pat00017
MSB,
Figure 112007058808538-pat00018
Corresponds to the LSB.

자연수

Figure 112007058808538-pat00019
에 대해서
Figure 112007058808538-pat00020
이
Figure 112007058808538-pat00021
의 배수가 되도록 의 값을 설정하였을 때,
Figure 112007058808538-pat00023
,
Figure 112007058808538-pat00024
,
Figure 112007058808538-pat00025
에 대해서 다음 수학식 4와 수학식 5의 조건을 각각 만족하는 채널 인터리버들을 살펴본다. Natural number
Figure 112007058808538-pat00019
about
Figure 112007058808538-pat00020
this
Figure 112007058808538-pat00021
To be a multiple of Is set,
Figure 112007058808538-pat00023
,
Figure 112007058808538-pat00024
,
Figure 112007058808538-pat00025
The channel interleavers satisfying the following equations (4) and (5) are examined.

Figure 112007058808538-pat00026
Figure 112007058808538-pat00026

Figure 112007058808538-pat00027
Figure 112007058808538-pat00027

상기 수학식 4를 만족하는 채널 인터리버는 상기 제1규칙을 만족한다. 또한 상기 수학식 5를 만족하는 채널 인터리버는 상기 제2규칙의 세부규칙 2-2를 만족한 다. 만일 제어기(560)에서 시스템의 요구에 따라 필요한 채널 인터리버를 사용하도록 제어하는 신호를 전달하면, MUX(540)에서는 위와 같은 사상 방식 중에서 적합한 채널 인터리버를 선택하여 시스템에서 필요한 상기 채널 인터리버의 기능을 지원할 수 있다.The channel interleaver satisfying Equation (4) satisfies the first rule. The channel interleaver satisfying Equation (5) satisfies the detailed rule 2-2 of the second rule. If the controller 560 transmits a signal for controlling the use of the required channel interleaver according to the request of the system, the MUX 540 selects a suitable channel interleaver among the above mapping schemes to support the necessary function of the channel interleaver in the system .

상기 수학식 5의 이해를 위해

Figure 112007058808538-pat00028
를 가정하여 구체적인 예를 제시하면 아래와 같다. For the understanding of Equation 5 above
Figure 112007058808538-pat00028
The following is a concrete example.

QPSK:

Figure 112007058808538-pat00029
,QPSK:
Figure 112007058808538-pat00029
,

Figure 112007058808538-pat00030
Figure 112007058808538-pat00030

16-QAM:

Figure 112007058808538-pat00031
, 16-QAM:
Figure 112007058808538-pat00031
,

Figure 112007058808538-pat00032
Figure 112007058808538-pat00032

64-QAM:

Figure 112007058808538-pat00033
, 64-QAM:
Figure 112007058808538-pat00033
,

Figure 112007058808538-pat00034
Figure 112007058808538-pat00034

256-QAM:

Figure 112007058808538-pat00035
, 256-QAM:
Figure 112007058808538-pat00035
,

Figure 112007058808538-pat00036
Figure 112007058808538-pat00036

상기 22 mQAM 변조 방식을 사용할 때 i번째 전송되는 심볼을

Figure 112007058808538-pat00037
라 표현하고,
Figure 112007058808538-pat00038
은 MSB에 할당하고,
Figure 112007058808538-pat00039
은 LSB에 할당할 경우에, 수학식 2는 상기 제2규칙의 세부규칙 2-2를 만족하고 수학식 3은 상기 제1규칙을 만족한다. 따라서 상기 QPSK, 16QAM, 64QAM, 256QAM에 대한 예를 상기 제 2규칙 세부규칙 2-2에 맞도록 하려면, 각 심볼 비트의 첨자를 반대로 해야한다. When the 2 < 2 > m QAM modulation scheme is used,
Figure 112007058808538-pat00037
However,
Figure 112007058808538-pat00038
Is assigned to the MSB,
Figure 112007058808538-pat00039
Is assigned to the LSB, Equation (2) satisfies the detailed rule 2-2 of the second rule, and Equation (3) satisfies the first rule. Therefore, in order to match the example of QPSK, 16QAM, 64QAM, and 256QAM with the second rule detailed rule 2-2, subscripts of the symbol bits must be reversed.

상기 채널 인터리빙/디인터리빙 방식은 변조 심볼에서 각 비트의 할당 방식에 따라 의미가 달라질 수 있다.The channel interleaving / deinterleaving scheme may have different meanings depending on each bit allocation scheme in a modulation symbol.

상기 채널 인터리버의 실시예는 매우 제한적인 경우이며, 상기 채널 인터리버 설계 규칙에 의거하여 다양한 채널 인터리버를 생성할 수 있다. 상기 DEMUX(520), 인터리버군(530), MUX(540)를 반드시 모두 사용할 필요는 없으며, 경우에 따라서는 상기 DEMUX(520), 인터리버군(530), MUX(540)을 전혀 사용하지 않고, 상기 채널 인터리버 설계 규칙에 의거하여 생성된 채널 인터리버를 각각 메모리에 저장하여 사용할 수도 있다. 상기 제어기(560)는 채널 인터리버의 적용 기법에 따라 역할이 바뀔 수 있다. The embodiment of the channel interleaver is a very limited case, and various channel interleavers can be generated based on the channel interleaver design rule. The DEMUX 520, the interleaver group 530 and the MUX 540 are not necessarily used at all and the DEMUX 520, the interleaver group 530 and the MUX 540 are not used at all, And the channel interleaver generated based on the channel interleaver design rule may be stored in a memory. The controller 560 may change its role according to the application technique of the channel interleaver.

또한, 본 발명의 실시예에 따른 채널 디인터리빙 장치는, 도시하지 않았지만 복조기와, 채널 디인터리버와, 복호기를 포함한다. 복조기는 수신 신호를 상기 채널 디인터리빙 장치에 대응하는 채널 인터리빙 장치에서 적용한 변조 방식에 상응하는 복조 방식으로 복조한다. 채널 디인터리버는, 상기 복조된 신호를 상기 채널 인터리빙 장치에서 적용한 채널 인터리빙 규칙(제1 내지 제3 규칙)에 상응하는 채 널 디인터리빙 방식으로 디인터리빙한다. 복호기는 상기 채널 디인터리빙된 신호를 상기 채널 인터리빙 장치에서 적용한 LDPC 부호어의 부호화 방식에 상응하는 복호 방식으로 복호화하여 정보 데이터 비트들로 복원한다. Also, the channel deinterleaving apparatus according to the embodiment of the present invention includes a demodulator, a channel deinterleaver, and a decoder (not shown). The demodulator demodulates the received signal into a demodulation scheme corresponding to a modulation scheme applied in a channel interleaving apparatus corresponding to the channel deinterleaving apparatus. The channel deinterleaver deinterleaves the demodulated signal by a channel deinterleaving method corresponding to channel interleaving rules (first through third rules) applied by the channel interleaving apparatus. The decoder decodes the channel-deinterleaved signal using a decoding scheme corresponding to a coding scheme of an LDPC codeword applied in the channel interleaving apparatus, and reconstructs the information data bits.

도 6은 본 발명의 실시예에 따른 채널 인터리버 선택 과정을 도시한 것이다.FIG. 6 illustrates a channel interleaver selecting process according to an embodiment of the present invention. Referring to FIG.

도 6을 참조하면, 인터리버군(570)은 먼저 601 단계에서 LDPC 부호화기(510)로부터 입력되는 LDPC 부호의 부효율을 확인한다. 확인결과 부호율이 제1 임계값보다 크거나 같으면, 603 단계에서 제1 규칙을 만족하는 채널 인터리버를 사용하기로 결정하며, 부호율이 제1 임계값보다 작으면 604 단계에서 부호율을 다시 제2 임계값과 비교한다. 비교 결과 부호율이 제2 임계값보다 작으면 605 단계에서 제2 규칙을 만족하는 채널 인터리버를 사용하기로 결정하며, 부호율이 제2 임계값보다 크거나 같으면 606 단계에서 제3 규칙을 만족하는 채널 인터리버를 사용하기로 결정한다. 이후 인터리버군(570) 상기 결정된 채널 인터리버를 사용하여 LDPC 부호를 인터리빙 한 후 변조기(550)로 출력한다.Referring to FIG. 6, the interleaver group 570 firstly checks the negative efficiency of an LDPC code input from the LDPC encoder 510 in step 601. FIG. If the code rate is greater than or equal to the first threshold value, it is determined to use the channel interleaver satisfying the first rule in step 603. If the code rate is smaller than the first threshold value, 2 threshold. If the code rate is smaller than the second threshold value, it is determined to use the channel interleaver satisfying the second rule in step 605. If the code rate is greater than or equal to the second threshold value, It decides to use a channel interleaver. Thereafter, the interleaver group 570 interleaves the LDPC code using the determined channel interleaver, and outputs the interleaved LDPC code to the modulator 550.

또한, 디인터리빙 과정은 도시하지 않았으나, 채널 인터리빙시 적용한 채널 인터리빙 규칙들 각각에 상응하는 채널 디인터리빙 방식으로 디인터리빙하면 된다.The deinterleaving process may be performed by deinterleaving the channel deinterleaving scheme corresponding to each of the channel interleaving rules applied at the time of channel interleaving.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, It belongs to the scope of right.

도 1은 길이가 8인 LDPC 부호의 패리티 검사 행렬의 예를 도시한 도면1 is a diagram showing an example of a parity check matrix of an LDPC code having a length of 8;

도 2는 길이가 8인 LDPC 부호의 패리티 검사 행렬의 예의 Tanner 그래프를 도시한 도면2 is a diagram showing a Tanner graph of an example of a parity check matrix of an LDPC code having a length of 8

도 3은 일반적인 디지털 통신 시스템을 도시한 도면3 is a diagram illustrating a typical digital communication system;

도 4는 디지털 통신 시스템에서 사용하는 16QAM 변조의 예를 도시한 도면4 is a diagram showing an example of 16QAM modulation used in a digital communication system;

도 5는 본 발명의 실시예에 따른 채널 인터리버 장치를 도시한 도면5 is a diagram illustrating a channel interleaver according to an embodiment of the present invention.

도 6은 본 발명의 실시예에 따른 LDPC 부호와 고차 변조기 사이에 삽입되는 채널 인터리버의 선택을 결정하기 위한 흐름도6 is a flowchart for determining a selection of a channel interleaver inserted between an LDPC code and a higher order modulator according to an embodiment of the present invention.

Claims (12)

저밀도 패리티 검사(LDPC) 부호를 사용하는 통신 시스템에서 채널 인터리빙 방법에 있어서, A method of channel interleaving in a communication system using a Low Density Parity Check (LDPC) code, 정보 데이터 비트들이 입력되면, 상기 정보 데이터 비트들을 미리 설정되어 있는 부호화 방식으로 부호화하여 LDPC 부호어로 생성하는 과정과, Encoding the information data bits using a predetermined encoding scheme and generating an LDPC codeword when the information data bits are input; 상기 LDPC 부호어를 미리 설정되어 있는 채널 인터리빙 규칙에 상응하게 인터리빙하는 과정과, Interleaving the LDPC codeword according to a predetermined channel interleaving rule; 상기 채널 인터리빙된 LDPC 부호어를 미리 설정되어 있는 변조 방식으로 변조하여 변조 심볼로 생성하는 과정을 포함하며,And modulating the channel-interleaved LDPC codeword with a predetermined modulation scheme to generate a modulation symbol, 상기 부호어 비트들은 변수 노드의 차수에 따라 제1 부분과 제2 부분으로 구분되고, 상기 제1 부분의 변수 노드의 차수가 상기 제2 부분의 변수 노드의 차수보다 높으며,Wherein the codeword bits are divided into a first part and a second part according to a degree of a variable node, the degree of the variable node of the first part is higher than the degree of the variable node of the second part, 상기 채널 인터리빙 규칙은, The channel interleaving rule includes: 상기 제1 부분에 해당하는 부호어 비트들을 최상위 비트에 차례로 할당하며, 상기 제2 부분에 해당하는 부호어 비트들을 최하위 비트에 차례로 할당하도록 채널 인터리빙하는 제1 규칙과, A first rule for sequentially assigning codeword bits corresponding to the first portion to the most significant bits and for allocating codeword bits corresponding to the second portion to the least significant bits in order; 차수가 1인 변수노드의 개수와 전체 변수노드 개수의 비율에 따라 채널 인터리빙하는 제2 규칙과,A second rule for channel interleaving according to the ratio of the number of variable nodes having a degree of 1 to the total number of variable nodes, 상기 제2 부분에 해당하는 부호어 비트들을 최상위 비트에 차례로 할당하고, 상기 제1 부분에 해당하는 부호어 비트들을 최하위 비트에 차례로 할당하도록 채널 인터리빙하는 제3 규칙중 하나로 결정되는 채널 인터리빙 방법.And a third rule for allocating codeword bits corresponding to the second part to the most significant bits and channel interleaving the codeword bits corresponding to the first part to the least significant bits in order. 삭제delete 제1항에 있어서,The method according to claim 1, 상기 채널 인터리빙 규칙은,The channel interleaving rule includes: 상기 LDPC 부호에 천공이 적용되지 않은 부호율을, 미리 설정된 제1임계값과 비교하고, 상기 부호율이 상기 제1 임계값보다 크거나 같은 경우에 상기 제1 규칙으로 결정되고, A code rate for which puncturing is not applied to the LDPC code is compared with a preset first threshold value and the code rate is determined as the first rule when the code rate is greater than or equal to the first threshold value, 상기 부호율이 상기 제1 임계값보다 작은 경우, 상기 부호율을 미리 설정된 제2 임계값과 비교하고, 상기 부호율이 상기 제2 임계값보다 작은 경우에 상기 제2 규칙으로 결정되며,And comparing the coding rate with a preset second threshold value when the coding rate is smaller than the first threshold value and by the second rule when the coding rate is smaller than the second threshold value, 상기 부호율이 상기 제2 임계값보다 크거나 같은 경우에 상기 제3 규칙으로 결정되는 채널 인터리빙 방법.And the third rule is determined when the code rate is equal to or greater than the second threshold value. 저밀도 패리티 검사(LDPC) 부호를 사용하는 통신 시스템에서 채널 디인터리빙 방법에 있어서, A channel deinterleaving method in a communication system using a low density parity check (LDPC) code, 수신 신호를 채널 인터리빙시 적용한 변조 방식에 상응하는 복조 방식으로 복조하는 과정과, Demodulating the received signal into a demodulation scheme corresponding to a modulation scheme applied in channel interleaving, 상기 복조된 신호를 상기 채널 인터리빙시 적용한 채널 인터리빙 규칙에 상응하는 채널 디인터리빙 방식으로 디인터리빙하는 과정과, Deinterleaving the demodulated signal in a channel deinterleaving scheme corresponding to a channel interleaving rule applied at the channel interleaving, 상기 채널 디인터리빙된 신호를 상기 채널 인터리빙시 적용한 LDPC 부호어의 부호화 방식에 상응하는 복호 방식으로 복호화 하여 정보 데이터 비트들로 복원하는 과정을 포함하며,And decoding the channel-deinterleaved signal by using a decoding scheme corresponding to a coding scheme of an LDPC codeword applied during channel interleaving to recover information data bits, 상기 부호어 비트들은 변수 노드의 차수에 따라 제1 부분과 제2 부분으로 구분되고, 상기 제1 부분의 변수 노드의 차수가 상기 제2 부분의 변수 노드의 차수보다 높으며,Wherein the codeword bits are divided into a first part and a second part according to a degree of a variable node, the degree of the variable node of the first part is higher than the degree of the variable node of the second part, 상기 채널 인터리빙 규칙은, The channel interleaving rule includes: 상기 제1 부분에 해당하는 부호어 비트들을 최상위 비트에 차례로 할당하며, 상기 제2 부분에 해당하는 부호어 비트들을 최하위 비트에 차례로 할당하도록 채널 인터리빙하는 제1 규칙과, A first rule for sequentially assigning codeword bits corresponding to the first portion to the most significant bits and for allocating codeword bits corresponding to the second portion to the least significant bits in order; 차수가 1인 변수노드의 개수와 전체 변수노드 개수의 비율에 따라 채널 인터리빙하는 제2 규칙과,A second rule for channel interleaving according to the ratio of the number of variable nodes having a degree of 1 to the total number of variable nodes, 상기 제2 부분에 해당하는 부호어 비트들을 최상위 비트에 차례로 할당하고, 상기 제1 부분에 해당하는 부호어 비트들을 최하위 비트에 차례로 할당하도록 채널 인터리빙하는 제3 규칙중 하나로 결정되는 채널 디인터리빙 방법.And a third rule for allocating codeword bits corresponding to the second portion to the most significant bits and channel interleaving the codeword bits corresponding to the first portion to the least significant bits in order. 삭제delete 제4항에 있어서,5. The method of claim 4, 상기 채널 인터리빙 규칙은,The channel interleaving rule includes: 상기 LDPC 부호에 천공이 적용되지 않은 부호율을, 미리 설정된 제1임계값과 비교하고, 상기 부호율이 상기 제1 임계값보다 크거나 같은 경우에 상기 제1 규칙으로 결정되고, A code rate for which puncturing is not applied to the LDPC code is compared with a preset first threshold value and the code rate is determined as the first rule when the code rate is greater than or equal to the first threshold value, 상기 부호율이 상기 제1 임계값보다 작은 경우, 상기 부호율을 미리 설정된 제2 임계값과 비교하고, 상기 부호율이 상기 제2 임계값보다 작은 경우에 상기 제2 규칙으로 결정되며,And comparing the coding rate with a preset second threshold value when the coding rate is smaller than the first threshold value and by the second rule when the coding rate is smaller than the second threshold value, 상기 부호율이 상기 제2 임계값보다 크거나 같은 경우에 상기 제3 규칙으로 결정되는 채널 디인터리빙 방법. And the third rule is determined when the code rate is equal to or greater than the second threshold value. 저밀도 패리티 검사(LDPC) 부호를 사용하는 통신 시스템에서 채널 인터리빙 장치에 있어서, A channel interleaving apparatus in a communication system using a low density parity check (LDPC) code, 정보 데이터 비트들이 입력되면, 상기 정보 데이터 비트들을 미리 설정되어 있는 부호화 방식으로 부호화하여 LDPC 부호어로 생성하는 부호화기와, An encoder that encodes the information data bits in a predetermined encoding scheme and generates an LDPC codeword when the information data bits are input; 상기 LDPC 부호어를 미리 설정되어 있는 채널 인터리빙 규칙에 따라 인터리빙하는 채널 인터리버와, A channel interleaver for interleaving the LDPC codeword according to a predetermined channel interleaving rule; 상기 채널 인터리빙된 LDPC 부호어를 미리 설정되어 있는 변조 방식으로 변조하여 변조 심볼로 생성하는 변조기를 포함하며,And a modulator for modulating the channel-interleaved LDPC codeword with a predetermined modulation scheme to generate a modulation symbol, 상기 부호어 비트들은 변수 노드의 차수에 따라 제1 부분과 제2 부분으로 구분되고, 상기 제1 부분의 변수 노드의 차수가 상기 제2 부분의 변수 노드의 차수보다 높으며,Wherein the codeword bits are divided into a first part and a second part according to a degree of a variable node, the degree of the variable node of the first part is higher than the degree of the variable node of the second part, 상기 채널 인터리빙 규칙은, The channel interleaving rule includes: 상기 제1 부분에 해당하는 부호어 비트들을 최상위 비트에 차례로 할당하며, 상기 제2 부분에 해당하는 부호어 비트들을 최하위 비트에 차례로 할당하도록 채널 인터리빙하는 제1 규칙과, A first rule for sequentially assigning codeword bits corresponding to the first portion to the most significant bits and for allocating codeword bits corresponding to the second portion to the least significant bits in order; 차수가 1인 변수노드의 개수와 전체 변수노드 개수의 비율에 따라 채널 인터리빙하는 제2 규칙과,A second rule for channel interleaving according to the ratio of the number of variable nodes having a degree of 1 to the total number of variable nodes, 상기 제2 부분에 해당하는 부호어 비트들을 최상위 비트에 차례로 할당하고, 상기 제1 부분에 해당하는 부호어 비트들을 최하위 비트에 차례로 할당하도록 채널 인터리빙하는 제3 규칙중 하나로 결정되는 채널 인터리빙 장치.And a third rule for allocating codeword bits corresponding to the second part to the most significant bits and channel interleaving the codeword bits corresponding to the first part to the least significant bits in order. 삭제delete 제7항에 있어서,8. The method of claim 7, 상기 채널 인터리빙 규칙은,The channel interleaving rule includes: 상기 LDPC 부호에 천공이 적용되지 않은 부호율을, 미리 설정된 제1임계값과 비교하고, 상기 부호율이 상기 제1 임계값보다 크거나 같은 경우에 상기 제1 규칙으로 결정되고, A code rate for which puncturing is not applied to the LDPC code is compared with a preset first threshold value and the code rate is determined as the first rule when the code rate is greater than or equal to the first threshold value, 상기 부호율이 상기 제1 임계값보다 작은 경우, 상기 부호율을 미리 설정된 제2 임계값과 비교하고, 상기 부호율이 상기 제2 임계값보다 작은 경우에 상기 제2 규칙으로 결정되며,And comparing the coding rate with a preset second threshold value when the coding rate is smaller than the first threshold value and by the second rule when the coding rate is smaller than the second threshold value, 상기 부호율이 상기 제2 임계값보다 크거나 같은 경우에 상기 제3 규칙으로 결정되는 채널 인터리빙 장치.And the third rule is determined when the code rate is equal to or greater than the second threshold value. 저밀도 패리티 검사(LDPC) 부호를 사용하는 통신 시스템에 서 채널 디인터리빙 장치에 있어서, A channel deinterleaving apparatus in a communication system using a low density parity check (LDPC) code, 수신 신호를 상기 채널 디인터리빙 장치에 대응하는 채널 인터리빙 장치에서 적용한 변조 방식에 상응하는 복조 방식으로 복조하는 복조기와, A demodulator for demodulating the received signal into a demodulation scheme corresponding to a modulation scheme applied in a channel interleaving apparatus corresponding to the channel deinterleaving apparatus, 상기 복조된 신호를 상기 채널 인터리빙 장치에서 적용한 채널 인터리빙 규칙에 상응하는 채널 디인터리빙 방식으로 디인터리빙하는 채널 디인터리버와, A channel deinterleaver for deinterleaving the demodulated signal according to a channel deinterleaving scheme corresponding to a channel interleaving rule applied by the channel interleaving apparatus; 상기 채널 디인터리빙된 신호를 상기 채널 인터리빙 장치에서 적용한 LDPC 부호어의 부호화 방식에 상응하는 복호 방식으로 복호화하여 정보 데이터 비트들로 복원하는 복호기를 포함하며,And a decoder for decoding the channel-deinterleaved signal by a decoding method corresponding to a coding scheme of an LDPC codeword applied in the channel interleaving apparatus to recover information data bits, 상기 부호어 비트들은 변수 노드의 차수에 따라 제1 부분과 제2 부분으로 구분되고, 상기 제1 부분의 변수 노드의 차수가 상기 제2 부분의 변수 노드의 차수보다 높으며,Wherein the codeword bits are divided into a first part and a second part according to a degree of a variable node, the degree of the variable node of the first part is higher than the degree of the variable node of the second part, 상기 채널 인터리빙 규칙은, The channel interleaving rule includes: 상기 제1 부분에 해당하는 부호어 비트들을 최상위 비트에 차례로 할당하며, 상기 제2 부분에 해당하는 부호어 비트들을 최하위 비트에 차례로 할당하도록 채널 인터리빙하는 제1 규칙과, A first rule for sequentially assigning codeword bits corresponding to the first portion to the most significant bits and for allocating codeword bits corresponding to the second portion to the least significant bits in order; 차수가 1인 변수노드의 개수와 전체 변수노드 개수의 비율에 따라 채널 인터리빙하는 제2 규칙과,A second rule for channel interleaving according to the ratio of the number of variable nodes having a degree of 1 to the total number of variable nodes, 상기 제2 부분에 해당하는 부호어 비트들을 최상위 비트에 차례로 할당하고, 상기 제1 부분에 해당하는 부호어 비트들을 최하위 비트에 차례로 할당하도록 채널 인터리빙하는 제3 규칙중 하나로 결정되는 채널 디인터리빙 장치.And a third rule for allocating codeword bits corresponding to the second part to the most significant bits and channel interleaving the codeword bits corresponding to the first part to the least significant bits in order. 삭제delete 제10항에 있어서,11. The method of claim 10, 상기 채널 인터리빙 규칙은,The channel interleaving rule includes: 상기 LDPC 부호에 천공이 적용되지 않은 부호율을, 미리 설정된 제1임계값과 비교하고, 상기 부호율이 상기 제1 임계값보다 크거나 같은 경우에 상기 제1 규칙으로 결정되고, A code rate for which puncturing is not applied to the LDPC code is compared with a preset first threshold value and the code rate is determined as the first rule when the code rate is greater than or equal to the first threshold value, 상기 부호율이 상기 제1 임계값보다 작은 경우, 상기 부호율을 미리 설정된 제2 임계값과 비교하고, 상기 부호율이 상기 제2 임계값보다 작은 경우에 상기 제2 규칙으로 결정되며,And comparing the coding rate with a preset second threshold value when the coding rate is smaller than the first threshold value and by the second rule when the coding rate is smaller than the second threshold value, 상기 부호율이 상기 제2 임계값보다 크거나 같은 경우에 상기 제3 규칙으로 결정되는 채널 디인터리빙 장치.And the third rule is determined when the code rate is equal to or greater than the second threshold.
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