KR20080097362A - 범용 시스템 스터터를 구현하는 방법 및 시스템 - Google Patents

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Abstract

범용 시스템 스터터를 구현하는 방법 및 시스템이 개시된다. 구체적으로, 본 발명의 일 실시예는, 컴퓨팅 장치의 저 전력 상태 동안 상기 컴퓨팅 장치의 타이밍 요건들(timing requirements)에 의해 허용가능한 한 길게 복수의 버스 마스터 중 제1 버스 마스터로부터 수신된 제1 요구를 차단하는 단계; 및 상기 컴퓨팅 장치의 활성(active) 상태 동안, 상기 컴퓨팅 장치가 상기 저 전력 상태로 되돌아가기 전에 상기 복수의 버스 마스터 중 나머지 버스 마스터로부터의 다른 계류중인 요구들과 함께 상기 제1 요구를 공급(service)하는 단계를 포함하고, 상기 제1 요구는 상기 컴퓨팅 장치를 상기 저 전력 상태로부터 천이하도록 트리거(trigger)할 수 있는 범용 시스템 스터터 구현 방법을 설명한다.
컴퓨팅 장치, 메모리 액세스, 전력 상태, 버스 마스터, 타이밍 요건

Description

범용 시스템 스터터를 구현하는 방법 및 시스템{A METHOD AND SYSTEM FOR IMPLEMENTING GENERALIZED SYSTEM STUTTER}
본 발명의 실시예들은 일반적으로 전력 관리에 관한 것으로, 더 구체적으로는, 범용 시스템 스터터(generalized system stutter)를 구현하는 방법 및 시스템에 관한 것이다.
본 명세서에 달리 나타내지 않는 한, 이 부분에 기술된 접근법들은 본 출원의 특허청구범위에 대한 종래 기술이 아니며, 이 부분에의 포함에 의해 종래 기술인 것으로 인정되지 않는다.
에너지 효율은 많은 시스템 설계에서 점차 중요한 고려 사항이 되고 있다. 메모리 제조자들은 활성(active), 활성 유휴(active idle), 전력 차단(power-down) 및 셀프 리프레시(self-refresh)와 같은 복수의 전력 상태를 갖는 메모리 시스템들을 개발하였다. 메모리 시스템은 통상적으로는 요구(request)를 공급하기 위해 활성 상태에 있을 필요가 있고, 나머지 전력 상태들은 전력 소비를 감소시키지만 활성으로 되돌아가는 시간을 증가시키는 순서로 되어 있다. 다시 말해, 활성 상태는 가장 많은 전력을 소비하고, 셀프 리프레시 상태는 클록 재동기화를 위해 가장 많 은 지연을 초래한다. 마찬가지로, 시스템 상호접속 링크들이 또한 복수의 전력 상태와 연관되어 있고, 가장 낮은 전력 상태는 또한 가장 높은 대기시간(latency)에 대응한다. 그러므로, 에너지 효율을 실현하는 하나의 접근법은, 이러한 상태에 진입하고(enter) 이러한 상태에서 나오는(exit) 것과 연관된 높은 대기시간을 효율적으로 관리하면서, 가장 낮은 전력 상태에서 가능한 한 길게 메모리 시스템, 시스템 상호접속 링크, 또는 둘다를 유지하는 것이다.
예시를 위해, 시스템 메모리(106)가 셀프 리프레시 상태에 있고, 시스템 링크(108)가 전력 차단 상태에 있는, 저 전력 상태 동안 디스플레이 시스템(110)이 컴퓨팅 장치(100) 내의 유일한 활성 에이전트(agent)라고 가정한다. 도 1a는 이러한 저 전력 상태에서 데이터를 표시할 수 있는 컴퓨팅 장치(100)의 간략화된 블록도이다. 컴퓨팅 장치(100)의 디스플레이 시스템(110)은 디스플레이 엔진(112), 디스플레이 장치(114), 및 디스플레이 선입선출(first-in-first-out; FIFO) 버퍼(116)를 포함한다. 디스플레이 엔진(112)은 메모리 시스템(106)으로부터 디스플레이 장치(114)의 엄격한 타이밍 요건들을 분리하기 위해 디스플레이 FIFO 버퍼(116)를 사용한다. 그래서, 단지 데이터를 검색하기 위해 저 전력 상태로부터 시스템 메모리(106)를 "각성시키는 것(waking up)"과 연관된 잠재적으로 상당한 대기시간을 견딜 수 있기 위해, 디스플레이 엔진(112)은 디스플레이 FIFO 버퍼(116)가 저 전력 상태 동안 디스플레이 장치(114)의 타이밍 요건들을 만족하기 위해 충분한 픽셀 데이터를 저장하는 것을 보증한다. 구체적으로는, 컴퓨팅 장치(100)가 저전력 상태로 존재하는 동안, 디스플레이 엔진(112)은 디스플레이 FIFO 버퍼(116) 내의 데이터를 처리하여 방향(118)으로 유출(drain)시킨다. 디스플레이 엔진(112)이 디스플레이 FIFO 버퍼(116) 내의 소정의 중요한 워터마크(critical watermark)를 히트(hit)하는 경우, 디스플레이 FIFO 버퍼(116)를 방향(120)으로 채우기 위해, 디스플레이 엔진(112)은 저전력 상태에서 나오고 시스템 메모리(106)로부터 데이터를 인출하는 처리를 시작한다. 또한, 이러한 채우기(filling up) 처리는 디스플레이 FIFO 버퍼(116)를 "토핑 오프(topping off)"하는 것으로서 언급되기도 한다.
도 1b는, 전력 효율을 최적화하는 디스플레이 FIFO 버퍼 및 디스플레이 엔진이 없는 디스플레이 시스템에 의한 시스템 메모리 액세스의 일 패턴을 도시하는 타이밍도인 반면, 도 1c는 전력 효율을 최적화하는 디스플레이 FIFO 버퍼(116) 및 디스플레이 엔진(112)을 갖는 디스플레이 시스템(110)에 의한 시스템 메모리 액세스의 다른 패턴을 도시하는 타이밍도이다. 전력 효율을 최적화하지 않으면, 액세스 갭(access gap)(150)으로 표시된, 임의의 두 메모리 액세스 간의 갭은, 통상적으로 셀프 리프레시 상태와 같은 저전력 상태를 진입하거나 또는 저전력 상태에서 나오는 것과 연관된 대기시간보다 짧다. 한편, 적절한 사이즈의 디스플레이 FIFO 버퍼(116)를 구비하면, 메모리 액세스들이 클러스터(cluster)될 수 있으며, 액세스 갭(160)이 셀프 리프레시 상태를 진입하거나 또는 셀프 리프레시 상태에서 나오는 것과 연관된 대기시간과 적어도 동일해 지도록 길어질 수 있다. 이러한 메모리 액세스 요구들의 클러스터링(clustering) 및 액세스 갭의 길어짐을 총괄하여 "디스플레이 스터터(display stutter)"라 한다. 도 1c에 도시된 패턴의 경우, 컴퓨팅 장치(100)는 원하는 에너지 효율을 실현할 수 있다.
그러나, 디스플레이 시스템(110) 외에도, 컴퓨팅 장치(100)는 시스템 링크(108) 및 칩셋(104)을 통해 시스템 메모리(106)에 액세스하도록 요구하는 여러 입력/출력("I/O") 에이전트들을 갖는다. 이 I/O 에이전트들의 몇 가지 예로는, IDE(Integrated Driver Electronics) 디바이스, USB(Universal Serial Bus) 디바이스, 네트워크 컨트롤러, PCI Express(Peripheral Component Interconnect Express) 컨트롤러, PCI 브리지 및 PCI-X 컨트롤러가 있으며, 이에 제한되는 것은 아니다. N개의 I/O 에이전트들 각각은 자체의 별도 타이밍 요건들을 가지며, 많은 I/O 에이전트들은 스터터 요건들을 지원하지 않는다. 도 1c에 도시된 것과 유사한 메모리 액세스 패턴을 유도하는 메모리 액세스 요구들을 발행하는 I/O 에이전트들 각각을 재설계함으로써 컴퓨팅 장치(100)의 에너지 효율을 개선할 수 있지만, 많은 작동(working) 디바이스들, 특히 이미 널리 채택되어 있는 레거시 I/O 에이전트들을 손봐야 하는 위험성 및 비용이 그 임의의 개선을 훨씬 능가하기 쉽다.
앞서 설명한 바와 같이, 본 기술분야에는, 쉽게 설치할 수 있고 적어도 상기 설명된 종래기술의 접근법들의 단점들을 처리할 수 있는 범용 시스템 스터터가 필요하다.
범용 시스템 스터터를 구현하는 방법 및 시스템이 개시된다. 구체적으로, 본 발명의 일 실시예는, 컴퓨팅 장치의 저 전력 상태 동안 상기 컴퓨팅 장치의 타 이밍 요건들(timing requirements)에 의해 허용가능한 한 길게 복수의 버스 마스터 중 제1 버스 마스터로부터 수신된 제1 요구를 차단하는 단계; 및 상기 컴퓨팅 장치의 활성(active) 상태 동안, 상기 컴퓨팅 장치가 상기 저 전력 상태로 되돌아가기 전에 상기 복수의 버스 마스터 중 나머지 버스 마스터로부터의 다른 계류중인 요구들과 함께 상기 제1 요구를 공급(service)하는 단계를 포함하고, 상기 제1 요구는 상기 컴퓨팅 장치를 상기 저 전력 상태로부터 천이하도록 트리거(trigger)할 수 있는 범용 시스템 스터터 구현 방법을 설명한다.
개시된 방법 및 시스템의 한가지 장점은, 컴퓨팅 장치의 다양한 I/O 에이전트에 대한 어떠한 재설계 없이도, 이러한 컴퓨팅 장치에 대한 메모리 액세스들이 관리되어 컴퓨팅 장치의 에너지 효율을 증대시킬 수 있다는 점이다.
상세한 설명
본 명세서를 통해, 컴퓨팅 장치와 이용하기 위한 소프트웨어 컴포넌트로서 본 발명의 일 실시예가 구현된다. 소프트웨어 컴포넌트는 (본 명세서에 설명된 방법들을 포함하는) 실시예들의 기능들을 정의하며, 각종 컴퓨터 판독 가능한 기억 매체에 포함될 수 있다. 예시적인 컴퓨터 판독 가능한 기억 매체는, (i) 정보가 영구적으로 기억되는 기입 불가능한 기억 매체(non-writable storage media)(예컨대, 컴퓨팅 장치 내의 ROM(read-only memory) 디바이스); (ii) 변경가능한 정보가 기억되는 기입 가능한 기억 매체(예컨대, 플래시 메모리와 같은 기입 가능한 메모 리 디바이스)를 포함하지만, 이에 한정되지 않는다. 본 발명의 기능들을 위한 컴퓨터 판독 가능한 명령어들을 실행하는 경우에 있어서의 그러한 컴퓨터 판독 가능한 기억 매체는, 본 발명의 실시예들이다. 그외의 매체로는, 무선 통신 네트워크를 포함하는, 데이터 또는 전화 네트워크 등을 통해 컴퓨팅 장치에 정보가 전달되는 통신 매체를 포함한다. 후자의 실시예는 특히 인터넷 및 그외 네트워크들로/로부터 정보를 전송하는 것을 포함한다. 본 발명의 기능들을 위한 컴퓨터 판독 가능한 명령어들을 실행하는 경우에 있어서의 그러한 통신 매체는, 본 발명의 실시예들이다. 그러나, 본 기술 분야에서 통상의 지식을 가진 자에게는, 본 발명의 다른 실시예들을 하드웨어 컴포넌트들 또는 하드웨어 컴포넌트들과 소프트웨어 컴포넌트들의 조합을 이용하여 구현하는 것이 명백할 것이다.
도 2는 본 발명의 일 실시예에 따른, 범용 시스템 스터터(stutter)를 구현하도록 구성된 컴퓨팅 장치(200)의 일부 컴포넌트들의 간략화된 블록도이다. 컴퓨팅 장치(200)는 처리 유닛(202), 조정기(arbiter)(205)를 갖는 칩셋(204), 시스템 메모리(206), 디스플레이 시스템(210), 및 시스템 링크(208)와 많은 I/O 에이전트들에 연결된 집중(centralized) 스터터 유닛(221)을 포함한다. 디스플레이 시스템(210)은 일반적으로 디스플레이 엔진(212), 로컬 비디오 메모리(도 2에 도시되지 않음), 및 비디오 데이터를 처리하고 디스플레이 장치(214)를 구동하기 위한 디스플레이 FIFO 버퍼(216)를 포함한다. 디스플레이 장치(214)는 디스플레이 엔진(212)에 의해 발생된 데이터 신호에 대응하는 시각적 화상을 방출(emit)할 수 있는 출력 장치이다. 디스플레이 장치(214)의 몇 가지 예로서, 음극선관(CRT) 모니 터, 액정 디스플레이(LCD), 플라즈마 디스플레이, 프로젝터 또는 임의의 다른 적절한 디스플레이 시스템이 포함되나, 이에 한정되지는 않는다.
시스템 메모리(206)는 스크린 데이터(screen data)를 포함하여, 처리 유닛(202) 및 심지어 실행하고 동작하기 위한 디스플레이 엔진(212)에 대한 프로그래밍 명령어들 및 데이터를 저장한다. 도시된 바와 같이, 처리 유닛(202)은 칩셋(204)을 통해 시스템 메모리(206) 및 디스플레이 시스템(210)과 통신한다. 대안적으로, 처리 유닛(202)은 시스템 메모리(206)에 접속하기 위한 전용 메모리 포트를 포함한다. 다른 구현들에서, 처리 유닛(202), 디스플레이 시스템(210) 내의 디스플레이 엔진(212), 칩셋(204), 또는 이들의 임의의 조합이 단일 처리 유닛 내에 집적될 수 있다. 또한, 디스플레이 엔진(212)의 기능은 칩셋(204) 내에, 또는 몇몇 다른 종류의 특정 목적의 처리 유닛 또는 코-프로세서에 포함될 수 있다. 이러한 실시예들에서, 소프트웨어 명령어들은 시스템 메모리(206) 이외의 다른 메모리 시스템에 상주할 수 있고, 처리 유닛(202) 이외의 다른 처리 유닛들에 의해 실행될 수 있다. 또한, 본 기술 분야에서 통상의 지식을 가진 자에게는, 칩셋(204)이, 노스브리지 및 사우스브리지와 같은 상이한 종류의 I/O 에이전트들에 이바지하도록 함께 동작하는 다수의 개별적인 집적 회로들을 포함할 수 있다는 것이 명백해야 한다.
도 2에는 조정기(205)와 집중 스터터 유닛(221)이 2개의 개별 컴포넌트인 것으로 도시되어 있지만, 본 기술 분야에서 통상의 지식을 가진 자에게는, 본 발명의 범주 내로 유지하면서 다른 구성들을 사용하여 범용 시스템 스터터를 구현하는 것 이 명백해야 한다. 예를 들어, 일 구현예에서, 집중 스터터 유닛(221)의 기능은 조정기(205)에 포함된다.
도 3a는 본 발명의 일 실시예에 따른 집중 스터터 유닛(221)의 확대도이다. 버스 마스터를 갖는 각각의 I/O 에이전트에 대하여, 집중 스터터 유닛(221)은 버스 마스터의 요구들이 조정기(205)로 전파되는 것을 잠재적으로 차단하기 위한 대응하는 차단기(blocker)를 포함한다. 예를 들어, 차단기1(302)는 I/O 에이전트1(222)에 대응하고, 차단기N(304)은 I/O 에이전트N(224)에 대응한다. 일 구현예에서, 각 차단기는 프로그램 가능 필드 MAX_BLOCK_TIME을 가지며, 이 필드는 수학적으로 다음과 같이 표현될 수 있다.
MAX_BLOCK_TIME = I/O 에이전트와 연관된 대기시간 허용오차 - (저전력 상태에서 나오는 것과 연관된 대기시간 + I/O 에이전트들 사이에서의 시간 조정의 양)
예시를 위해, 도 2와 관련하여, I/O 에이전트1(222)의 버스 마스터가 고유의(built-in) 100usec의 대기시간 허용오차(latency tolerance)를 갖고, 버스 마스터는 시스템 메모리(206)로부터 저전력 상태에 있는 동안 데이터를 요구한다고 가정한다. 또한 시스템 메모리(206)가 저전력 상태로부터 활성 상태로 천이하기 위해, 그리고 조정기(205)가 공급할 요구를 선택하기 위해 20usec가 걸린다고 가정한다. 그리하여, I/O 에이전트1(222)의 버스 마스터가 그 타이밍 제약들을 만족시키기 위해서는, 요구된 데이터를 100usec 이내에 수신하여야 한다. 그러나 조정기(205) 및 시스템 메모리(206)가 요구를 공급하는 데 20usec가 걸리기 때문에, 차 단기1(302)는 최대한 (100-20)usec 또는 80usec 동안 요구를 차단할 수 있다. 다시 말하면, 80th usec에서, 차단기1(302)는 조정기(205)로 요구를 전파하기 시작하고 시스템 메모리(206)를 활성 상태로 천이시키는 처리를 개시할 필요가 있다. 대안적으로, 전술한 식에서 사용된 대기시간 허용오차는, 만약 있다면, 컴퓨팅 장치(200) 상에서 동작하도록 구성된 소프트웨어 안전망들(safety nets)의 유형에 또한 의존한다. 예를 들면, 하나의 소프트웨어 안전망은 송신 동안 패킷 손실들이 검출되면 패킷들을 재전송하도록 컴퓨팅 장치(200)를 구성한다. 그러한 소프트웨어 안전망에 의하면, 대기시간 허용오차가 늘어나서 버스 마스터의 고유의 대기시간 허용오차를 초과할 수 있다.
또한, 각 차단기는 서로에게 접속된다. 그리하여, 단일 I/O 에이전트로부터 조정기(205)로의 하나의 버스 마스터 요구의 전파는 집중 스터터 유닛(221)의 모든 다른 차단기들의 "차단해제(unblocking)"를 트리거하고 모든 계류중인(pending) 버스 마스터 요구들을 조정기(205)로 보낸다(release). 조정기(205)는 다양한 버스 마스터들로부터의 요구들 사이에서 선택하여 공급하기 위한 정책(policy)들로 구성된다. 본 기술분야의 당업자라면 본 발명의 범위를 벗어나지 않고 공지의 조정 방법들 중 임의의 것을 조정기(205)가 채택할 수 있다는 것을 인식하는 것이 명백해야 한다.
도 3b는 본 발명의 일 실시예에 따른 집중 스터터 유닛(221) 내의 차단기의 상태 천이도(350)이다. 도 3a에 도시된 차단기1(302)를 예로 들면, 차단기1(302)는 통상적으로, 특히 도 2의 컴퓨팅 장치(200)의 저전력 상태 동안 유휴 상태(352)에 머무른다. 이러한 상태는 차단기1(302)가 임의의 계류중인 버스 마스터 요구를 갖지 않는다는 것을 나타낸다. 저전력 상태 동안, 차단기1(302)가 I/O 에이전트1(222)로부터 버스 마스터 요구를 수신한다고 가정한다. 만약 전술된 차단기1(302)에 대한 MAX_BLOCK_TIME이 제로가 아닌 값을 포함한다면, 차단기1(302)는 차단 상태(block state)(354)로 천이하고 요구를 차단하기 시작한다. 차단은 I/O 에이전트1(222)가 요구를 디어서트(deassert)하거나 또는 차단기1(302)가 요구 계류 상태(request pending state)(356)로 천이할 때까지 유효한 상태로 있다. 요구 계류 상태(356)로 천이하기 위해서, 하나의 트리거 조건은 버스 마스터 요구가 이미 MAX_BLOCK_TIME에 대해 차단된 때이고, 다른 트리거 조건은 컴퓨팅 장치(200)가 저전력 상태에서 나오는 때이다. 이러한 저전력 상태로부터의 천이는 MAX_BLOCK_TIME의 만료 전에 다수의 시나리오에서 발생할 수 있다. 예를 들어, 집중 스터터 유닛(221)의 다른 차단기는 차단기1(302)가 그의 MAX_BLOCK_TIME에 도달하기 전에 그의 계류중인 요구를 차단해제하고 컴퓨팅 장치(200)가 활성 상태로 진입하도록 트리거한다. 다른 시나리오에서, 디스플레이 시스템(210)은 시스템 링크(208)를 통하여 데이터를 요구하기 시작하고 차단기1(302)의 MAX_BLOCK_TIME의 만료 전에 저전력 상태로부터 컴퓨팅 장치(200)가 천이하도록 트리거한다.
전술된 바와 같이 차단 상태(354)를 경유하여 요구 계류 상태(356)에 도달하 는 대신에, 차단기1(302)는 유휴 상태(352)로부터 요구 계류 상태(356)로 직접 도달할 수 있다. 예시를 위해, 차단기1(302)가 I/O 에이전트1(222)로부터 버스 마스터 요구를 다시 수신한다고 가정한다. 만약 컴퓨팅 장치(200)가 저전력 상태에 있지 않거나, 차단기1(302)의 MAX_BLOCK_TIME이 제로가 되도록 구성된다면, 차단기1(302)는 요구 계류 상태(356)로 직접 천이한다. 계류중인 요구를 후속 처리를 위해서 조정기(205)로 전파한 후에, 차단기1(302)는 유휴 상태(352)로 다시 천이한다.
더욱이, 통상적으로 도 2의 컴퓨팅 장치(200)의 저전력 상태 동안 디스플레이 시스템(210)이 데이터의 주된 소비자(consumer)이기 때문에, 범용 시스템 스터터의 일 구현예는 전술된 차단기들이 가능하면 디스플레이 시스템(210)으로부터의 메모리 액세스 요구들과 다양한 I/O 에이전트로부터의 다수의 메모리 액세스 요구들로서 클러스터링(clustering)하도록 처리하는 것이다. 도 4a 내지 도 4e 및 이하의 논의들은 상이한 대기시간 허용오차 한계들을 갖는 I/O 에이전트들의 다양한 버스 마스터들의 취급을 기술한다.
도 4a는 본 발명의 일 실시예에 따른, 높은 대기시간 허용오차를 갖는 버스 마스터로부터의 메모리 액세스 요구(400)를 처리하는 타이밍도이다. 여기서, 이러한 버스 마스터에 대해 책임이 있는 차단기는, 메모리 액세스 요구(400)가 디스플레이 시스템(210)에 대한 메모리 액세스들의 클러스터(402)가 수행된 후에 공급되게 한다. 일 구현에서, 메모리 액세스들의 클러스터(402)는 디스플레이 엔진(212)이 디스플레이 FIFO(216)를 채우는 것이다. 클러스터(402)를 갖는 메모리 액세 스(404)를 그룹화함으로써, 시스템 메모리(206)는 메모리 액세스 요구(400)를 단지 만족시키기 위해서 저전력 상태로부터 개별적으로 천이할 필요가 없다. 액세스 갭(406)은, 시스템 메모리(206)를 액세스하기 위해 계류중인 요구들을 갖는 컴퓨팅 장치의 모든 I/O 에이전트들 사이의 최소 대기시간 허용오차에 의해 제한된다는 것을 주목할 필요가 있다. 그러나, 도 4a에 나타낸 예에서, 최소 대기시간 허용오차는, 일 구현에서 디스플레이 FIFO(216)의 크기에 의해 지시되는, 디스플레이 시스템(210)의 대기시간 허용오차와 동일하다.
도 4b는 본 발명의 일 실시예에 따른, 액세스 갭(416)보다 상당히 낮은 대기시간 허용오차를 갖는 버스 마스터로부터의 메모리 액세스 요구(410)를 처리하는 타이밍도이다. 이러한 버스 마스터에 대해 책임이 있는 차단기는 저전력 상태로부터의 시스템 메모리(206)의 천이 및 조정기(205)의 차단해제를 야기한다. 이러한 특정 예에서, 메모리 액세스 요구(410)에 대응하는 메모리 액세스(414)는 디스플레이 시스템(210)에 대한 메모리 액세스들의 클러스터(412)에 주입된다. 도 4a에 나타내고 전술한 처리와 유사하게, 클러스터(412)와 함께 메모리 액세스(414)를 처리함으로써, 시스템 메모리(206)가 단지 메모리 액세스 요구(410)를 공급하기 위해 저전력 상태로부터 개별적으로 천이하는 것을 방지한다.
도 4c는 액세스 갭(428)보다 상당히 낮은 대기시간 허용오차를 갖는 버스 마스터로부터의 메모리 액세스 요구(420)를 처리하는 다른 타이밍도이다. 여기서, 낮은 대기시간 허용오차로 인해, 시스템 메모리(206)는 메모리 액세스 요구(420)에 대응하는 메모리 액세스(424)를 공급하기 위해 저전력 상태로부터 천이한다. 기 간(430) 동안 활성 상태에 있는 시스템 메모리(206)를 전적으로 이용하기 위해, 디스플레이 엔진(212)에 대한 일 구현은 디스플레이 FIFO(216)가 방향(434)으로 토핑 오프하게 한다. 더 정확하게, 디스플레이 엔진(212)이 저전력 상태 동안, 방향(432)으로 디스플레이 FIFO(216)의 픽셀 데이터를 유출시키고(drain) 처리하기 때문에, 메모리 액세스 요구(420)의 발생은, 디스플레이 FIFO(216)를 방향(434)으로 토핑 오프되도록 하기 위해, 시스템 메모리(206)의 각성(waking up) 및 메모리 액세스들의 클러스터(426)의 공급을 트리거한다.
도 4d는 본 발명의 일 실시예에 따른, 상이한 버스 마스터들로부터의 다수의 메모리 액세스 요구들을 처리하는 타이밍도이다. 2개의 버스 마스터들 중 어느 하나의 대기시간 허용오차가 액세스 갭(450)보다 상당히 길다고 가정한다. 메모리 액세스 요구(440) 및 메모리 액세스 요구(442)에 대해 책임이 있는 2개의 차단기들은 대응하는 메모리 액세스들(446 및 448) 각각이 디스플레이 시스템(210)에 대한 메모리 액세스들의 클러스터(444)와 그룹화되게 한다. 도 4d에 나타낸 메모리 액세스들(446 및 448)의 클러스터링은 단지 예시적인 목적일 뿐, 본 발명의 범위를 초과하지 않고 조정기(205)에 의해 채택된 조정 정책들에 따라 수정될 수 있다는 것을 인지하는 것은 본 기술분야의 통상의 당업자에게 명백해야 한다.
마지막으로, 도 4e는 본 발명의 일 실시예에 따른, 디스플레이 시스템(210)에 대한 메모리 액세스들의 클러스터(462)의 처리 동안 버스 마스터로부터의 메모리 액세스 요구(460)를 처리하는 타이밍도이다. 일 구현에서, 이러한 버스 마스터에 대해 책임이 있는 차단기는 다른 차단 없이 조정기(205)에 그 요구를 전파하고, 메모리 액세스(464)가 디스플레이 시스템(210)에 대한 메모리 액세스들의 클러스터(462)에 주입되게 한다.
전술한 설명은 본 발명의 양태들이 구현될 수 있는 예제들과 함께 본 발명의 다양한 실시예들을 예시한다. 상기 예제들, 실시예들 및 도면들이 유일한 실시예들인 것으로 고려되어서는 안 되며, 다음의 특허청구범위들에 의해 정의된 바와 같이 본 발명의 융통성 및 장점들을 예시하기 위해 제공된다.
전술한 본 발명의 특징들이 상세하게 이해될 수 있도록, 위에서 간략하게 요약된 본 발명의 더욱 구체적인 설명이 실시예들을 참조로써 가질 수 있으며, 이들 중 일부는 첨부 도면들에 도시된다. 그러나, 첨부 도면들은 단지 본 발명의 통상적인 실시예들을 도시할 뿐이며, 본 발명은 동등한 효과를 갖는 그외의 실시예들을 허용할 수 있으므로, 본 발명의 범주를 제한하는 것으로 간주되지 않는다.
도 1a는 저 전력 상태에서 데이터를 표시할 수 있는 컴퓨팅 장치의 간략화된 블록도.
도 1b는 디스플레이 FIFO 버퍼가 없는 디스플레이 시스템에 의한 시스템 메모리 액세스들의 일 패턴을 나타내는 타이밍도.
도 1c는 디스플레이 FIFO 버퍼를 포함하는 다른 디스플레이 시스템에 의한 시스템 메모리 액세스들의 상이한 패턴을 나타내는 타이밍도.
도 2는, 본 발명의 일 실시예에 따른, 범용 시스템 스터터를 구현하도록 구성된 컴퓨팅 장치의 일부 컴포넌트들의 간략화된 블록도.
도 3a는, 본 발명의 일 실시예에 따른 집중 스터터 유닛의 확대도.
도 3b는 본 발명의 일 실시예에 따른 집중 스터터 유닛 내의 차단기의 상태 천이도.
도 4a는 본 발명의 일 실시예에 따른, 높은 대기시간 허용오차를 갖는 버스 마스터로부터의 메모리 액세스 요구를 처리하는 타이밍도.
도 4b는 본 발명의 일 실시예에 따른, 액세스 갭보다 상당히 낮은 대기시간 허용오차를 갖는 버스 마스터로부터의 메모리 액세스 요구를 처리하는 타이밍도.
도 4c는 본 발명의 일 실시예에 따른, 액세스 갭보다 상당히 낮은 대기시간 허용오차를 갖는 버스 마스터로부터의 메모리 액세스 요구를 처리하는 다른 타이밍도.
도 4d는 본 발명의 일 실시예에 따른, 상이한 버스 마스터들로부터의 다수의 메모리 액세스 요구를 처리하는 타이밍도.
도 4e는 본 발명의 일 실시예에 따른, 디스플레이 시스템에 대한 메모리 액세스들의 클러스터의 처리 중에 버스 마스터로부터의 메모리 액세스 요구를 처리하는 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
100, 200: 컴퓨팅 장치
104, 204: 칩셋
106, 206: 시스템 메모리
114, 214: 디스플레이 장치
112, 212: 디스플레이 엔진
122, 124, 222, 224: I/O 에이전트
108, 208: 시스템 링크
202: 처리 유닛
205: 조정기
302, 304: 차단기
221: 집중 스터터 유닛

Claims (20)

  1. 범용 시스템 스터터(generalized system stutter)를 구현하는 방법으로서,
    컴퓨팅 장치의 저 전력 상태 동안 상기 컴퓨팅 장치의 타이밍 요건들(timing requirements)에 의해 허용가능한 한 길게 복수의 버스 마스터 중 제1 버스 마스터로부터 수신된 제1 요구를 차단하는 단계; 및
    상기 컴퓨팅 장치의 활성(active) 상태 동안, 상기 컴퓨팅 장치가 상기 저 전력 상태로 되돌아가기 전에 상기 복수의 버스 마스터 중 나머지 버스 마스터로부터의 다른 계류중인 요구들과 함께 상기 제1 요구를 공급(service)하는 단계
    를 포함하고,
    상기 제1 요구는 상기 컴퓨팅 장치를 상기 저 전력 상태로부터 천이하도록 트리거(trigger)할 수 있는 범용 시스템 스터터 구현 방법.
  2. 제1항에 있어서,
    계류중인 요구를 갖는 상기 복수의 버스 마스터 전부 중에서 최소 대기시간 허용오차(tolerance)와 동일한 기간이 만료한 후에 상기 컴퓨팅 장치가 상기 활성 상태에 진입(enter)하도록 상기 제1 요구를 차단해제(unblock)하는 단계를 더 포함하는 범용 시스템 스터터 구현 방법.
  3. 제2항에 있어서,
    상기 최소 대기시간 허용오차는, 상기 저 전력 상태에서 나오고 상기 제1 요구와 상기 다른 계류중인(pending) 요구들 사이를 조정하기 위한 총 시간량을 더 고려하는 범용 시스템 스터터 구현 방법.
  4. 제3항에 있어서,
    상기 최소 대기시간 허용오차는 상기 컴퓨팅 장치에 의해 지원되는 안전망 메커니즘(safety net mechanism)에 의해 길어지는 범용 시스템 스터터 구현 방법.
  5. 제1항에 있어서,
    상기 컴퓨팅 장치의 상기 저 전력 상태 동안 디스플레이 버퍼 내의 픽셀 데이터를 처리하는 단계; 및
    상기 컴퓨팅 장치의 상기 활성 상태 동안 상기 디스플레이 버퍼를 채우는 단계를 더 포함하는 범용 시스템 스터터 구현 방법.
  6. 제1항에 있어서,
    상기 공급 단계는, 상기 제1 요구와 상기 다른 계류중인 요구들 사이를 조정하여 공급 순서(service sequence)를 결정하는 단계를 더 포함하는 범용 시스템 스터터 구현 방법.
  7. 제1항에 있어서,
    상기 공급 단계는, 상기 컴퓨팅 장치의 상기 활성 상태 동안 상기 복수의 버스 마스터 중 제2 버스 마스터로부터 제2 요구를 수신하면, 상기 활성 상태 동안 상기 제2 요구를 공급하는 단계를 더 포함하는 범용 시스템 스터터 구현 방법.
  8. 범용 시스템 스터터를 지원하도록 구성된 컴퓨팅 장치로서,
    처리 유닛;
    조정기(arbiter);
    시스템 메모리; 및
    입력/출력("I/O") 에이전트들의 복수의 버스 마스터에 연결된 집중 스터터 유닛(centralized stutter unit)
    을 포함하고,
    상기 집중 스터터 유닛 내의 제1 차단기(blocker)가, 상기 컴퓨팅 장치의 저 전력 상태 동안 상기 컴퓨팅 장치의 타이밍 요건들에 의해 허용가능한 한 길게 상기 복수의 버스 마스터 중 제1 버스 마스터로부터 수신된 제1 메모리 액세스 요구를 차단하도록 구성되고, 상기 제1 메모리 액세스 요구는 상기 컴퓨팅 장치를 상기 저 전력 상태로부터 천이하도록 트리거할 수 있으며,
    상기 컴퓨팅 장치의 활성 상태 동안, 상기 시스템 메모리는, 상기 컴퓨팅 장치가 상기 저 전력 상태로 되돌아가기 전에 상기 복수의 버스 마스터 중 나머지 버스 마스터로부터의 다른 계류중인 메모리 액세스 요구들과 함께 상기 제1 메모리 액세스 요구를 공급하도록 구성되는 컴퓨팅 장치.
  9. 제8항에 있어서,
    상기 집중 스터터 유닛 내의 각각의 차단기는 프로그램 가능한 차단 기간으로 구성되는 컴퓨팅 장치.
  10. 제8항에 있어서,
    상기 집중 스터터 유닛 내의 각각의 차단기는 서로 접속되어 있는 컴퓨팅 장치.
  11. 제9항에 있어서,
    상기 제1 차단기는, 계류중인 요구를 갖는 상기 복수의 버스 마스터 전부 중에서 최소 대기시간 허용오차가 만료한 후에 상기 컴퓨팅 장치가 상기 활성 상태에 진입하도록 상기 조정기로의 상기 제1 메모리 액세스 요구를 차단해제하고 전송하는 컴퓨팅 장치.
  12. 제9항에 있어서,
    상기 프로그램 가능한 차단 기간은, 상기 저 전력 상태에서 나오고 상기 제1 메모리 액세스 요구와 상기 다른 계류중인 메모리 액세스 요구들 사이를 조정하기 위한 총 시간량을 더 고려하는 컴퓨팅 장치.
  13. 제11항에 있어서,
    상기 컴퓨팅 장치는 상기 최소 대기시간 허용오차를 길게 하기 위해 안전망 메커니즘을 지원하도록 구성되는 컴퓨팅 장치.
  14. 제8항에 있어서,
    디스플레이 엔진을 더 포함하고,
    상기 디스플레이 엔진은,
    상기 컴퓨팅 장치의 상기 저 전력 상태 동안 디스플레이 버퍼 내의 픽셀 데이터를 처리하고,
    상기 컴퓨팅 장치의 상기 활성 상태 동안 상기 디스플레이 버퍼를 채우도록 구성되는 컴퓨팅 장치.
  15. 제8항에 있어서,
    상기 조정기는 상기 제1 메모리 액세스 요구와 상기 다른 계류중인 메모리 액세스 요구들 사이를 조정하여 공급 순서를 결정하는 정책(policy)을 포함하는 컴퓨팅 장치.
  16. 제8항에 있어서,
    상기 컴퓨팅 장치의 상기 활성 상태 동안 상기 집중 스터터 유닛 내의 제2 차단기가 상기 복수의 버스 마스터 중 제2 버스 마스터로부터 제2 요구를 수신한 후, 상기 시스템 메모리는 상기 활성 상태 동안 또한 상기 제2 요구를 공급하도록 구성되는 컴퓨팅 장치.
  17. 컴퓨팅 장치에 의해 실행될 때, 상기 컴퓨팅 장치로 하여금,
    상기 컴퓨팅 장치의 저 전력 상태 동안 상기 컴퓨팅 장치의 타이밍 요건들에 의해 허용가능한 한 길게 복수의 버스 마스터 중 제1 버스 마스터로부터 수신된 제1 요구를 차단하고 - 상기 제1 요구는 상기 컴퓨팅 장치를 상기 저 전력 상태로부터 천이하도록 트리거할 수 있음 - ;
    상기 컴퓨팅 장치의 활성 상태 동안, 상기 컴퓨팅 장치가 상기 저 전력 상태로 되돌아가기 전에 상기 복수의 버스 마스터 중 나머지 버스 마스터로부터의 다른 계류중인 요구들과 함께 상기 제1 요구를 공급하게 하는 명령어들의 시퀀스를 포함하는 컴퓨터 판독 가능한 매체.
  18. 제17항에 있어서,
    상기 컴퓨팅 장치에 의해 실행될 때, 상기 컴퓨팅 장치로 하여금, 계류중인 요구를 갖는 상기 복수의 버스 마스터 전부 중에서 최소 대기시간 허용오차와 동일한 기간이 만료한 후에 상기 컴퓨팅 장치가 상기 활성 상태에 진입하도록 상기 제1 요구를 차단해제하게 하는 명령어들의 시퀀스를 더 포함하는 컴퓨터 판독 가능한 매체.
  19. 제17항에 있어서,
    상기 컴퓨팅 장치에 의해 실행될 때, 상기 컴퓨팅 장치로 하여금,
    상기 컴퓨팅 장치의 상기 저 전력 상태 동안 디스플레이 버퍼 내의 픽셀 데이터를 처리하고,
    상기 컴퓨팅 장치의 상기 활성 상태 동안 상기 디스플레이 버퍼를 채우게 하는 명령어들의 시퀀스를 더 포함하는 컴퓨터 판독 가능한 매체.
  20. 제17항에 있어서,
    상기 컴퓨팅 장치에 의해 실행될 때, 상기 컴퓨팅 장치로 하여금, 상기 제1 요구와 상기 다른 계류중인 요구들 사이를 조정하여 공급 순서를 결정하게 하는 명령어들의 시퀀스를 더 포함하는 컴퓨터 판독 가능한 매체.
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