KR20080097030A - Reservoir capacitor and forming method of the same - Google Patents
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Abstract
Description
도 1은 종래 주변 영역에서의 캐패시터를 설명하기 위하여 도시한 단면도.1 is a cross-sectional view illustrating a capacitor in a conventional peripheral region.
도 2는 본 발명의 실시예에 따른 주변 영역에서의 저장 캐패시터를 도시한 단면도.2 is a cross-sectional view showing a storage capacitor in a peripheral region according to an embodiment of the present invention.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 주변 영역에서의 저장 캐패시터 제조 방법을 설명하기 위하여 도시한 공정별 단면도.3A to 3F are cross-sectional views illustrating processes for manufacturing a storage capacitor in a peripheral region according to an exemplary embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
200,300 : 반도체 기판 210,310: 패드산화막200,300: semiconductor substrate 210,310: pad oxide film
220,320: 패드질화막 240,340: 저장 캐패시터220,320: pad nitride film 240,340: storage capacitor
241,341: 게이트절연막 242,342: 게이트용 도전막241,341: gate insulating film 242,342: gate conductive film
M1: 제1감광막패턴 M2: 제2감광막패턴M1: first photoresist pattern M2: second photoresist pattern
H1: 제1홈 H2: 제2홈H1: first groove H2: second groove
본 발명은 저장 캐패시터 및 그 형성방법에 관한 것으로서, 보다 상세하게 는, 좁은 면적에서 안정적이며 높은 용량을 갖는 저장 캐패시터 및 그 형성방법에 관한 것이다. The present invention relates to a storage capacitor and a method for forming the same, and more particularly, to a storage capacitor having a stable and high capacity in a small area and a method for forming the same.
최근, DRAM(디램)의 생산성 향상 및 기술(Tech)의 진화에 따라 반도체 소자의 디자인 룰이 점차 작아지게 되면서 주변(Peripheral)영역에서의 회로 구성방식이 점점 중요해지고 있는 실정이다.In recent years, as the productivity of DRAM (DRAM) and the technology (Tech) have evolved, as the design rules of semiconductor devices have become smaller, the circuit configuration method in the peripheral area has become increasingly important.
일반적으로, 주변 영역의 회로들에서는 전하 펌핑(Charge Pumping)을 위한 목적으로 펌핑 캐패시터(Pumping Capacitor)가 필요하며, 스위칭에 의한 소음 발생을 방지하여 파워 라인(Power line)의 접압 레벨(Voltage Level) 안정화를 위한 목적으로 저장 캐패시터(Reservoir Capacitor)와 같은 많은 캐패시터들이 필요하다.In general, in the circuits in the peripheral region, a pumping capacitor is required for charge pumping, and a voltage level of a power line is prevented by preventing noise caused by switching. Many capacitors, such as storage capacitors, are needed for stabilization purposes.
도 1은 종래 주변 영역에서의 캐패시터를 설명하기 위하여 도시한 단면도이다.1 is a cross-sectional view illustrating a capacitor in a conventional peripheral region.
도시된 바와 같이, 현재까지 개발된 기술에서는 주변 영역에 큰 사이즈의 트랜지스터(Tr)를 제작하고, 상기 트랜지스터의 게이트산화막(Gate Oxide), 즉, 평면 타입의 게이트산화막을 캐패시터(Capacitor)로 사용하여 펌핑 캐패시터, 또는, 저장 캐패시터를 구성하고 있다. As shown in the drawing, a large-sized transistor (Tr) is fabricated in a peripheral area, and a gate oxide of the transistor, that is, a planar gate oxide, is used as a capacitor. The pumping capacitor or the storage capacitor is constituted.
이러한 펌핑 캐패시터, 또는, 저장 캐패시터가 주변 영역에서 차지하는 면적은 주변 영역의 회로를 제외한 부분의 대부분을 차지하고 있으며, 이는 주변 영역의 약 30%에 해당하는 많은 면적에 해당한다. The area occupied by the pumping capacitor or the storage capacitor in the peripheral area occupies most of the portion except the circuit of the peripheral area, which corresponds to a large area corresponding to about 30% of the peripheral area.
도 1에서 미설명된 도면 부호 G은 게이트를, BLC은 비트라인 콘택을, BL은 비트라인을, M1C는 제1콘택플러그를, M1은 제1금속배선을 각각 나타낸다.In FIG. 1, reference numeral G denotes a gate, BLC denotes a bit line contact, BL denotes a bit line, M1C denotes a first contact plug, and M1 denotes a first metal wiring.
한편, 소자의 디자인 룰이 점차 작아짐에 따라, 그에 대응하여 주변 영역 또한 작아지게 되면서 큰 면적을 차지하는 캐패시터로 인해 주변 영역의 면적 측면에서 많은 손실이 불가피한 실정이다. On the other hand, as the design rule of the device is gradually smaller, correspondingly, the peripheral area is also smaller, and due to the capacitor occupying a large area, many losses are inevitable in terms of area of the peripheral area.
즉, 주변 영역에는 수많은 캐패시터가 필요한 실정인데, 주변영역의 전체 면적 중에서 많은 부분을 캐패시터가 차지함에 따라, 이는, 면적 측면에서 큰 걸림돌이 되어있는 상황이 될 수밖에 없으며, 접압 레벨이 낮아지고 있는 추세를 고려하면 추후로 더 큰 문제가 된다.In other words, a large number of capacitors are required in the peripheral area. As the capacitor occupies a large part of the total area of the peripheral area, this is a situation that is a big obstacle in terms of area, and the pressure level is decreasing. Considering this becomes a bigger problem in the future.
이에, 셀 트랜지스터 형성시 적용되는 리세스 게이트 프로세스를 적용하는 것으로 게이트산화막의 유효 면적을 증가시키는 방안이 제시되고 있다.Therefore, a method of increasing the effective area of the gate oxide film has been proposed by applying a recess gate process applied when forming a cell transistor.
이러한, 리세스 게이트 프로세스를 적용하는 저장 캐패시터는 반도체 소자의 고집적화로 주변 회로의 면적이 감소하더라도 높은 캐패시터 용량을 확보할 수 있기 때문에 주변 영역에서 파워라인의 전압 레벨을 안정화함은 물론 반도체 소자의 크기를 줄여 DRAM 제조 단가를 줄일 수 있는 잇점이 있다.Since the storage capacitor applying the recess gate process can secure high capacitor capacity even if the area of the peripheral circuit is reduced due to the high integration of the semiconductor device, the voltage level of the power line is stabilized in the peripheral area as well as the size of the semiconductor device. This can reduce DRAM manufacturing costs.
그러나, 패턴의 미세화에 기인하여 저장 캐패시터와 같이 큰 면적의 활성 영역에서 리세스 게이트 프로세스 적용시, 미세의 감광막 패턴이 쓰러지는 현상이 발생하게 되며, 셀 트랜지스터와 수평 방향으로는 감광막 패턴이 제대로 형성되지 않는 현상들이 발생되고 있다.However, due to the miniaturization of the pattern, when the recess gate process is applied in an active area of a large area such as a storage capacitor, a fine photoresist pattern may collapse, and the photoresist pattern may not be properly formed in the cell transistor and the horizontal direction. Are happening.
본 발명은 리세스 게이트 프로세스가 적용되는 저장 캐패시터 형성시 미세의 감광막 패턴이 쓰러지는 현상을 방지할 수 있는 저장 캐패시터 및 그 형성방법을 제공함에 그 목적이 있다. An object of the present invention is to provide a storage capacitor and a method of forming the same, which can prevent a phenomenon in which a fine photoresist pattern falls when forming a storage capacitor to which a recess gate process is applied.
또한, 본 발명은 좁은 면적으로 높은 용량의 저장 캐패시터를 형성할 수 있는 저장 캐패시터 및 그 형성방법을 제공함에 그 다른 목적이 있다.Another object of the present invention is to provide a storage capacitor and a method of forming the same, which can form a storage capacitor having a high capacity in a narrow area.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 라인 타입의 리세스 형성 영역을 포함하는 주변 영역을 가지며, 제1전극으로 역할하는 상기 리세스 형성 영역에 제1깊이를 갖는 다수의 제1홈과 상기 리세스 형성 영역과 수직한 방향에 따라 제2깊이를 갖는 다수의 제2홈을 구비된 반도체 기판; 상기 제1홈 및 제2홈을 포함한 반도체 기판 상에 형성되는 유전막으로 역할하는 게이트절연막; 및 상기 게이트절연막 상에 홈을 매립하도록 형성되는 제2전극으로 역할하는 게이트용 도전막;을 포함하는 저장 캐패시터를 제공한다.In order to achieve the above object, the present invention provides a plurality of first grooves having a peripheral region including a line type recess formation region and having a first depth in the recess formation region serving as a first electrode. And a plurality of second grooves having a second depth along a direction perpendicular to the recess formation region; A gate insulating film serving as a dielectric film formed on the semiconductor substrate including the first and second grooves; And a gate conductive film serving as a second electrode formed to fill a groove on the gate insulating film.
또한, 본 발명은, 라인 타입의 리세스 형성 영역을 포함하는 주변 영역을 가지며, 제1전극으로 역할하는 반도체 기판 상에 패드산화막과 패드질화막을 형성하는 단계; 상기 패드질화막 상에 상기 리세스 형성 영역과 수직하는 방향을 따라 서로 격되게 라인 타입으로 패드질화막을 노출시키는 제1감광막패턴을 형성하는 단계; 상기 노출된 패드질화막을 식각하여 패드산화막을 노출시키는 단계; 상기 제1감광막패턴을 제거하는 단계; 상기 노출된 패드산화막을 산화 처리하는 단계; 상기 패드질화막을 제거하는 단계; 상기 산화 처리된 패드산화막을 포함한 반도체 기판 상에 리세스 형성 영역을 노출시키는 제2감광막패턴을 형성하는 단계; 상기 노출된 패드산화막과 반도체 기판을 식각하여 제1홈을 형성하는 단계; 상기 제2감광막패턴 을 제거하는 단계; 상기 제1홈과 수직하는 방향에 따라 형성된 패드산화막을 제거하여 제2홈을 형성하는 단계; 및 상기 제1홈 및 제2홈을 포함한 반도체 기판의 주변 영역 상에 유전막으로 역할하는 게이트절연막 및 상기 홈이 매립되도록 상기 게이트절연막 상에 제2전극으로 역할하는 게이트용 도전막을 형성하는 단계;를 포함하는 저장 캐패시터 형성방법을 제공한다.The present invention also provides a method, comprising: forming a pad oxide film and a pad nitride film on a semiconductor substrate having a peripheral region including a line type recess formation region and serving as a first electrode; Forming a first photoresist pattern on the pad nitride film, the first photosensitive film pattern exposing the pad nitride film in a line type, spaced apart from each other along a direction perpendicular to the recess formation region; Etching the exposed pad nitride layer to expose the pad oxide layer; Removing the first photoresist pattern; Oxidizing the exposed pad oxide film; Removing the pad nitride film; Forming a second photoresist layer pattern exposing a recess formation region on the semiconductor substrate including the oxidized pad oxide layer; Etching the exposed pad oxide layer and the semiconductor substrate to form a first groove; Removing the second photoresist pattern; Forming a second groove by removing the pad oxide film formed along a direction perpendicular to the first groove; And forming a gate insulating film serving as a dielectric film on the peripheral region of the semiconductor substrate including the first and second grooves, and a gate conductive film serving as a second electrode on the gate insulating film so that the grooves are filled. It provides a method of forming a storage capacitor comprising.
여기서, 상기 게이트절연막의 산화 처리는 열 산화공정으로 수행하는 것을 포함한다.Here, the oxidation treatment of the gate insulating film may be performed by a thermal oxidation process.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 본 발명의 기술적 원리를 설명하면, 리세스 게이트 프로세를 적용하는 저장 캐패시터에 관한 것으로, 제1깊이를 갖는 제1홈과 상기 제1홈과 수직한 방향에 따라 제2깊이를 갖는 제2홈을 구비되어, 이를 통해, 제1전극 역할을 하는 매트릭스 형상의 홈들을 구비한 반도체 기판 상에 저장 캐패시터가 형성되는 것을 특징으로 한다.First, the technical principle of the present invention relates to a storage capacitor to which a recess gate processor is applied, and includes a first groove having a first depth and a second depth in a direction perpendicular to the first groove. It is provided with two grooves, through which, the storage capacitor is formed on the semiconductor substrate having the grooves of the matrix shape serving as the first electrode.
이처럼, 반도체 기판 내에 제1홈과 제2홈의 매트릭스 형상의 홈들이 구비됨에 따라 반도체 소자의 고집적화에 따라 주변 영역의 좁은 면적에서 게이트절연막의 유효 면적을 증가시킬 수 있어 높은 용량을 가지는 저장 캐패시터를 확보할 수 있게 된다.As such, since the grooves of the matrix shape of the first and second grooves are provided in the semiconductor substrate, the effective area of the gate insulating layer may be increased in a narrow area of the peripheral area according to the high integration of the semiconductor device, thereby providing a storage capacitor having a high capacity. It can be secured.
도 2는 본 발명의 실시예에 따른 저장 캐패시터를 보여주는 평면도로서, 도 시된 바와 같이, 상기 저장 캐패시터는, 제1전극으로 역할하는 반도체 기판(200)의 저장 캐패시터 형성 영역에서 리세스 형성 영역 하부에 라인 타입의 제1깊이를 갖는 제1홈(H1)이 형성되고, 상기 제1홈(H1)과 수직한 방향에 따라 제2깊이를 갖는 제2홈(H2)이 형성되어, 이를 통해, 저장 캐패시터 형성 영역의 반도체 기판 내에 매트릭스 형상의 홈들이 형성되며, 상기 매트릭스 형상의 홈의 표면에 유전막으로 역할하는 게이트절연막(241)이 형성되고, 상기 게이트절연막(241)이 형성된 홈들이 매립되게 상기 게이트절연막 상에 제2전극으로 역할하는 게이트용 도전막(242)을 포함한다.FIG. 2 is a plan view illustrating a storage capacitor according to an exemplary embodiment of the present invention. As shown in the drawing, the storage capacitor may be formed under a recess formation region in a storage capacitor formation region of a
여기서, 상기 게이트절연막(241)은 산화막(Gate Oxide)으로 이루어짐으로써으로써, 이는, 상기 제1전극으로 역할하는 반도체 기판(200)과 제2전극으로 역할하는 게이트용 도전막(242) 사이에 개재되어 주변 영역의 저장 캐패시터(240) 역할을 수행하게 된다.Here, the
그리고, 상기 제1홈(H1)과 제2홈(2)으로 구성된 매트릭스 형상의 홈 표면에 게이트절연막(241)이 형성됨으로써, 이를 통해, 게이트절연막의 유효 면적은 증가되어 저장 캐패시터의 용량을 증가시킬 수 있다. In addition, the
자세하게는, 도 3a 내지 도 3g를 참조하여 본 발명의 실시예에 따른 리세스 게이트 프로세스를 적용한 저장 캐패시터 형성방법을 설명하도록 한다.In detail, a method of forming a storage capacitor using a recess gate process according to an exemplary embodiment of the present invention will be described with reference to FIGS. 3A to 3G.
도 3a를 참조하면, 라인 타입의 리세스 형성 영역을 포함한 저장 캐패시터 형성 영역을 포함하는 주변 영역을 가지며 제1전극으로 역할하는 반도체 기판(300) 상에 패드산화막(310)과 패드질화막(320)을 형성한다.Referring to FIG. 3A, a
그런다음, 상기 패드질화막(320) 상에 상기 리세스 형성 영역과 수직하는 방향을 따라 서로 이격되게 라인 타입으로 패드질화막(320)이 노출되도록 제1감광막패턴(M1)을 형성한다.Next, a first photoresist layer pattern M1 is formed on the
도 3b를 참조하면, 상기 제1감광막패턴(M1)을 식각마스크로 이용해서 상기 노출된 패드질화막을 식각하여 패드산화막(310)을 노출시킨다.Referring to FIG. 3B, the exposed pad nitride layer is etched using the first photoresist layer pattern M1 as an etching mask to expose the
이때, 상기 노출되는 패드산화막(310)은 리세스 형성 영역과 수직하는 방향에 따라 서로 이격되게 노출되는 형상을 갖게 된다.In this case, the exposed
그런다음, 상기 제1감광막패턴을 공지된 공정에 따라 제거한다.Then, the first photoresist pattern is removed according to a known process.
도 3c를 참조하면, 상기 패드질화막(320)에 의해 노출된 패드산화막(310)을 열 산화공정으로 산화 처리하여 리세스 형성 영역과 수직하는 방향에 따라 노출된 패드산화막(311) 부분을 두껍게 형성한다.Referring to FIG. 3C, the
도 3d를 참조하면, 상기 패드질화막을 제거한다.Referring to FIG. 3D, the pad nitride film is removed.
그런다음, 상기 산화 처리된 패드산화막(311)을 포함한 반도체 기판 상에 리세스 형성 영역을 노출시키는 제2감광막패턴(M2)을 형성한다.Next, a second photoresist pattern M2 is formed on the semiconductor substrate including the oxidized
여기서, 산화막 계열의 물질인 패드산화막이(311)이 형성되어 있으므로, 상기 제2감광막 패턴 형성시 제2감광막 패턴(M2)의 쓰러짐 현상을 억제할 수 있다.Here, since the
구체적으로, 종래의 리세스 게이트 형성 영역을 위한 감광막 패턴의 형성은 산화막 계열의 물질이 없는 반도체 기판 상에 형성됨에 따라 그 형성이 어려울 뿐만 아니라 미세의 감광막 패턴으로 인해 감광막 패턴의 쓰러짐 현상이 발생되었다.Specifically, the formation of the photoresist pattern for the conventional recess gate formation region is not only difficult to form as the photoresist pattern is formed on the semiconductor substrate without the oxide-based material, and the photoresist pattern collapses due to the fine photoresist pattern. .
이에, 본 발명에서는, 리세스 게이트 형성 영역과 수직한 방향에 따란 산화 막 계열의 물질인 패드산화막(311)이 형성됨으로써, 상기 제2감광막 패턴(M2)의 쓰러짐 현상을 방지할 수 있다.Accordingly, in the present invention, the
도 3e를 참조하면, 상기 제2감광막패턴(M2)을 식각마스크로 이용해서 노출된 패드산화막을 포함한 패드산화막을 제거함과 아울러 반도체 기판을 식각하여 라인 타입의 제1홈(H1)을 형성한다.Referring to FIG. 3E, the pad oxide layer including the exposed pad oxide layer is removed using the second photoresist layer pattern M2 as an etching mask, and the semiconductor substrate is etched to form a line type first groove H1.
그런다음, 상기 제2감광막패턴을 공지된 공정에 따라 제거한다.Then, the second photoresist pattern is removed according to a known process.
도 3f를 참조하면, 상기 제1홈(H1)과 수직하는 방향에 따라 형성된 패드산화막을 제거하여 제2깊이를 갖는 제2홈(H2)을 형성한다.Referring to FIG. 3F, a pad oxide film formed along a direction perpendicular to the first groove H1 is removed to form a second groove H2 having a second depth.
여기서, 저장 캐패시터 형성 영역에 상기 제1홈(H1)과 상기 제2홈(H2)의 형성으로 인하여 후속의 게이트절연막 유효 면적을 증가시킬 수 있으며, 이로 인해, 높은 용량의 캐패시터를 확보할 수 있게 된다.Here, the effective area of the subsequent gate insulating film may be increased due to the formation of the first groove H1 and the second groove H2 in the storage capacitor formation region, thereby securing a high capacitance capacitor. do.
도 3g를 참조하면, 상기 제1홈(H1) 및 제2홈(H2)으로 이루어진 매트릭스 형상의 홈들을 반도체 기판의 주변 영역 상에 유전막으로 역할하는 게이트절연막(341) 및 상기 홈(H1,H2)이 매립되도록 상기 게이트절연막(341) 상에 제2전극으로 역할하는 게이트용 도전막(342)을 형성하여, 이를 통해, 본 발명의 실시예에 따른 저장 캐패시터(340)를 형성한다.Referring to FIG. 3G, the matrix insulating grooves including the first grooves H1 and the second grooves H2 serve as dielectric layers on the peripheral region of the semiconductor substrate and the grooves H1 and H2. ) Is formed on the
아울러, 본 발명에 따른 주변 영역에서의 3차원 구조를 갖는 저장 캐패시터의 형성 공정은 셀 영역의 리세스 게이트 구조를 갖는 반도체 소자의 형성 공정 및 소자분리막의 형성 공정과 유사하기 때문에 주변 영역에 3차원 구조를 갖는 저장 캐패시터를 형성하기 위한 새로운 공정이 필요 없어 공정 부담이 없다. In addition, since the process of forming the storage capacitor having the three-dimensional structure in the peripheral region according to the present invention is similar to the process of forming the semiconductor device having the recess gate structure of the cell region and the process of forming the isolation layer, There is no need for a new process for forming a storage capacitor having a structure, so there is no process burden.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
이상에서와 같이, 본 발명은, 저장 캐패터 영역을 포함하는 주변 영역의 반도체 기판 내에 리세스 영역 방향으로 형성된 라인 타입의 홈과 상기 홈과 수직한 방향에 따라 형성된 홈이 구비됨으로써, 이를 통해, 게이트절연막의 유효 면적은 증가되어 저장 캐패시터의 용량을 증가시킬 수 있다. As described above, the present invention is provided by the line-type groove formed in the direction of the recess region and the groove formed along the direction perpendicular to the groove in the semiconductor substrate of the peripheral region including the storage capacitor region, thereby, The effective area of the gate insulating film may be increased to increase the capacity of the storage capacitor.
또한, 본 발명은 리세스 영역에 라인 타입의 산화막 계열의 물질이 형성됨에 따라, 이를 통해, 리세스 영역을 형성하기 위한 감광막 패턴을 안정적으로 형성할 수 있으며, 감광막 패턴의 쓰러짐 현상을 방지할 수 있다.In addition, according to the present invention, since a line-type oxide-based material is formed in the recess region, the photoresist pattern for forming the recess region may be stably formed, and the collapse of the photoresist pattern may be prevented. have.
Claims (3)
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Legal Events
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WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |