KR20080088093A - Method for forming metal interconnection layer of semiconductor device - Google Patents

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Abstract

A method for forming a metal wire of a semiconductor device is provided to prevent the exposure of the metal wire by forming an Ru layer on a surface of an upper portion of the metal wire when the metal wire is formed. A dielectric(110) is formed on a semiconductor substrate(100) where a lower structure is formed. The dielectric is etched to form a pattern(P) for a metal wire. A metal wire(120) is formed by gap-filling the pattern for a metal wire with a conductive layer. An Ru layer(130) is selectively formed only on a surface of the metal wire. An interlayer dielectric(140) is formed on the dielectric including the Ru layer. The interlayer dielectric is etched to form a hole(H) that exposes the Ru layer. The pattern for a metal wire is a contact hole and a trench. The metal wire is made of an aluminum layer or an aluminum alloy layer. The aluminum alloy layer is a layer containing copper or silicon. The metal wire is formed through at least one of PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), and ALD(Atomic Layer Deposition).

Description

반도체 소자의 금속배선 형성방법{METHOD FOR FORMING METAL INTERCONNECTION LAYER OF SEMICONDUCTOR DEVICE}METHOD FOR FORMING METAL INTERCONNECTION LAYER OF SEMICONDUCTOR DEVICE}

도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도.1A to 1F are cross-sectional views illustrating processes for forming metal wirings of a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 반도체 기판 110 : 절연막100 semiconductor substrate 110 insulating film

P : 금속배선용 패턴 112 : 베리어막P: Pattern for metal wiring 112: Barrier film

120 : 금속배선 130 : Ru막120: metal wiring 130: Ru film

140 : 층간절연막 H : 홀140: interlayer insulating film H: hole

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 보다 상세하게는, 하부 금속배선이 노출되는 것을 방지하여 소자 특성 및 신뢰성을 개선하고 반도체 소자의 제조 수율을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.The present invention relates to a method for forming a metal wiring of a semiconductor device, and more particularly, metal wiring of a semiconductor device that can prevent the lower metal wiring is exposed to improve device characteristics and reliability, and improve the manufacturing yield of the semiconductor device. It relates to a formation method.

일반적으로, 반도체 소자에는 소자와 소자 간, 또는, 배선과 배선 간을 전기 적으로 연결하기 위해 금속배선이 형성되며, 상기 금속배선의 형성 공정으로서 다마신 공정이 제안된 바 있다. 상기 다마신 공정은 절연막을 식각하여 트렌치를 형성한 다음, 상기 트렌치를 텅스텐, 알루미늄, 구리 등의 도전성 물질로 매립하여 금속배선을 형성하는 기술이며, 싱글-다마신(Single-Damascene) 공정과 듀얼-다마신(Dual-Damascene) 공정으로 나눌 수 있다.In general, a metal wiring is formed in the semiconductor device to electrically connect the device and the device, or the wiring and the wiring, and a damascene process has been proposed as a process for forming the metal wiring. The damascene process is a technique of forming a trench by etching an insulating film, and then embedding the trench with a conductive material such as tungsten, aluminum, or copper to form a metal wiring, and a single-damascene process and dual It can be divided into dual-Damascene process.

상기 다마신 공정의 적용하는 경우에는 다층 금속배선에서 상층 금속배선, 그리고, 상기 상층 금속배선과 하층 금속배선을 콘택시키기 위한 콘택콘택홀을 동시에 형성할 수 있을 뿐 아니라, 금속배선에 의해 발생하는 단차를 제거할 수 있으므로 후속 공정을 용이하게 하는 장점이 있다.In the case of applying the damascene process, not only the upper metal wiring and the contact contact hole for contacting the upper metal wiring and the lower metal wiring in the multilayer metal wiring can be formed at the same time, but also the steps generated by the metal wiring. Since it can be removed there is an advantage to facilitate the subsequent process.

한편, 60nm급 이상의 반도체 소자의 경우에는 상기 도전성 물질로서 텅스텐을 주로 사용해왔다. 그러나, 반도체 소자의 고집적화 추세에 따라 미세해진 52nm급 이하의 소자의 제조시, RC 딜레이(RC Delay) 현상이 심화되어 기존의 텅스텐으로는 원하는 성능을 얻을 수 없으므로 상기 텅스텐보다 비저항 측면에서 우수한 알루미늄을 도전성 물질로 적용하게 되었다.On the other hand, in the case of a semiconductor device of 60 nm or more, tungsten has been mainly used as the conductive material. However, when manufacturing a device of 52 nm or less, which has become finer according to the trend of higher integration of semiconductor devices, the RC delay phenomenon is intensified, so that the desired performance cannot be obtained with conventional tungsten. It was applied as a conductive material.

이하에서는, 종래 기술에 따른 반도체 소자의 금속배선 형성방법을 간략하게 설명하도록 한다.Hereinafter, a method of forming metal wirings of a semiconductor device according to the prior art will be briefly described.

먼저, 소정의 하부 구조물이 형성된 반도체 기판 상에 상기 하부 구조물을 덮도록 절연막을 증착한 후, 상기 절연막을 식각하여 콘택홀을 형성한다. 이어서, 상기 콘택홀을 포함한 기판 표면 상에 확산방지막을 형성한 다음, 상기 확산방지막이 형성된 기판 결과물 상에 상기 콘택홀을 매립하도록 금속막, 예컨데, 텅스텐막, 또는, 알루미늄막을 증착한다.First, an insulating film is deposited on a semiconductor substrate on which a predetermined lower structure is formed to cover the lower structure, and then the insulating film is etched to form a contact hole. Subsequently, a diffusion barrier film is formed on the substrate surface including the contact hole, and then a metal film, for example, a tungsten film, or an aluminum film is deposited to fill the contact hole on the substrate product on which the diffusion barrier film is formed.

계속해서, 상기 금속막에 대해 상기 절연막이 노출될 때까지 CMP(Chemical Mechanical Polishing), 또는, 에치백(Etch Back) 공정을 수행하여 평탄화시켜 플러그를 형성한다.Subsequently, the plug is formed by planarization by performing a chemical mechanical polishing (CMP) or an etch back process until the insulating film is exposed to the metal film.

다음으로, 상기 플러그 형성된 절연막 상에 제1층간절연막을 증착하고, 그리고 나서, 상기 제1층간절연막을 식각하여 상기 플러그를 노출시키는 금속배선용 트렌치를 형성한 후, 상기 금속배선용 트렌치가 형성된 기판 전면 상에 베리어막을 형성한다.Next, a first interlayer insulating film is deposited on the plug-formed insulating film, and then, the first interlayer insulating film is etched to form a metal wiring trench for exposing the plug, and then on the entire surface of the substrate on which the metal wiring trench is formed. A barrier film is formed on the substrate.

이어서, 상기 베리어막 상에 상기 금속배선용 트렌치를 완전 매립하도록 알루미늄막을 증착한 다음, 상기 알루미늄막에 대해 상기 제1층간절연막이 노출될 때까지 CMP, 또는, 에치백하여 다마신 공정을 적용한 하부 금속배선을 형성한다. 이때, 상기 플러그와 하부 금속배선은 듀얼 다마신 공정을 적용하여 형성해도 무방하다.Subsequently, an aluminum film is deposited to completely fill the metallization trench on the barrier film, and then the lower metal is subjected to CMP or etching back to the damascene process until the first interlayer insulating film is exposed to the aluminum film. Form the wiring. In this case, the plug and the lower metal wiring may be formed by applying a dual damascene process.

그런 다음, 상기 하부 금속배선을 포함한 기판 결과물 상에 제2층간절연막을 증착한 후, 상기 제2층간절연막을 식각하여 하부 금속배선을 노출시키는 홀을 형성한다. 계속해서, 상기 홀 내에 금속막을 매립하여 후속으로 형성될 상부 금속배선과 하부 금속배선을 연결하는 콘택플러그를 형성한다. 그리고 나서, 상기 콘택플러그가 형성된 기판 결과물 상에 상기 콘택플러그를 통해 하부 금속배선과 콘택되는 상부 금속배선을 형성한다.Thereafter, after depositing a second interlayer insulating film on the substrate product including the lower metal wiring, the second interlayer insulating film is etched to form holes for exposing the lower metal wiring. Subsequently, a contact plug is formed in the hole to connect the upper metal wiring and the lower metal wiring to be subsequently formed. Then, an upper metal wiring contacting the lower metal wiring through the contact plug is formed on the substrate product on which the contact plug is formed.

그러나, 전술한 종래 기술의 경우에는 상기 콘택플러그용 홀을 형성하기 위 한 식각 공정시 하부 금속배선의 알루미늄막이 노출되어 상기 식각 공정시 사용되는 식각 가스에 의해 알루미늄막이 손실되고 부식되며, 이 때문에, 소자 특성 및 신뢰성이 열화되며, 반도체 소자의 제조 수율이 저하된다.However, in the above-described prior art, the aluminum film of the lower metal wiring is exposed during the etching process for forming the contact plug hole, and the aluminum film is lost and corroded by the etching gas used in the etching process. Device characteristics and reliability deteriorate, and the production yield of semiconductor devices decreases.

본 발명은 다마신(Damascene) 공정을 적용한 금속배선의 형성시 하부 금속배선이 노출되는 것을 방지하여 상기 하부 금속배선이 손실되고 부식되는 것을 억제할 수 있는 반도체 소자의 금속배선 형성방법을 제공한다.The present invention provides a method for forming a metal wiring of a semiconductor device capable of preventing the lower metal wiring from being exposed and being corroded by preventing the lower metal wiring from being exposed when the metal wiring using the damascene process is applied.

또한, 본 발명은 상기 하부 금속배선이 손실되고 부식되는 것을 억제하여 소자 특성 및 신뢰성을 개선하고 반도체 소자의 제조 수율을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공한다.In addition, the present invention provides a method for forming a metal wiring of a semiconductor device that can suppress the loss and corrosion of the lower metal wiring to improve device characteristics and reliability, and improve the manufacturing yield of the semiconductor device.

본 발명에 따른 반도체 소자의 금속배선 형성방법은, 하부 구조물이 형성된 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 금속배선용 패턴을 형성하는 단계; 상기 금속배선용 패턴을 도전막으로 매립하여 금속배선을 형성하는 단계; 상기 금속배선의 표면에만 선택적으로 Ru막을 형성하는 단계; 상기 Ru막을 포함한 절연막 상에 층간절연막을 형성하는 단계; 및 상기 층간절연막을 식각하여 상기 Ru막을 노출시키는 홀을 형성하는 단계;를 포함한다.In accordance with another aspect of the present invention, a method of forming a metal wiring of a semiconductor device may include forming an insulating film on a semiconductor substrate on which a lower structure is formed; Etching the insulating film to form a metal wiring pattern; Filling the metal wiring pattern with a conductive film to form metal wiring; Selectively forming a Ru film only on a surface of the metal wiring; Forming an interlayer insulating film on the insulating film including the Ru film; And etching the interlayer insulating film to form a hole exposing the Ru film.

여기서, 상기 금속배선용 패턴은 콘택홀 및 트렌치이다.Here, the metal wiring pattern is a contact hole and a trench.

상기 금속배선은 알루미늄막, 또는, 알루미늄 합금막으로 형성한다.The metal wiring is formed of an aluminum film or an aluminum alloy film.

상기 알루미늄 합금막은 구리, 또는, 실리콘이 함유된 막이다.The aluminum alloy film is a film containing copper or silicon.

상기 금속배선은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 및 ALD(Atomic Layer Deposition) 중 적어도 하나 이상의 방식으로 형성한다.The metallization is formed by at least one of physical vapor deposition (PVD), chemical vapor deposition (CVD), and atomic layer deposition (ALD).

상기 금속배선을 형성하는 단계는, 상기 금속배선용 패턴이 형성된 기판 결과물 상에 상기 금속배선용 패턴을 매립하도록 도전막을 형성하는 단계; 및 상기 도전막을 상기 절연막이 노출될 때까지 CMP(Chemical Mechanical Polishing)하는 단계;를 포함한다.The forming of the metal wiring may include: forming a conductive film to fill the metal wiring pattern on a substrate product on which the metal wiring pattern is formed; And chemical mechanical polishing (CMP) the conductive film until the insulating film is exposed.

상기 금속배선용 패턴을 도전막으로 매립하여 금속배선을 형성하는 단계 후, 그리고, 상기 금속배선의 표면에만 선택적으로 Ru막을 형성하는 단계 전, 상기 금속배선이 형성된 기판 결과물을 350∼560℃의 온도로 열처리하는 단계;를 더 포함한다.After filling the metal wiring pattern with a conductive film to form metal wiring, and before forming the Ru film selectively on only the surface of the metal wiring, the substrate product on which the metal wiring is formed is heated to a temperature of 350 to 560 ° C. Further comprising a heat treatment.

상기 Ru막은 5∼200Å의 두께로 형성한다.The Ru film is formed to a thickness of 5 to 200 GPa.

상기 Ru막은 ALD, PE-ALD(Plasma Enhanced-Atomic Layer Deposition), CVD 및 Cycle-CVD 중 어느 하나의 방식으로 형성한다.The Ru film is formed by any one of ALD, Plasma Enhanced-Atomic Layer Deposition (PE-ALD), CVD, and Cycle-CVD.

상기 ALD, 또는, PE-ALD 방식은, 상기 Ru막이 금속배선의 표면에만 선택적으로 형성되도록 절연막 상에서의 인큐베이션 싸이클(Incubation Cycle) 이내로 수행한다.The ALD or PE-ALD method is performed within an incubation cycle on the insulating film so that the Ru film is selectively formed only on the surface of the metal wiring.

상기 인큐베이션 싸이클은 1∼400회이다.The incubation cycle is 1 to 400 times.

상기 CVD, 또는, Cycle-CVD 방식은, 상기 Ru막이 금속배선의 표면에만 선택적으로 형성되도록 절연막 상에서의 인큐베이션 타임(Incubation Time) 이내로 수 행한다.The CVD or Cycle-CVD method is performed within an incubation time on the insulating film so that the Ru film is selectively formed only on the surface of the metal wiring.

상기 인큐베이션 타임은 1∼300초이다.The incubation time is 1 to 300 seconds.

상기 PE-ALD 방식은, 5∼2000W의 플라즈마 파워를 사용하여 수행한다.The PE-ALD method is performed using a plasma power of 5 to 2000W.

상기 PE-ALD 방식은, NH3, N2O, O2, O3 및 H2 중 적어도 하나 이상의 가스를 사용하여 수행한다.The PE-ALD method is performed using at least one gas of NH 3 , N 2 O, O 2 , O 3, and H 2 .

상기 Ru막을 형성하는 단계 후, 그리고, 상기 Ru막을 포함한 절연막 상에 층간절연막을 형성하는 단계 전, 상기 Ru막이 형성된 기판 결과물에 대해 O2 플라즈마 처리를 수행하는 단계;를 더 포함한다.And performing an O 2 plasma treatment on the substrate product on which the Ru film is formed after the forming of the Ru film and before forming the interlayer insulating film on the insulating film including the Ru film.

상기 O2 플라즈마 처리는 5∼2000W의 플라즈마 파워를 사용하여 수행한다.The O 2 plasma treatment is performed using a plasma power of 5 to 2000W.

상기 O2 플라즈마 처리는 1∼200초 동안 수행한다.The O 2 plasma treatment is performed for 1 to 200 seconds.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은, 다마신(Damascene)공정을 통해 형성된 금속배선의 표면에만 선택적으로 Ru막을 형성한 다음, 상기 Ru막이 형성된 기판 결과물 상에 층간절연막을 증착하고, 그리고 나서, 상기 층간절연막을 식각하여 상기 Ru막을 노출시키는 홀을 형성한다. According to the present invention, a Ru film is selectively formed only on a surface of a metal wiring formed through a damascene process, an interlayer insulating film is deposited on a substrate resultant on which the Ru film is formed, and then the interlayer insulating film is etched to form the Ru film. A hole for exposing the Ru film is formed.

상기 Ru막은 후속 식각 공정시 금속배선이 식각 가스에 노출되는 것을 방지하기 위해 형성해주는 것이며, 금속막 상에서는 인큐베이션 싸이클(Incubation Cycle)없이 바로 증착이 이루어지는 성질을 가진다. 따라서, 상기 Ru막은 상기 인큐베이션 싸이클을 조절하여 알루미늄막 상에서만 선택적으로 형성할 수 있다.The Ru film is formed to prevent the metal wiring from being exposed to the etching gas during the subsequent etching process, and the Ru film is directly deposited without an incubation cycle. Therefore, the Ru film may be selectively formed only on the aluminum film by adjusting the incubation cycle.

상기 알루미늄막 상에 Ru막이 형성되는 동안 산화막 재질의 절연막 상에 어느 정도의 Ru 성분이 핵생성 되더라도, 상기 절연막 상에서는 연속적인 Ru막이 형성되지 않기 때문에, 금속배선간 쇼트(Short)가 발생되지는 않는다.Even if some Ru component is nucleated on an oxide insulating film while the Ru film is formed on the aluminum film, since a continuous Ru film is not formed on the insulating film, a short between metal wirings does not occur. .

따라서, 본 발명은 상기 금속배선의 표면에만 선택적으로 Ru막을 형성함으로써, 상기 홀을 형성하기 위한 식각 공정시 금속배선의 표면에 형성된 Ru막이 노출될 뿐, 상기 Ru막 아래의 금속배선은 노출되지 않으므로, 상기 식각 공정시 사용되는 식각 가스에 의해 금속배선이 손실되고 부식되는 것을 방지할 수 있으며, 이를 통해, 소자 특성 및 신뢰성을 개선하고 반도체 소자의 제조 수율을 향상시킬 수 있다.Accordingly, the present invention selectively forms a Ru film only on the surface of the metal wiring, so that only the Ru film formed on the surface of the metal wiring is exposed during the etching process for forming the hole, and the metal wiring under the Ru film is not exposed. In addition, it is possible to prevent the metal wiring from being lost and corroded by the etching gas used in the etching process, thereby improving device characteristics and reliability and improving manufacturing yield of the semiconductor device.

도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도이다.1A to 1F are cross-sectional views illustrating processes of forming metal wirings of a semiconductor device in accordance with an embodiment of the present invention.

도 1a를 참조하면, 게이트와 캐패시터를 비롯한 소정의 하부 구조물(도시안됨)들이 형성된 반도체 기판(100) 상에 상기 하부 구조물들을 덮도록 산화막 재질의 절연막(110)을 형성한다.Referring to FIG. 1A, an insulating film 110 made of an oxide film is formed on a semiconductor substrate 100 on which a predetermined lower structure (not shown) including a gate and a capacitor are formed.

도 1b를 참조하면, 상기 절연막 상에 금속배선 형성 영역을 노출시키는 마스크패턴(도시안됨)을 형성한 다음, 상기 마스크패턴에 의해 노출된 절연막(110) 부분을 식각하여 금속배선용 패턴(P)을 형성한다. 그리고 나서, 상기 마스크패턴을 제거한다. 이때, 상기 금속배선용 패턴(P)은 콘택홀 및 트렌치 구조로 형성한다. Referring to FIG. 1B, a mask pattern (not shown) for exposing a metal wiring forming region is formed on the insulating film, and then a portion of the insulating film 110 exposed by the mask pattern is etched to form a metal wiring pattern P. Referring to FIG. Form. Then, the mask pattern is removed. In this case, the metal wiring pattern P is formed in a contact hole and a trench structure.

도 1c를 참조하면, 상기 금속배선용 패턴(P) 내에 상기 금속배선용 패턴(P)의 프로파일을 따라 확산방지용 베리어막(112)을 형성한다. 이때, 상기 금속배선용 패턴(P)과 콘택되는 하부 구조물이 폴리실리콘막으로 이루어진 경우에는, 실리사이드를 형성하는 원소들, 예컨데, Ti, Co, Ni, Pt 등과 같은 원소들을 먼저 증착하여 금속실리사이드막을 형성한 다음에, 상기 금속실리사이드막 상에 베리어막(112)을 형성함이 바람직하다.Referring to FIG. 1C, the barrier layer 112 for preventing diffusion is formed in the metal wiring pattern P along the profile of the metal wiring pattern P. Referring to FIG. In this case, when the lower structure that is in contact with the metal wiring pattern P is made of a polysilicon film, elements forming silicide, for example, elements such as Ti, Co, Ni, Pt, etc. are first deposited to form a metal silicide film. Next, it is preferable to form the barrier film 112 on the metal silicide film.

이어서, 상기 베리어막(112)을 포함한 기판(100) 결과물 상에 상기 금속배선용 패턴(P)을 매립하도록 도전막을 형성한다. Subsequently, a conductive film is formed to fill the metal wiring pattern P on the substrate 100 including the barrier film 112.

상기 금속배선(120)은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 및 ALD(Atomic Layer Deposition) 중 적어도 하나 이상의 방식을 통해 알루미늄막이나 알루미늄 합금막, 바람직하게는, 알루미늄막으로 형성하며, 상기 알루미늄 합금막으로 형성하는 경우에는 구리, 또는, 실리콘이 함유된 알루미늄막으로 형성한다.The metal wiring 120 is formed of an aluminum film or an aluminum alloy film, preferably, an aluminum film through at least one of physical vapor deposition (PVD), chemical vapor deposition (CVD), and atomic layer deposition (ALD). In the case of forming the aluminum alloy film, an aluminum film containing copper or silicon is formed.

예를 들어, 상기 금속배선(120)을 PVD 방식이나 CVD 방식을 통해 형성하는 방법도 가능하며, 먼저 CVD 방식을 통해 제1알루미늄막을 증착한 후, 다시 PVD 방식을 통해 제1알루미늄막 상에 제2알루미늄막을 증착하여 금속배선(120)을 형성하는 방법도 가능하다.For example, the metal wiring 120 may be formed by a PVD method or a CVD method. First, a first aluminum film may be deposited by a CVD method, and then a first aluminum film may be formed on the first aluminum film by a PVD method. It is also possible to form a metal wiring 120 by depositing an aluminum film.

계속해서, 상기 알루미늄막 내에 잔존하는 공공이 매립되도록 기판(100) 결과물을 350∼560℃ 정도의 온도로 열처리한 다음, 상기 알루미늄막을 상기 절연막(110)이 노출될 때까지 CMP(Chemical Mechanical Polishing)하여 금속배선(120) 을 형성한다.Subsequently, the substrate 100 is heat-treated at a temperature of about 350 to 560 ° C. so that the remaining pores are filled in the aluminum film, and then the aluminum film is subjected to chemical mechanical polishing (CMP) until the insulating film 110 is exposed. To form the metal wiring 120.

도 1d를 참조하면, 상기 금속배선(120)의 표면에만 선택적으로 5∼200Å 정도 두께의 Ru막(130)을 형성한다. 상기 Ru막(130)은 ALD, PE-ALD(Plasma Enhanced-Atomic Layer Deposition), CVD 및 Cycle-CVD 중 어느 하나의 방식으로 형성한다.Referring to FIG. 1D, a Ru film 130 having a thickness of about 5 to 200 선택 is selectively formed only on the surface of the metal wire 120. The Ru film 130 is formed by any one of ALD, Plasma Enhanced-Atomic Layer Deposition (PE-ALD), CVD, and Cycle-CVD.

상기 Ru막(130)을 ALD, 또는, PE-ALD 방식으로 형성하는 경우에 상기 ALD, 또는, PE-ALD 방식은 상기 Ru막(130)이 금속배선(120)의 표면에만 선택적으로 형성되도록 절연막(110) 상에서의 인큐베이션 싸이클(Incubation Cycle) 이내, 바람직하게는, 400회 이내(1∼400회) 정도로 수행한다.When the Ru film 130 is formed by the ALD or PE-ALD method, the ALD or PE-ALD method uses the insulating film so that the Ru film 130 is selectively formed only on the surface of the metal wiring 120. It is performed within an incubation cycle on (110), preferably within 400 times (1 to 400 times).

상기 Ru막(130)을 CVD, 또는, Cycle-CVD 방식으로 형성하는 경우에 상기 CVD, 또는, Cycle-CVD 방식은 상기 Ru막(130)이 금속배선(120)의 표면에만 선택적으로 형성되도록 절연막(110) 상에서의 인큐베이션 타임(Incubation Time) 이내, 바람직하게는, 5분 이내(1∼300초) 정도로 수행한다.In the case where the Ru film 130 is formed by CVD or Cycle-CVD, the CVD or Cycle-CVD method may include an insulating film so that the Ru film 130 is selectively formed only on the surface of the metal wiring 120. It is performed within the Incubation Time on (110), preferably within 5 minutes (1 to 300 seconds).

또한, 상기 Ru막(130)을 PE-ALD 방식으로 형성하는 경우에는, 5∼2000W 정도의 플라즈마 파워 및 NH3, N2O, O2, O3 및 H2 중 적어도 하나 이상의 가스를 사용하여 수행한다.In addition, when the Ru film 130 is formed by the PE-ALD method, plasma power of about 5 to 2000 W and at least one gas of NH 3 , N 2 O, O 2 , O 3, and H 2 may be used. Perform.

다음으로, 상기 절연막(110) 상에 미세하게 형성된 Ru 성분이 제거되도록 상기 Ru막(130) 이 형성된 기판(100) 결과물에 대해 O2 플라즈마 처리를 수행함이 바람직하다. 상기 O2 플라즈마 처리는 5∼2000W 정도의 플라즈마 파워를 사용하여 1∼200초 정도 동안 수행한다.Next, it is preferable to perform O 2 plasma treatment on the resultant of the substrate 100 on which the Ru film 130 is formed so that the Ru component formed on the insulating film 110 is removed. The O 2 plasma treatment is performed for about 1 to 200 seconds using a plasma power of about 5 to 2000W.

도 1e를 참조하면, 상기 Ru막(130)을 포함한 절연막(110) 상에 층간절연막(140)을 형성한다.Referring to FIG. 1E, an interlayer insulating film 140 is formed on the insulating film 110 including the Ru film 130.

도 1f를 참조하면, 상기 층간절연막(140)을 식각하여 상기 Ru막(130)을 노출시키는 홀(H)을 형성한다. 이때, 상기 식각 공정은 F를 포함하는 식각 가스를 사용하는 건식 식각 방식으로 수행하며, 금속배선(120) 상부 표면의 Ru막(130)이 식각 정지막 역할을 함으로써, 상기 금속배선(120)이 노출되지 않는다.Referring to FIG. 1F, the interlayer insulating layer 140 is etched to form a hole H exposing the Ru layer 130. In this case, the etching process may be performed by a dry etching method using an etching gas including F, and the metal layer 120 may serve as an etch stop layer by the Ru layer 130 on the upper surface of the metal line 120. It is not exposed.

이후, 도시지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 금속배선을 완성한다.Thereafter, although not shown, a series of subsequent known processes are sequentially performed to complete the metallization of the semiconductor device according to the embodiment of the present invention.

여기서, 본 발명은 금속배선의 상부 표면에만 Ru막을 선택적으로 형성함으로써 후속 식각 공정시 식각 가스에 금속배선이 노출되는 것을 방지할 수 있으므로, 상기 금속배선이 손실 및 부식되는 것을 방지할 수 있으며, 이를 통해, 소자 특성 및 신뢰성을 개선하고 반도체 소자의 제조수율을 향상시킬 수 있다.The present invention can prevent the metal wiring from being exposed to the etching gas during the subsequent etching process by selectively forming the Ru film only on the upper surface of the metal wiring, thereby preventing the metal wiring from being lost and corroded. Through this, it is possible to improve device characteristics and reliability and to improve manufacturing yield of semiconductor devices.

한편, 전술한 본 발명의 실시예의 경우에는 하부 구조물과 콘택하는 콘택플러그와 금속배선을 동시에 형성하는 듀얼 다마신(Dual Damascene) 공정을 적용하였지만, 상기 콘택플러그와 금속배선을 싱글 다마신(Single Damascene) 다마신 공정을 적용하여 따로 형성하는 방법도 가능하다.Meanwhile, in the above-described embodiment of the present invention, a dual damascene process for simultaneously forming a contact plug and a metal wiring contacting the lower structure is applied, but the single plug damascene is used for the contact plug and the metal wiring. ) It is also possible to form separately by applying the damascene process.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 다마신(Damascene) 공정을 적용하는 금속배선의 형성시 상기 금속배선 상부의 표면에 Ru막을 형성함으로써, 후속 식각 공정시 금속배선이 노출되는 것을 방지할 수 있다.As described above, the present invention can prevent the metal wiring from being exposed during the subsequent etching process by forming a Ru film on the upper surface of the metal wiring when the metal wiring to which the damascene process is applied is formed.

또한, 본 발명은 상기 금속배선이 노출되는 것을 방지하여 식각 가스에 의해 금속배선이 손실 및 부식되는 것을 방지할 수 있으며, 이를 통해, 소자 특성 및 신뢰성을 개선하고 반도체 소자의 제조수율을 향상시킬 수 있다.In addition, the present invention can prevent the metal wiring from being exposed to prevent the metal wiring from being lost and corroded by the etching gas, thereby improving the device characteristics and reliability and improve the manufacturing yield of the semiconductor device. have.

Claims (18)

하부 구조물이 형성된 반도체 기판 상에 절연막을 형성하는 단계;Forming an insulating film on the semiconductor substrate on which the lower structure is formed; 상기 절연막을 식각하여 금속배선용 패턴을 형성하는 단계;Etching the insulating film to form a metal wiring pattern; 상기 금속배선용 패턴을 도전막으로 매립하여 금속배선을 형성하는 단계;Filling the metal wiring pattern with a conductive film to form metal wiring; 상기 금속배선의 표면에만 선택적으로 Ru막을 형성하는 단계;Selectively forming a Ru film only on a surface of the metal wiring; 상기 Ru막을 포함한 절연막 상에 층간절연막을 형성하는 단계; 및Forming an interlayer insulating film on the insulating film including the Ru film; And 상기 층간절연막을 식각하여 상기 Ru막을 노출시키는 홀을 형성하는 단계;Etching the interlayer insulating film to form a hole exposing the Ru film; 를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.Metal wiring forming method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 금속배선용 패턴은 콘택홀 및 트렌치인 것을 특징으로 반도체 소자의 금속배선 형성방법.The metal wiring pattern is a contact hole and a trench, characterized in that the metal wiring forming method of the semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 금속배선은 알루미늄막, 또는, 알루미늄 합금막으로 형성하는 것을 특징으로 반도체 소자의 금속배선 형성방법.The metal wiring may be formed of an aluminum film or an aluminum alloy film. 제 3 항에 있어서,The method of claim 3, wherein 상기 알루미늄 합금막은 구리, 또는, 실리콘이 함유된 막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.And the aluminum alloy film is copper or silicon-containing film. 제 1 항에 있어서,The method of claim 1, 상기 금속배선은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 및 ALD(Atomic Layer Deposition) 중 적어도 하나 이상의 방식으로 형성하는 것을 특징으로 반도체 소자의 금속배선 형성방법.The metal wiring may be formed by at least one of physical vapor deposition (PVD), chemical vapor deposition (CVD), and atomic layer deposition (ALD). 제 1 항에 있어서,The method of claim 1, 상기 금속배선을 형성하는 단계는,Forming the metal wires, 상기 금속배선용 패턴이 형성된 기판 결과물 상에 상기 금속배선용 패턴을 매립하도록 도전막을 형성하는 단계; 및Forming a conductive film to fill the metal wiring pattern on a substrate product on which the metal wiring pattern is formed; And 상기 도전막을 상기 절연막이 노출될 때까지 CMP(Chemical Mechanical Polishing)하는 단계;Chemical mechanical polishing (CMP) the conductive film until the insulating film is exposed; 를 포함하는 것을 특징으로 반도체 소자의 금속배선 형성방법.Forming a metal wiring of the semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 금속배선용 패턴을 도전막으로 매립하여 금속배선을 형성하는 단계 후, 그리고, 상기 금속배선의 표면에만 선택적으로 Ru막을 형성하는 단계 전,After filling the metal wiring pattern with a conductive film to form a metal wiring, and before the step of selectively forming a Ru film only on the surface of the metal wiring, 상기 금속배선이 형성된 기판 결과물을 350∼560℃의 온도로 열처리하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.And heat-treating the resultant of the substrate on which the metal wiring is formed at a temperature of 350 to 560 ° C. 제 1 항에 있어서,The method of claim 1, 상기 Ru막은 5∼200Å의 두께로 형성하는 것을 특징으로 반도체 소자의 금속배선 형성방법.And the Ru film is formed to a thickness of 5 to 200 micrometers. 제 1 항에 있어서,The method of claim 1, 상기 Ru막은 ALD, PE-ALD(Plasma Enhanced-Atomic Layer Deposition), CVD 및 Cycle-CVD 중 어느 하나의 방식으로 형성하는 것을 특징으로 반도체 소자의 금속배선 형성방법.The Ru film is formed by any one of ALD, Plasma Enhanced-Atomic Layer Deposition (PE-ALD), CVD, and Cycle-CVD. 제 9 항에 있어서,The method of claim 9, 상기 ALD, 또는, PE-ALD 방식은, 상기 Ru막이 금속배선의 표면에만 선택적으로 형성되도록 절연막 상에서의 인큐베이션 싸이클(Incubation Cycle) 이내로 수행하는 것을 특징으로 반도체 소자의 금속배선 형성방법.The ALD or PE-ALD method is a metal wiring forming method of a semiconductor device, characterized in that performed within an incubation cycle (Incubation Cycle) on the insulating film so that the Ru film is selectively formed only on the surface of the metal wiring. 제 10 항에 있어서,The method of claim 10, 상기 인큐베이션 싸이클은 1∼400회인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The incubation cycle is a metal wiring forming method of a semiconductor device, characterized in that 1 to 400 times. 제 9 항에 있어서,The method of claim 9, 상기 CVD, 또는, Cycle-CVD 방식은, 상기 Ru막이 금속배선의 표면에만 선택적으로 형성되도록 절연막 상에서의 인큐베이션 타임(Incubation Time) 이내로 수행하는 것을 특징으로 반도체 소자의 금속배선 형성방법.The CVD or Cycle-CVD method is a metal wiring forming method of the semiconductor device, characterized in that performed within the incubation time (Incubation Time) on the insulating film so that the Ru film is selectively formed only on the surface of the metal wiring. 제 12 항에 있어서,The method of claim 12, 상기 인큐베이션 타임은 1∼300초인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.And said incubation time is 1 to 300 seconds. 제 9 항에 있어서,The method of claim 9, 상기 PE-ALD 방식은, 5∼2000W의 플라즈마 파워를 사용하여 수행하는 것을 특징으로 반도체 소자의 금속배선 형성방법.The PE-ALD method is performed using plasma power of 5 to 2000W. 제 9 항에 있어서,The method of claim 9, 상기 PE-ALD 방식은, NH3, N2O, O2, O3 및 H2 중 적어도 하나 이상의 가스를 사용하여 수행하는 것을 특징으로 반도체 소자의 금속배선 형성방법.The PE-ALD method is performed by using at least one or more gases of NH 3 , N 2 O, O 2 , O 3, and H 2 . 제 1 항에 있어서,The method of claim 1, 상기 Ru막을 형성하는 단계 후, 그리고, 상기 Ru막을 포함한 절연막 상에 층간절연막을 형성하는 단계 전,After the forming of the Ru film and before forming the interlayer insulating film on the insulating film including the Ru film, 상기 Ru막이 형성된 기판 결과물에 대해 O2 플라즈마 처리를 수행하는 단계;를 더 포함하는 것을 특징으로 반도체 소자의 금속배선 형성방법.And performing an O 2 plasma treatment on the substrate product having the Ru film formed thereon. 제 16 항에 있어서,The method of claim 16, 상기 O2 플라즈마 처리는 5∼2000W의 플라즈마 파워를 사용하여 수행하는 것을 특징으로 반도체 소자의 금속배선 형성방법.The method of forming a metal wiring of a semiconductor device, characterized in that the O 2 plasma treatment is performed using a plasma power of 5 ~ 2000W. 제 16 항에 있어서,The method of claim 16, 상기 O2 플라즈마 처리는 1∼200초 동안 수행하는 것을 특징으로 반도체 소자의 금속배선 형성방법.Wherein the O 2 plasma treatment is performed for 1 to 200 seconds.
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