KR20080087444A - Semiconductor package and method of manufacturing the same - Google Patents

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lower semiconductor
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이찬선
문기일
정영희
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Abstract

A semiconductor package and a method for manufacturing the same are provided to prevent the leaning of a conductive wire having a long length by arranging a support member on an upper surface of a lower semiconductor chip. Bonding pads(15) are arranged at an edge of a base substrate(10). A lower semiconductor chip(20) is mounted on the base substrate. The lower semiconductor chip and the bonding pads are electrically connected to each other. A support member(40) is arranged on the base substrate. The support member exposes the bonding pads and covers the lower semiconductor chip and the base substrate. An upper semiconductor chip(50) is mounted on the support member. A flexible wire fixing member(45) is arranged on the support member. A conductive wire crosses the flexible wire fixing member to electrically connect the upper semiconductor chip to the bonding pad. The wire fixing member is hardened. Before the wire fixing member is hardened, a spacer is arranged on the lower semiconductor chip.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}Semiconductor package and manufacturing method therefor {SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}

도 1은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 평면도이다.1 is a plan view illustrating a semiconductor package according to an embodiment of the present invention.

도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1.

도 3 및 도 4는 본 발명의 일실시예에 의한 반도체 패키지의 제조 방법을 도시한 단면도들이다.3 and 4 are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

반도체 패키지 및 이의 제조 방법이 개시되어 있다. 보다 구체적으로, 본 발명은 적층 반도체 칩의 범프 및 기판의 본딩 패드를 연결하는 와이어들의 쏠림(sweep)에 따른 쇼트를 방지한 반도체 패키지의 제조 방법에 관한 것이다.A semiconductor package and a method of manufacturing the same are disclosed. More specifically, the present invention relates to a method of manufacturing a semiconductor package that prevents shorting due to the sweep of wires connecting the bumps of the laminated semiconductor chip and the bonding pads of the substrate.

일반적인 반도체 소자는 순도 높은 실리콘으로 이루어진 실리콘 웨이퍼에 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 선별하여 패키징하는 반도체 패키징 공정 등을 통해 제조된다.A general semiconductor device is manufactured through a semiconductor chip manufacturing process for manufacturing a semiconductor chip on a silicon wafer made of high purity silicon, a die sorting process for electrically inspecting the semiconductor chip, and a semiconductor packaging process for selecting and packaging good semiconductor chips.

반도체 패키징 공정은 일반적으로 반도체 소자 제조 공정을 통해 제조된 반 도체 칩을 기판(또는 리드 프레임)상에 다이 어탯치하는 공정, 반도체 칩의 범프 및 기판에 형성된 본딩 패드를 도전성 와이어로 본딩하는 와이어 본딩 공정,반도체 칩 및 도전성 와이어를 에폭시 수지 등으로 밀봉하는 봉지 공정을 포함한다.The semiconductor packaging process is generally a process of die attaching a semiconductor chip manufactured through a semiconductor device manufacturing process onto a substrate (or a lead frame), wire bonding bonding a bump of the semiconductor chip and a bonding pad formed on the substrate with a conductive wire. A step of sealing the semiconductor chip and the conductive wire with an epoxy resin or the like.

최근 들어, 반도체 패키지 공정의 기술 개발에 따라 적어도 2 개 이상의 반도체 칩을 적층 배치하는 적층 반도체 패키지의 제조 기술이 개발되고 있다.In recent years, according to the technology development of the semiconductor package process, the manufacturing technology of the laminated semiconductor package which laminates at least 2 or more semiconductor chips is developed.

그러나, 적층 반도체 패키지에서, 상부 반도체 칩의 범프 및 기판의 본딩 패드를 도전성 와이어로 와이어 본딩할 경우 도전성 와이어의 길이가 길어져 봉지 공정 중 도전성 와이어들의 쏠림(sweep)이 발생되고 이로 인해 도전성 와이어들 끼리 전기적으로 쇼트 되는 등의 문제점이 발생 되고 있다.However, in the laminated semiconductor package, when the bumps of the upper semiconductor chip and the bonding pads of the substrate are wire-bonded with the conductive wires, the length of the conductive wires is increased to cause the conductive wires to be swung during the encapsulation process, thereby causing the conductive wires to be separated from each other. Problems such as an electrical short have occurred.

최근, 이와 같은 도전성 와이어들의 쏠림을 방지하기 위해 유동성 물질을 하부 반도체 칩 상에 배치하고 도전성 와이어의 일부가 유동성 물질에 묻히도록 한 후 유동성 물질을 경화시켜 도전성 와이어의 쏠림을 해결하는 기술이 개발된 바 있다.Recently, in order to prevent the pulling of the conductive wires, a technique has been developed in which a flowable material is disposed on a lower semiconductor chip, a portion of the conductive wire is buried in the flowable material, and then hardened. There is a bar.

그러나, 상술한 방법에 의하여 도전성 와이어의 쏠림을 해결하기 위해서는 하부 반도체 칩의 면적이 유동성 물질을 도포하기에 충분할 정도로 커야 하나 최근 하부 반도체 칩의 면적이 크게 감소 되면서 유동성 물질을 하부 반도체 칩에 도포하기 어려워 도전성 와이어의 쏠림 문제가 다시 발생 되고 있다.However, in order to solve the deflection of the conductive wire by the above-described method, the area of the lower semiconductor chip should be large enough to apply the flowable material, but recently, the area of the lower semiconductor chip has been greatly reduced to apply the flowable material to the lower semiconductor chip. It is difficult, and the problem of the twisting of the conductive wire is occurring again.

본 발명의 하나의 목적은 하부 반도체 칩의 면적이 작더라도 유동성 물질이 도포되는 영역을 확보하여 도전성 와이어의 쏠림에 따른 쇼트를 해결한 반도체 패 키지를 제공함에 있다.One object of the present invention is to provide a semiconductor package that solves a short caused by the induction of the conductive wire by securing a region to which the flowable material is applied even if the area of the lower semiconductor chip is small.

본 발명의 다른 목적은 상기 반도체 패키지의 제조 방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing the semiconductor package.

본 발명의 하나의 목적을 구현하기 위한 반도체 패키지는 에지에 본딩 패드들이 배치된 베이스 기판, 상기 베이스 기판상에 배치되며 상기 본딩 패드들과 전기적으로 접속된 하부 반도체 칩, 상기 본딩 패드들은 노출하고, 상기 하부 반도체 칩 및 상기 베이스 기판은 덮는 서포트 부재, 상기 서포트 부재 상에 배치된 상부 반도체 칩, 상기 서포트 부재 상에 배치된 와이어 고정 부재 및 상기 상부 반도체 칩으로부터 상기 와이어 고정 부재를 가로질러 상기 본딩 패드에 전기적으로 접속된 도전성 와이어를 포함한다.According to an aspect of the present invention, a semiconductor package includes a base substrate having bonding pads disposed at an edge thereof, a lower semiconductor chip disposed on the base substrate and electrically connected to the bonding pads, and exposing the bonding pads. The lower semiconductor chip and the base substrate cover the support member, the upper semiconductor chip disposed on the support member, the wire fixing member disposed on the support member, and the bonding pad across the wire fixing member from the upper semiconductor chip. It includes a conductive wire electrically connected to.

본 발명의 다른 목적을 구현하기 위한 반도체 패키지의 제조 방법은 에지에 본딩 패드들이 배치된 베이스 기판을 마련하는 단계, 상기 베이스 기판상에 하부 반도체 칩을 실장하는 단계, 상기 하부 반도체 칩 및 상기 본딩 패드를 전기적으로 연결하는 단계, 상기 베이스 기판상에 상기 본딩 패드들은 노출하고 상기 하부 반도체 칩 및 상기 베이스 기판을 덮는 서포트 부재를 배치하는 단계, 상기 서포트 부재 상에 상부 반도체 칩을 실장하는 단계, 상기 서포트 부재 상에 유동성 와이어 고정 부재를 배치하는 단계, 도전성 와이어로 상기 유동성 와이어 고정 부재를 가로질러 상기 상부 반도체 칩 및 상기 본딩 패드를 전기적으로 접속하는 단계 및 상기 와이어 고정 부재를 경화시키는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor package, the method including: providing a base substrate having bonding pads disposed at an edge thereof, mounting a lower semiconductor chip on the base substrate, and forming the lower semiconductor chip and the bonding pad; Electrically connecting the substrate to the substrate, exposing the bonding pads on the base substrate, and disposing a support member covering the lower semiconductor chip and the base substrate; mounting an upper semiconductor chip on the support member; Disposing a flowable wire anchoring member on the member, electrically connecting the upper semiconductor chip and the bonding pad across the flowable wire anchoring member with a conductive wire, and curing the wire anchoring member.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. Hereinafter, a semiconductor package and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings. Those skilled in the art can implement the present invention in various other forms without departing from the technical spirit of the present invention.

도 1은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.1 is a plan view illustrating a semiconductor package according to an embodiment of the present invention. FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1.

도 1 및 도 2를 참조하면, 반도체 패키지(100)는 베이스 기판(10), 하부 반도체 칩(20), 서포트 부재(40), 상부 반도체 칩(50), 와이어 고정 부재(45) 및 도전성 와이어(25,55)를 포함한다.1 and 2, the semiconductor package 100 includes a base substrate 10, a lower semiconductor chip 20, a support member 40, an upper semiconductor chip 50, a wire fixing member 45, and a conductive wire. (25,55).

베이스 기판(10)은, 평면상에서 보았을 때, 직사각형 형상을 갖는다. 본 실시예에서, 베이스 기판(10)은 에지를 따라 복수개의 본딩 패드(15)들이 배치된 인쇄회로기판일 수 있다.The base substrate 10 has a rectangular shape in plan view. In the present embodiment, the base substrate 10 may be a printed circuit board on which a plurality of bonding pads 15 are disposed along an edge.

하부 반도체 칩(20)은 베이스 기판(10)의 상면에 배치된다. 본 실시예에서, 하부 반도체 칩(20)은 베이스 기판(10)의 중앙에 대하여 일측으로 편심되어 배치된다. 하부 반도체 칩(20)의 범프(미도시) 및 베이스 기판(10) 상에 형성된 복수개의 본딩 패드(15)들의 일부 또는 전부는 도전성 와이어(25)에 의하여 와이어 본딩된다.The lower semiconductor chip 20 is disposed on the upper surface of the base substrate 10. In the present embodiment, the lower semiconductor chip 20 is disposed eccentrically to one side with respect to the center of the base substrate 10. Bumps (not shown) of the lower semiconductor chip 20 and some or all of the plurality of bonding pads 15 formed on the base substrate 10 are wire bonded by the conductive wire 25.

서포트 부재(40)는 하부 반도체 칩(20)의 상부에 배치된다. 서포트 부재(40)의 평면적은 하부 반도체 칩(20)의 평면적 보다는 크고 베이스 기판(10)의 평면적 보다는 작다. 하부 반도체 칩(20)의 평면적보다 큰 서포트 부재(40)는 협소한 하부 반도체 칩(20)의 면적을 증가시킨 것과 동일한 효과를 발생한다. 본 실시예에서 서포트 부재(40)는 절연 물질 또는 반도체 물질을 포함할 수 있다. 본 실시예에서, 서포트 부재(40)는 하부 반도체 칩 및 후술 될 상부 반도체 칩과 동일한 열팽창 계수를 갖는 베어 반도체 칩을 사용하는 것이 바람직하다.The support member 40 is disposed above the lower semiconductor chip 20. The planar area of the support member 40 is larger than that of the lower semiconductor chip 20 and smaller than that of the base substrate 10. The support member 40 larger than the planar area of the lower semiconductor chip 20 produces the same effect as that of increasing the area of the narrow lower semiconductor chip 20. In this embodiment, the support member 40 may include an insulating material or a semiconductor material. In this embodiment, the support member 40 preferably uses a bare semiconductor chip having the same thermal expansion coefficient as the lower semiconductor chip and the upper semiconductor chip to be described later.

한편, 하부 반도체 칩(20)의 상부에 하부 반도체 칩(20)의 평면적보다 큰 서포트 부재(40)를 배치할 경우, 하부 반도체 칩(20)의 범프 및 베이스 기판(10)의 본딩 패드(15)를 전기적으로 연결하는 도전성 와이어(15)가 서포트 부재(40)가 간섭을 일으킬 수 있다.On the other hand, when the support member 40 larger than the planar area of the lower semiconductor chip 20 is disposed on the lower semiconductor chip 20, the bumps of the lower semiconductor chip 20 and the bonding pads 15 of the base substrate 10 are provided. ), The support member 40 may interfere with the conductive wire 15 that electrically connects the ().

본 실시예에서는 도전성 와이어(15) 및 서포트 부재(40)의 간섭을 방지하기 위하여 하부 반도체 칩(20) 및 하부 반도체 칩(20)과 마주하는 서포트 부재(40)의 사이에 스페이서(30)가 개재될 수 있다. 본 실시예에서, 스페이서(30)는 매우 다양한 형상 및 다양한 개수로 구성될 수 있다. 본 실시예에서 스페이서(30)는 막대 형상을 갖고 3 개가 일정 간격 이격되어 배치되며, 스페이서(30)에 의하여 도전성 와이어(15) 및 서포트 부재(40)는 소정 간격 이격된다.In the present embodiment, the spacer 30 is interposed between the lower semiconductor chip 20 and the support member 40 facing the lower semiconductor chip 20 to prevent the interference of the conductive wire 15 and the support member 40. May be interposed. In this embodiment, the spacer 30 may be configured in a wide variety of shapes and various numbers. In the present embodiment, the spacer 30 has a rod shape and three are spaced apart from each other by a predetermined interval, and the conductive wire 15 and the support member 40 are spaced by a predetermined interval by the spacer 30.

상부 반도체 칩(50)은 서포트 부재(40) 상에 실장된다. 본 실시예에서, 상부 반도체 칩(50)은 하부 반도체 칩(50)보다 작은 평면적을 갖는다.The upper semiconductor chip 50 is mounted on the support member 40. In the present embodiment, the upper semiconductor chip 50 has a smaller planar area than the lower semiconductor chip 50.

와이어 고정 부재(45)는 서포트 부재(40) 상에 배치된다. 와이어 고정 부재(45)는 상부 반도체 칩(50)의 주변에 배치되며, 예를 들어, 상부 반도체 칩(50)의 범프들 및 상부 반도체칩(50)의 각 범프와 연결되는 베이스 기판(10)의 본딩 패드(15)들의 사이에 개재되는 것이 바람직하다.The wire fixing member 45 is disposed on the support member 40. The wire fixing member 45 is disposed around the upper semiconductor chip 50 and, for example, the base substrate 10 connected to bumps of the upper semiconductor chip 50 and each bump of the upper semiconductor chip 50. It is preferable to be interposed between the bonding pads 15 of.

와이어 고정 부재(45)는 광 경화성 물질 또는 열 경화성 물질을 포함할 수 있고, 본 실시예에서 와이어 고정부재(45)는 열 경화성 물질을 포함한다.The wire fixing member 45 may include a photocurable material or a thermosetting material. In the present embodiment, the wire fixing member 45 may include a thermosetting material.

상부 반도체 칩(50) 및 베이스 기판(10)의 본딩 패드(15)는 도전성 와이어(55)에 의하여 전기적으로 연결된다. 상부 반도체 칩(50) 및 베이스 기판(10)의 본딩 패드(15)를 전기적으로 연결하는 도전성 와이어(55)는 와이어 고정 부재(45)를 가로지르고, 도전성 와이어(55)의 일부는 와이어 고정 부재(45)에 묻혀 고정된다.The bonding pads 15 of the upper semiconductor chip 50 and the base substrate 10 are electrically connected by the conductive wires 55. The conductive wire 55 electrically connecting the bonding pad 15 of the upper semiconductor chip 50 and the base substrate 10 crosses the wire fixing member 45, and a part of the conductive wire 55 is a wire fixing member. Buried in 45 is fixed.

도 3 및 도 4는 본 발명의 일실시예에 의한 반도체 패키지의 제조 방법을 도시한 단면도들이다.3 and 4 are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 3을 참조하면, 먼저, 베이스 기판(10)이 마련된다. 베이스 기판(10)은 베이스 기판(10)의 상면 에지를 따라 배치된 복수개의 본딩 패드(15)들을 포함하는 인쇄회로기판일 수 있다.Referring to FIG. 3, first, a base substrate 10 is provided. The base substrate 10 may be a printed circuit board including a plurality of bonding pads 15 disposed along an upper edge of the base substrate 10.

본딩 패드(15)들을 갖는 베이스 기판(10) 상에는 하부 반도체 칩(20)이 실장된다. 이때, 하부 반도체 칩(20)은 접착제에 의하여 베이스 기판(10)의 상면에 배치될 수 있고, 하부 반도체 칩(20)은 베이스기판(10)의 상면 중앙에 대하여 일측으로 편심된 상태로 실장 된다.The lower semiconductor chip 20 is mounted on the base substrate 10 having the bonding pads 15. In this case, the lower semiconductor chip 20 may be disposed on an upper surface of the base substrate 10 by an adhesive, and the lower semiconductor chip 20 may be mounted in an eccentric state with respect to the center of the upper surface of the base substrate 10. .

이어서, 하부 반도체 칩(10)의 범프들 및 베이스 기판(10)의 본딩 패드(15)들은 도전성 와이어(15)에 의하여 전기적으로 연결된다.Subsequently, the bumps of the lower semiconductor chip 10 and the bonding pads 15 of the base substrate 10 are electrically connected by the conductive wire 15.

이어서, 하부 반도체 칩(10) 상에는 복수개의 스페이서(30)들이 배치된다.Subsequently, a plurality of spacers 30 are disposed on the lower semiconductor chip 10.

도 4를 참조하면, 하부 반도체 칩(10) 상에 스페이서(30)들이 배치된 후, 스 페이서(30)들의 상면에는 서포트 부재(40)가 배치된다. 본 실시예에서, 서포트 부재(40)는 베어 반도체 칩을 사용할 수 있다. 이와 다르게, 서포트 부재(40)는 합성 수지 등으로 제작된 절연 플레이트를 사용하여도 무방하다. 본 실시예에서, 서포트 부재(40)의 평면적은 하부 반도체 칩(20)의 평면적보다 다소 크고, 서포트 부재(40) 및 스페이서(30)는 접착 부재 등에 의하여 고정될 수 있다.Referring to FIG. 4, after the spacers 30 are disposed on the lower semiconductor chip 10, the support member 40 is disposed on the upper surfaces of the spacers 30. In the present embodiment, the support member 40 may use a bare semiconductor chip. Alternatively, the support member 40 may use an insulating plate made of synthetic resin or the like. In this embodiment, the planar area of the support member 40 is somewhat larger than the planar area of the lower semiconductor chip 20, and the support member 40 and the spacer 30 may be fixed by an adhesive member or the like.

이어서, 서포트 부재(40)의 상면에는 상부 반도체 칩(50)이 배치된다. 상부 반도체 칩(50)의 범프들은 베이스 기판(10) 상에 형성된 본딩 패드(15)들과 도전성 와이어(55)에 의하여 전기적으로 연결된다.Next, the upper semiconductor chip 50 is disposed on the upper surface of the support member 40. The bumps of the upper semiconductor chip 50 are electrically connected to the bonding pads 15 formed on the base substrate 10 by the conductive wire 55.

도 1을 다시 참조하면, 상부 반도체칩(50) 및 본딩 패드(15)들을 도전성 와이어(55)로 연결한 후, 서포트 부재(40)상에는 와이어 고정 부재(45)가 형성된다.Referring back to FIG. 1, after connecting the upper semiconductor chip 50 and the bonding pads 15 with the conductive wires 55, a wire fixing member 45 is formed on the support member 40.

와이어 고정 부재(45)를 형성하기 위해서는 B-stage(반경화) 상태의 경화성 물질을 서포트 부재(40) 상에 막대 형상으로 도포하여, 긴 길이를 갖는 각 도전성 와이어(55)들이 경화성 물질에 묻히도록 한다. 이후, B-stage 상태의 경화성 물질을 열 또는 광에 의하여 경화시켜 C-stage(완전 경화) 상태의 와이어 고정 부재(45)를 제조한다.In order to form the wire fixing member 45, a curable material in a B-stage (semi-cured) state is applied to the support member 40 in a rod shape, so that each conductive wire 55 having a long length is buried in the curable material. To do that. Thereafter, the curable material in a B-stage state is cured by heat or light to manufacture a wire fixing member 45 in a C-stage (completely cured) state.

이상에서 상세하게 설명한 바에 의하면, 하부 반도체 칩이 협소한 면적을 가질 경우, 협소한 면적을 갖는 하부 반도체 칩의 상면에 서포트 부재를 배치하고 서포트 부재의 상면에 상부 반도체 칩 및 와이어 고정 부재를 배치하여 긴 길이를 갖는 도전성 와이어의 쏠림을 방지할 수 있는 효과를 갖는다.As described in detail above, when the lower semiconductor chip has a narrow area, the support member is disposed on the upper surface of the lower semiconductor chip having the narrow area, and the upper semiconductor chip and the wire fixing member are disposed on the upper surface of the support member. It has an effect that can prevent the pulling of the conductive wire having a long length.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the detailed description of the present invention has been described with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art will have the spirit and scope of the present invention as set forth in the claims below. It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

Claims (8)

에지에 본딩 패드들이 배치된 베이스 기판;A base substrate having bonding pads disposed at an edge thereof; 상기 베이스 기판상에 배치되며 상기 본딩 패드들과 전기적으로 접속된 하부 반도체 칩;A lower semiconductor chip disposed on the base substrate and electrically connected to the bonding pads; 상기 본딩 패드들은 노출하고, 상기 하부 반도체 칩 및 상기 베이스 기판은 덮는 서포트 부재;A support member exposing the bonding pads and covering the lower semiconductor chip and the base substrate; 상기 서포트 부재 상에 배치된 상부 반도체 칩;An upper semiconductor chip disposed on the support member; 상기 서포트 부재 상에 배치된 와이어 고정 부재; 및A wire fixing member disposed on the support member; And 상기 상부 반도체 칩으로부터 상기 와이어 고정 부재를 가로질러 상기 본딩 패드에 전기적으로 접속된 도전성 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.And a conductive wire electrically connected from the upper semiconductor chip to the bonding pad across the wire fixing member. 제1항에 있어서, 상기 서포트 부재는 베어 반도체 칩인 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the support member is a bare semiconductor chip. 제1항에 있어서, 상기 하부 반도체 칩 및 상기 서포트 부재의 사이에는 스페이서가 개재된 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein a spacer is interposed between the lower semiconductor chip and the support member. 제1항에 있어서, 상기 하부 반도체 칩은 상기 베이스 기판의 중앙으로부터 일측으로 편심되어 배치된 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the lower semiconductor chip is disposed eccentrically to one side from a center of the base substrate. 에지에 본딩 패드들이 배치된 베이스 기판을 마련하는 단계;Providing a base substrate having bonding pads disposed at an edge thereof; 상기 베이스 기판상에 하부 반도체 칩을 실장하는 단계;Mounting a lower semiconductor chip on the base substrate; 상기 하부 반도체 칩 및 상기 본딩 패드를 전기적으로 연결하는 단계;Electrically connecting the lower semiconductor chip and the bonding pad; 상기 베이스 기판상에 상기 본딩 패드들은 노출하고 상기 하부 반도체 칩 및 상기 베이스 기판을 덮는 서포트 부재를 배치하는 단계;Disposing a support member on the base substrate to expose the bonding pads and cover the lower semiconductor chip and the base substrate; 상기 서포트 부재 상에 상부 반도체 칩을 실장하는 단계;Mounting an upper semiconductor chip on the support member; 상기 서포트 부재 상에 유동성 와이어 고정 부재를 배치하는 단계;Placing a flowable wire anchoring member on the support member; 도전성 와이어로 상기 유동성 와이어 고정 부재를 가로질러 상기 상부 반도체 칩 및 상기 본딩 패드를 전기적으로 접속하는 단계; 및Electrically connecting the upper semiconductor chip and the bonding pad across the flowable wire anchoring member with a conductive wire; And 상기 와이어 고정 부재를 경화시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.And hardening the wire fixing member. 제5항에 있어서, 상기 서포트 부재를 배치하는 단계 이전에 상기 하부 반도체 칩 상에 스페이서를 배치하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.6. The method of claim 5, further comprising disposing a spacer on the lower semiconductor chip prior to disposing the support member. 제5항에 있어서, 상기 와이어 고정 부재를 경화시키는 단계에서, 상기 와이어 고정 부재는 열에 의하여 경화되는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 5, wherein in the hardening of the wire fixing member, the wire fixing member is cured by heat. 제5항에 있어서, 상기 하부 반도체 칩을 실장하는 단계에서 상기 하부 반도체 칩은 상기 베이스 기판의 중앙부로부터 어느 일측으로 편심되도록 배치된 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 5, wherein in the mounting of the lower semiconductor chip, the lower semiconductor chip is disposed so as to be eccentric to one side from the center of the base substrate.
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