KR20080082075A - 타이밍 컨트롤러, 이를 포함하는 표시 장치 및 표시 장치의신호 생성 방법 - Google Patents

타이밍 컨트롤러, 이를 포함하는 표시 장치 및 표시 장치의신호 생성 방법 Download PDF

Info

Publication number
KR20080082075A
KR20080082075A KR1020070022409A KR20070022409A KR20080082075A KR 20080082075 A KR20080082075 A KR 20080082075A KR 1020070022409 A KR1020070022409 A KR 1020070022409A KR 20070022409 A KR20070022409 A KR 20070022409A KR 20080082075 A KR20080082075 A KR 20080082075A
Authority
KR
South Korea
Prior art keywords
signal
internal clock
clock signal
generation information
memory
Prior art date
Application number
KR1020070022409A
Other languages
English (en)
Inventor
전경주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070022409A priority Critical patent/KR20080082075A/ko
Priority to US12/039,171 priority patent/US20080218232A1/en
Publication of KR20080082075A publication Critical patent/KR20080082075A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/026—Arrangements or methods related to booting a display
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/04—Display protection
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/08—Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/12—Test circuits or failure detection circuits included in a display system, as permanent part thereof
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

타이밍 컨트롤러, 이를 포함하는 표시 장치 및 표시 장치의 신호 생성 방법이 제공된다. 타이밍 컨트롤러는 전원 전압을 제공받아 제1 리셋 신호를 제공하는 리셋부와, 제1 리셋 신호 또는 제2 리셋 신호를 제공받아 외부의 제1 메모리로부터 신호 생성 정보를 독출하는 메모리 컨트롤러와, 외부 클럭 신호를 입력받아 신호 생성 정보에 따라 내부 클럭 신호를 생성하는 클럭 생성부 및 내부 클럭 신호의 비정상 여부를 판단하는 판단부로서, 내부 클럭 신호가 비정상으로 판단되는 경우 제2 리셋 신호를 제공하는 판단부를 포함한다.
Figure P1020070022409
표시 장치, 타이밍 컨트롤러, 정전방전

Description

타이밍 컨트롤러, 이를 포함하는 표시 장치 및 표시 장치의 신호 생성 방법{Timing controller, display apparatus comprising the same and method of generating signal for display apparatus}
도 1은 본 발명의 일 실시예에 따른 타이밍 컨트롤러, 이를 포함하는 표시 장치 및 표시 장치의 신호 생성 방법을 설명하기 위한 액정 표시 장치의 블록도이다.
도 2는 도 1의 한 화소의 등가 회로도이다.
도 3은 도 1의 타이밍 컨트롤러를 설명하기 위한 블록도이다.
도 4는 도 3의 타이밍 컨트롤러의 동작을 설명하기 위한 신호도이다.
도 5는 도 3의 판단부의 동작을 설명하기 위한 신호도이다.
도 6은 본 발명의 다른 실시에에 따른 타이밍 컨트롤러 및 이를 포함하는 표시 장치를 설명하기 위한 블록도이다.
도 7은 본 발명의 또 다른 실시에에 따른 타이밍 컨트롤러 및 이를 포함하는 표시 장치를 설명하기 위한 블록도이다.
도 8은 도 7의 타이밍 컨트롤러의 동작을 설명하기 위한 신호도이다.
(도면의 주요부분에 대한 부호의 설명)
10: 액정 표시 장치 100: 제1 표시판
200: 제2 표시판 300: 액정 패널
400: 데이터 드라이버 500: 게이트 드라이버
600, 601, 602: 타이밍 컨트롤러 610, 611: 리셋부
620: 메모리 컨트롤러 630: 제2 메모리
640: 클럭 생성부 650, 651: 판단부
700: 계조 전압 발생부 800: 제1 메모리
본 발명은 타이밍 컨트롤러, 이를 포함하는 표시 장치 및 표시 장치의 신호 생성 방법에 관한 것이다.
표시 장치의 일 예인 액정 표시 장치는, 다수의 게이트 라인과 다수의 데이터 라인과 이들이 교차하는 영역마다 형성된 다수의 화소를 포함하는 액정 패널과, 다수의 게이트 라인에 게이트 신호를 제공하는 게이트 구동부와, 다수의 데이터 라인에 영상 데이터를 제공하는 데이터 구동부 및 게이트 구동부 및 데이터 구동부를 제어하는 다수의 내부 클럭 신호를 제공하는 타이밍 컨트롤러를 포함한다. 타이밍 컨트롤러는 외부로부터 외부 클럭 신호를 입력받아 내부 클럭 신호를 생성하여 출력한다. 여기서 타이밍 컨트롤러는, 내부 클럭 신호를 생성하는데 필요한 신호 생성 정보를 외부의 메모리로부터 독출하고, 타이밍 컨트롤러 내부의 메모리에 신호 생성 정보를 저장하고, 이를 이용하여 내부 클럭 신호를 생성한다.
이러한 종래의 액정 표시 장치는, 정전방전(electrostatic discharge, ESD)에 의해 타이밍 컨트롤러 내부의 메모리에 저장된 신호 생성 정보가 소실(loss)되는 경우, 내부 클럭 신호가 비정상적으로 생성되어 정상적으로 동작하지 않는다.
본 발명이 이루고자 하는 기술적 과제는, 정전방전에도 불구하고 정상적으로 동작할 수 있는 타이밍 컨트롤러를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 정전방전에도 불구하고 정상적으로 동작할 수 있는 타이밍 컨트롤러를 포함하는 표시 장치를 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 정전방전에도 불구하고 정상적인 신호를 생성할 수 있는 표시 장치의 신호 생성 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 타이밍 컨트롤러는, 전원 전압을 제공받아 제1 리셋 신호를 제공하는 리셋부와, 상기 제1 리셋 신호 또는 제2 리셋 신호를 제공받아 외부의 제1 메모리로부터 신호 생성 정보를 독출하는 메모리 컨트롤러와, 상기 외부 클럭 신호를 입력받아 상기 신호 생성 정보에 따라 내부 클럭 신호를 생성하는 클럭 생성부 및 상기 내부 클럭 신호의 비정상 여부를 판단하는 판단부로서, 상기 내부 클럭 신호가 비정상으로 판단되는 경우 상기 제2 리셋 신호를 제공하는 판단부를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따른 타이밍 컨트롤러는, 신호 생성 정보가 저장된 제1 메모리와, 전원 전압을 제공받아 제1 리셋 신호를 제공하는 리셋부와, 상기 제1 리셋 신호 또는 제2 리셋 신호를 제공받아 상기 제1 메모리로부터 상기 신호 생성 정보를 독출하는 메모리 컨트롤러와, 외부 클럭 신호를 입력받아 상기 신호 생성 정보에 따라 내부 클럭 신호를 생성하는 클럭 생성부 및 상기 내부 클럭 신호의 비정상 여부를 판단하는 판단부로서, 상기 내부 클럭 신호가 비정상으로 판단되는 경우 상기 제2 리셋 신호를 제공하는 판단부를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 표시 장치는, 신호 생성 정보가 저장된 제1 메모리와, 외부 클럭 신호를 입력받아 상기 신호 생성 정보에 따라 내부 클럭 신호를 생성하여 출력하는 타이밍 컨트롤러로서, 상기 내부 클럭 신호가 비정상인 경우, 신호 생성 정보를 다시 독출하고 상기 독출된 신호 생성 정보에 따라 상기 내부 클럭 신호를 생성하여 출력하는 타이밍 컨트롤러 및 상기 내부 클럭 신호를 제공받아 영상을 표시하는 표시부를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따른 표시 장치는, 신호 생성 정보가 저장된 제1 메모리와, 상기 신호 생성 정보를 최초로 독출하여 제2 메모리에 저장하고, 외부 클럭 신호를 입력받아 상기 신호 생성 정보에 따라 내부 클럭 신호를 생성하여 출력하는 타이밍 컨트롤러로서, 상기 내부 클럭 신호가 비정상인 경우, 상기 신호 생성 정보를 다시 독출하여 상기 제2 메모리에 저장하고, 상기 다시 저장된 신호 생성 정보에 따라 상기 내부 클럭 신호를 생성하여 출력하는 타이밍 컨트롤러 및 상기 내부 클럭 신호를 제공받아 영상을 표시하는 표시부를 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 표시 장치의 신호 생성 방법은, 전원 전압을 제공받아 외부 메모리로부터 신호 생성 정보를 최초로 독출하고, 상기 외부 클럭 신호를 입력받아 상기 신호 생성 정보에 따라 내부 클럭 신호를 생성하여 출력하고, 상기 출력되는 내부 클럭 신호의 비정상 여부를 판단하고, 상기 내부 클럭 신호가 비정상으로 판단된 경우 상기 외부 메모리로부터 상기 신호 생성 정보를 다시 독출하여 상기 독출된 신호 생성 정보에 따라 상기 내부 클럭 신호를 생성하여 출력하는 것을 포함한다.
기타 본 발명의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한 이하에서는 액정 표시 장치를 예로 들어 본 발명에 따른 타이밍 컨트롤러, 이를 포함하는 표시 장치 및 표시 장치의 신호 생성 방법을 설명한다. 다만 본 발명이 액정 표시 장치에 한정되는 것은 아니다.
도 1 내지 도 5를 참조하여 본 발명의 일 실시예에 따른 타이밍 컨트롤러, 이를 포함하는 표시 장치 및 표시 장치의 신호 생성 방법에 대해 설명한다. 도 1은 본 발명의 일 실시예에 따른 타이밍 컨트롤러, 이를 포함하는 표시 장치 및 표시 장치의 신호 생성 방법을 설명하기 위한 액정 표시 장치의 블록도이고, 도 2는 도 1의 한 화소의 등가 회로도이고, 도 3은 도 1의 타이밍 컨트롤러를 설명하기 위한 블록도이고, 도 4는 도 3의 타이밍 컨트롤러의 동작을 설명하기 위한 신호도이고, 도 5는 도 3의 판단부의 동작을 설명하기 위한 신호도이다.
도 1을 참고하면, 본 발명의 일 실시예에 따른 액정 표시 장치(10)는, 타이밍 컨트롤러(600)와 표시부를 포함한다. 여기서 타이밍 컨트롤러(600)는, 예컨데 ESD에도 불구하고 정상적인 내부 클럭 신호를 생성한다. 내부 클럭 신호는 후술되는 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2)를 포함한다. 표시부는 액정 패널(300), 게이트 드라이버(400), 데이터 드라이버(500) 및 계조 전압 발성부(700)를 포함한다.
먼저 표시부에 대해 좀더 구체적으로 설명한다.
액정 패널(300)은 등가 회로로 볼 때 다수의 표시 신호선(G1~Gn, D1~Dm)과 이에 연결되어 있으며 행렬의 형태로 배열된 다수의 화소(PX)를 포함한다.
표시 신호선(G1~Gn, D1~Dm)은 게이트 신호를 전달하는 복수의 게이트선(G1~Gn)과 데이터 신호를 전달하는 복수의 데이터선(D1~Dm)을 포함한다. 게이트선(G1~Gn)은 대략 행 방향으로 연장되어 서로가 거의 평행하고, 데이터선(D1~Dm)은 대략 열 방향으로 연장되어 서로가 거의 평행하다.
여기서, 도 2를 참조하면, 액정 패널(300)의 한 화소(PX)는 서로 마주 보는 제1 표시판(100), 제2 표시판(200) 및 둘 사이에 들어 있는 액정층(150)을 포함한다. 제1 표시판(100)의 화소 전극(PE)과 대향하도록 제2 표시판(200)의 공통 전극(CE)의 일부 영역에 색필터(CF)가 형성될 수 있다. 각 화소, 예를 들면 i번째(i=1~n) 게이트선(Gi)과 j번째(j=1~m) 데이터선(Dj)에 연결된 화소는 신호선(Gi, Dj)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 커패시터(liquid crystal capacitor)(Clc) 및 유지 커패시터(storage capacitor)(Cst)를 포함한다. 유지 커패시터(Cst)는 필요에 따라 생략될 수 있다.
게이트 드라이버(400)는 타이밍 컨트롤러(600)로부터 제공된 게이트 제어 신호(CONT1)에 응답하여 외부로부터 제공된 게이트 온/오프 전압(Von, Voff)을 다수의 게이트 라인(G1-Gn)에 순차적으로 출력한다.
데이터 드라이버(500)는 타이밍 컨트롤러(600)로부터 데이터 제어 신호(CONT2) 및 영상 데이터(DAT)를 입력받아, 영상 데이터(DAT)에 해당하는 계조 전압을 선택하여 액정 패널(300)에 제공한다.
여기서, 게이트 제어 신호(CONT1)는 게이트 드라이버(400)의 동작을 제어하기 위한 신호로써, 게이트 드라이버(400)의 동작을 개시하는 수직 시작 신호, 게이트 온 전압의 출력 시기를 결정하는 게이트 클럭 신호 및 게이트 온 전압의 펄스 폭을 결정하는 출력 인에이블 신호 등을 포함할 수 있다.
데이터 제어 신호(CONT2)는 데이터 드라이버(500)의 동작을 제어하는 신호로써, 데이터 드라이버(500)의 동작을 개시하는 수평 개시 신호, 데이터 전압의 출력을 지시하는 출력 지시 신호 등을 포함한다.
한편, 계조 전압 발생부(700)는 구동 전압(AVDD)이 인가되는 노드와 그라운드 사이에 직렬로 연결된 복수의 저항을 포함하여, 상기 구동 전압(AVDD)의 전압 레벨을 분배하여 다수의 계조 전압을 생성하지만 이를 도시하지 않았다. 계조 전압 발생부(700)의 내부 회로는 이에 한정되지 않고, 다양하게 구현될 수 있다.
타이밍 컨트롤러(600)는 외부의 그래픽 제어기(미도시)로부터 R, G, B 신호(R, G, B) 및 이의 표시를 제어하는 외부 클럭 신호들을 수신한다. 여기서 외부 클럭 신호들은 데이터 인에이블 신호(DE), 수직 동기 신호(Vsync), 수평 동기 신호(Hsync) 및 메인 클럭 신호(Mclk) 등을 포함한다. 데이터 인에이블 신호(DE)는 R, G, B 신호(R, G, B)가 입력되는 구간 동안 하이 레벨을 유지하여 그래픽 제어기(미도시)에서 제공되는 신호가 R, G, B 신호(R, G, B)임을 알리는 신호이고, 수직 동기 신호(Vsync)는 한 프레임의 시작을 알리는 신호이고, 수평 동기 신호(Hsync)는 게이트 라인을 구별하는 신호이며, 메인 클럭 신호(Mclk)는 액정 표시 장치(10)의 동작에 필요한 모든 신호들의 동기가 되는 클럭 신호이다.
타이밍 컨트롤러(600)는 입력된 R, G, B 신호(R, G, B)를 기초로 영상 데이터(DAT)를 생성하여 데이터 드라이버(500)에 제공하며, 입력된 외부 클럭 신호들(Vsync, Hsync, MCLK, DE)을 기초로 내부 클럭 신호, 즉 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2)를 생성하여 출력한다.
타이밍 컨트롤러(600)는, 입력된 외부 클럭 신호들(Vsync, Hsync, MCLK, DE)을 기초로 내부 클럭 신호(CONT1, CONT2)를 생성할 때, 제1 메모리(800)로부터 독출된 신호 생성 정보(INFO)를 이용한다. 여기서 신호 생성 정보(INFO)는 내부 클럭 신호(CONT1, CONT2)의 주파수 정보 및 출력 시기에 대한 정보 등을 포함할 수 있다. 이러한 신호 생성 정보(INFO)가 저장된 제1 메모리(800)는 이이피롬(Electrically Erasable Programmable Read-Only Memory, EEPROM) 또는 이피롬(Erasable Programmable Read-Only Memory, EPROM) 등이 될 수 있다. 또한, 도 1에 도시된 바와 달리, 제1 메모리(800)는 타이밍 컨트롤러(600)의 내부에 구비될 수도 있다.
한편, 내부 클럭 신호(CONT1, CONT2)가 비정상으로 생성되는 경우, 타이밍 컨트롤러(600)는 제1 메모리(800)로부터 신호 생성 정보(INFO)를 다시 독출하고, 다시 독출된 신호 생성 정보(INFO)를 이용하여 내부 클럭 신호(CONT1, CONT2)를 생성한다. 즉, 타이밍 컨트롤러(600)는 내부 클럭 신호(CONT1, CONT2)를 생성하기 전에 먼저 제1 메모리(800)로부터 신호 생성 정보(INFO)를 최초로 독출하고 이를 이용하여 내부 클럭 신호(CONT1, CONT2)를 생성하는데, 내부 클럭 신호(CONT1, CONT2)가 비정상인 경우 신호 생성 정보(INFO)를 다시 독출하고 이를 이용하여 내부 클럭 신호(CONT1, CONT2)를 생성한다.
이러한 타이밍 컨트롤러(600)의 동작에 대해 도 3 내지 도 5를 참조하여 좀더 구체적으로 설명한다.
먼저 도 3 및 도 4를 참조하면, 타이밍 컨트롤러(600)는 리셋부(610), 메모 리 컨트롤러(620), 제2 메모리(630), 클럭 생성부(640) 및 판단부(650)를 포함할 수 있다.
타이밍 컨트롤러(600)를 동작시키기 위한 전원 전압(Vdd)이 인가되면, 리셋부(610)는 전원 전압(Vdd)의 인가후 소정 시간뒤에 제1 레벨, 예컨데 하이 레벨이 제1 리셋 신호(RST1)를 출력한다. 또는 리셋부(610)는, 저항(미도시)과 커패시터(미도시)로 이루어져, 도 4에 점선으로 도시된 바와 같이 전원 전압(Vdd)이 인가된후 점차 하이 레벨로 천이하는 제1 리셋 신호(RST1)를 출력할 수도 있다. 제1 리셋 신호(RST1)는 도 4에 도시된 바와 달리 전원 전압(Vdd)이 인가되는 시기와 실질적으로 동시에 하이 레벨이 될 수도 있다.
제1 리셋 신호(RST1)가 하이 레벨로 천이하면, 이에 동기 되어 메모리 컨트롤러(620)는 제1 메모리(800)로부터 신호 생성 정보(INFO)를 독출한다. 독출된 신호 생성 정보(INFO)는 제2 메모리(630)에 제공된다.
제2 메모리(630)는 메모리 컨트롤러(620)로부터 제공된 신호 생성 정보(INFO)를 저장하고, 클럭 생성부(640)에게 저장된 신호 생성 정보(INFO)를 제공한다. 여기서 제2 메모리(630)는 SDRAM(Synchronous Dynamic Random Access Memory) 메모리일 수 있다
클럭 생성부(640)는 외부 클럭 신호들(DE, Hsync, Vsync, Mclk)을 입력받아 신호 생성 정보(INFO)에 따라 내부 클럭 신호(CONT1, CONT2)를 생성하고 출력한다. 상술한 바와 같이, 게이트 제어 신호(CONT1)는 수직 시작 신호(STV), 게이트 클럭 신호(CPV) 및 출력 인에이블 신호(OE) 등을 포함하고, 데이터 제어 신호(CONT2)는 수평 개시 신호(STH), 출력 지시 신호(TP) 및 메인 클럭 신호(Mclk) 등을 포함할 수 있다.
판단부(650)는 내부 클럭 신호(CONT1, CONT2)가 비정상인지 여부를 판단한다. 내부 클럭 신호(CONT1, CONT2)는 제2 메모리(630)에 저장된 신호 생성 정보(INFO)가 소실되는 경우에 비정상으로 될 수 있다. 예컨데 정전방전(Electro Static Discharge, 이하 'ESD'라 함)에 의해 제2 메모리(630)에 저장된 신호 생성 정보(INFO)가 소실(loss)될 수 있다. 이러한 경우, 클럭 생성부(640)는 잘못된 정보에 따라 내부 클럭 신호(CONT1, CONT2)를 생성하게 되므로, 내부 클럭 신호(CONT1, CONT2)가 비정상이 될 수 있다.
여기서 판단부(650)는 내부 클럭 신호(CONT1, CONT2)의 주파수를 측정하여 비정상 여부를 판단할 수 있다. 도 5를 참조하여 좀더 구체적으로 설명하면, 판단부(650)는 기준 클럭 신호(Rclk)를 발생하는 오실레이터(미도시)와 카운터(미도시)를 포함하여, 기준 클럭 신호(Rclk)의 한 주기(1T) 동안 내부 클럭 신호(CONT1, CONT2)의 폴링 에지를 카운팅한다. 예를 들어, 게이트 클럭 신호(CPV)가 정상적으로 생성될 때의 주파수가 5MHz일 때, 1MHz의 기준 클럭 신호(Rclk)의 한 주기(1T) 동안 게이트 클럭 신호(CPV)의 폴링 에지는 5번 발생되어야 한다. 카운터(미도시)는 한 주기(IT) 동안 폴링 에지를 카운팅한다. 폴링 에지가 5번이 아닌 경우, 판단부(650)는 게이트 클럭 신호(CPV)가 비정상인 것으로 판단하고, 5번인 경우 정상인 것으로 판단한다.
내부 클럭 신호(CONT1, CONT2)가 비정상으로 판단되면, 판단부(650)는 예컨 데 하이 레벨의 제2 리셋 신호(RST2)를 메모리 컨트롤러(620)에 제공한다. 다만 판단부(650)는 내부 클럭 신호(CONT1, CONT2)중 어느 하나 이상의 비정상 여부를 판단할 수 있으며, 도 3에 도시된 것과 같이 게이트 제어 신호(CONT1)의 비정상 여부를 판단하는 것에 한정되지 않는다. 또한, 판단부(650)는 상술한 방법 이외의 방법으로 내부 클럭 신호(CONT1, CONT2)의 비정상 여부를 판단할 수 있다. 예컨데 각 내부 클럭 신호(CONT1, CONT2)의 주파수가 정상 주파수 범위에 속하는지 여부로 정상인지 여부를 판단할 수다. 또한 판단부(650)는 내부 클럭 신호(CONT1, CONT2)의 출력 여부도 판단할 수 있다. 판단부(650)의 회로도 다양하게 구성될 수 있다.
메모리 컨트롤러(620)는 하이 레벨의 제2 리셋 신호(RST2)에 동기되어 제1 메모리(800)로부터 신호 생성 정보(INFO)를 다시 독출하고, 다시 독출된 신호 생성 정보(INFO)를 제2 메모리(630)에 제공한다. 제2 메모리(630)는 메모리 컨트롤러(620)로부터 제공된 신호 생성 정보(INFO)를 다시 저장하고, 이를 클럭 생성부(640)에 제공한다.
따라서 제2 메모리(630)의 소실된 신호 생성 정보(INFO)는 다시 복원되어 저장된다. 즉, 여러 가지 원인에 의해 제2 메모리(630)에 저장된 신호 생성 정보(INFO)가 소실되는 경우, 제1 메모리(800)로부터 신호 생성 정보(INFO)가 다시 독출되어 제2 메모리(630)에 저장되므로, 클럭 생성부(640)는 정상적으로 내부 클럭 신호(CONT1, CONT2)를 생성할 수 있다.
한편, 타이밍 컨트롤러(600)는 제1 메모리(800)로부터 신호 생성 정보(INFO)를 독출할 때, 이와 동시에 영상 처리 정보(미도시)를 더 독출할 수 있다. 영상 처 리 정보(미도시)는, 타이밍 컨트롤러(600)가 R, G, B 신호(R, G, B)를 영상 데이터(DAT)로 변환할 때 이용되는 신호이다. 도 3에는 R, G, B 신호(R, G, B)를 영상 데이터(DAT)로 변환하는 기능 블록이 도시되어 있지 않으나, 이러한 기능 블록은 제2 메모리(630)로부터 영상 처리 정보(미도시)를 제공받아 R, G, B 신호(R, G, B)를 영상 데이터(DAT)로 변환한다. 영상 처리 정보(미도시)도 제2 메모리(630)에 저장되므로, 제2 메모리(630)의 신호 생성 정보(INFO)가 소실될 때, 영상 처리 정보(미도시)도 소실될 수 있다. 이러한 경우, R, G, B 신호(R, G, B)가 영상 데이터(DAT)로 정상적으로 변환되지 않아 표시 품질이 저하된다.
그러나 내부 클럭 신호(CONT1, CONT2)가 비정상인 경우, 상술한 바와 같이 메모리 컨트롤러(620)는 제1 메모리(800)로부터 다시 신호 생성 정보(INFO)를 독출하므로, 이와 동시에 영상 처리 정보(미도시)도 독출될 수 있다. 독출된 신호 생성 정보(INFO) 및 영상 처리 정보(미도시)는 제2 메모리(630)에 저장되므로, 내부 클럭 신호(CONT1, CONT2)가 정상적으로 생성되는 동시에 R, G, B 신호(R, G, B)도 영상 데이터(DAT)로 정상적으로 변환되므로 표시 품질의 신뢰성도 확보될 수 있다.
도 6을 참조하여 본 발명의 다른 실시예에 따른 타이밍 컨트롤러 및 이를 포함하는 표시 장치를 설명한다. 도 6은 본 발명의 다른 실시예에 따른 타이밍 컨트롤러 및 이를 포함하는 표시 장치를 설명하기 위한 블록도이다. 도 3과 동일한 기능을 하는 구성 요소에 대해서는 동일한 도면 부호를 사용하고, 설명의 편의상 해당 구성 요소에 대한 상세한 설명은 생략한다.
도 6을 참조하면, 이전 실시예와 달리 판단부(650)가 타이밍 컨트롤러(601) 외부에 구비된다. 판단부(650)는, 상술한 바와 같이 내부 클럭 신호(CONT1, CONT2)의 비정상 여부를 판단하고, 비정상인 경우, 메모리 컨트롤러(620)가 제1 메모리(800)로부터 신호 생성 정보(INFO)를 다시 독출하도록 제2 리셋 신호(RST2)를 제공한다. 여기서 판단부(650)는 이전 실시예에서 설명한 방법대로 내부 클럭 신호(CONT1, CONT2)의 주파수를 측정하는 회로를 포함할 수 있으며, 이에 한정되지 않고, 그와 다른 공지의 주파수 측정 회로를 포함할 수 있다. 여기서 제1 메모리(800)는 타이밍 컨트롤러(601) 내부에 구비될 수도 있다.
도 7 및 도 8을 참조하여 본 발명의 또 다른 실시에에 따른 타이밍 컨트롤러 및 이를 포함하는 표시 장치를 설명한다. 도 7은 본 발명의 또 다른 실시예에 따른 타이밍 컨트롤러 및 이를 포함하는 표시 장치를 설명하기 위한 블록도이고, 도 8은 도 7의 타이밍 컨트롤러의 동작을 설명하기 위한 신호도이다. 도 3과 동일한 기능을 하는 구성 요소에 대해서는 동일한 도면 부호를 사용하고, 설명의 편의상 해당 구성 요소에 대한 상세한 설명은 생략한다. 본 실시예에서는 제1 메모리(800)가 타이밍 컨트롤러(602)의 외부에 구비된 경우를 예로 들어 설명하나, 본 발명에 이에 한정되지 않고, 제1 메모리(800)가 타이밍 컨트롤러(602)의 내부에 구비될 수도 있다.
이전 실시예들과 달리, 판단부(651)는 내부 클럭 신호(CONT1, CONT2)의 비정상 여부를 판단하고, 그 판단 결과를 리셋부(611)에 알린다. 즉, 내부 클럭 신호(CONT1, CONT2)가 비정상인 경우, 판단부(651)는 리셋부(611)에 리셋 인에이블 신호(RSTEN)를 제공한다.
도 8을 참조하여 본 실시예에 따른 타이밍 컨트롤러(602)에 대해 좀더 구체적으로 설명하면, 전원 전압(Vdd)이 인가되면, 리셋부(610)는 전원 전압(Vdd)에 응답하여 로우 레벨에서 하이 레벨로 천이하고, 다시 로우 레벨로 천이하는 리셋 신호(RST)를 출력한다.
메모리 컨트롤러(620)는 리셋 신호(RST)의 라이징 에지에 동기되어, 제1 메모리(800)로부터 신호 생성 정보(INFO)를 최초로 독출한다. 그리고 메모리 컨트롤러(620)는 독출된 신호 생성 정보(INFO)를 제2 메모리(630)에 제공한다.
제2 메모리(630)는 독출된 신호 생성 정보(INFO)를 저장하고, 클럭 생성부(640)에 제공하며, 클럭 생성부(640)는 신호 생성 정보(INFO)에 따라 내부 클럭 신호(CONT1, CONT2)를 생성한다.
제2 메모리(630)에 저장된 신호 생성 정보(INFO)가, 예컨데 ESD에 의해 소실되는 경우, 내부 클럭 신호(CONT1, CONT2)는 비정상적으로 출력된다. 판단부(651)는 내부 클럭 신호(CONT1, CONT2)의 비정상 여부를 판단하여, 내부 클럭 신호(CONT1, CONT2)가 비정상인 경우, 하이 레벨의 리셋 인에이블 신호(RSTEN)를 리셋부(611)로 제공한다. 여기서 판단부(651)은 도 7에 도시된 바에 한정되지 않고, 타이밍 컨트롤러(602)의 외부에 구비될 수도 있다.
리셋부(611)는 리셋 인에이블 신호(RSTEN)에 인에이블되어 로우 레벨에서 하이 레벨로 천이하고, 다시 로우 레벨로 천이하는 리셋 신호(RST)를 출력한다.
메모리 컨트롤러(620)는 리셋 신호(RST)의 라이징 에지에 응답하여 제1 메모리(800)로부터 신호 생성 정보(INFO)를 다시 독출하고, 이를 제2 메모리(630)에 제 공한다. 여기서 메모리 컨트롤러(620)는 도 8에 도시된 바와 달리, 리셋 인에이블 신호(RSTEN)의 라이징 에지로부터 소정 시간 후에 리셋 신호(RST)가 하이레벨로 천이하여, 제 1 메모리(800)로부터 신호 생성 정보(INFO)를 다시 독출할 수도 있다.
제2 메모리(630)의 소실된 신호 생성 정보(INFO)는 다시 복원되어 저장된다. 따라서 클럭 생성부(640)는 신호 생성 정보(INFO)에 따라 정상적인 내부 클럭 신호(CONT1, CONT2)를 생성하여 출력한다.
이러한 타이밍 컨트롤러(602) 및 이를 포함하는 표시 장치에 의하면, 예컨데 ESD에도 불구하고, 내부 클럭 신호(CONT1, CONT2)를 정상적으로 생성하여 출력할 수 있으므로, 표시 장치의 정상 동작이 가능해진다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같은 본 발명의 타이밍 컨트롤러, 이를 포함하는 표시 장치 및 표시 장치의 신호 생성 방법에 의하면 ESD에도 불구하고 정상적인 신호를 생성할 수 있고, 따라서 표시 장치의 정상 구동이 가능해진다. 더불어 표시 장치의 동작 신뢰성도 향상될 수 있다.

Claims (24)

  1. 신호 생성 정보가 저장된 제1 메모리;
    외부 클럭 신호를 입력받아 상기 신호 생성 정보에 따라 내부 클럭 신호를 생성하여 출력하는 타이밍 컨트롤러로서, 상기 내부 클럭 신호가 비정상인 경우, 신호 생성 정보를 다시 독출하고 상기 독출된 신호 생성 정보에 따라 상기 내부 클럭 신호를 생성하여 출력하는 타이밍 컨트롤러; 및
    상기 내부 클럭 신호를 제공받아 영상을 표시하는 표시부를 포함하는 표시 장치.
  2. 제 1항에 있어서,
    상기 타이밍 컨트롤러는 전원 전압을 제공받아 상기 제1 메모리로부터 상기 신호 생성 정보를 최초로 독출하고, 상기 내부 클럭 신호가 비정상인 경우 상기 제1 메모리로부터 상기 신호 생성 정보를 다시 독출하는 표시 장치.
  3. 제 1항에 있어서,
    상기 타이밍 컨트롤러는 상기 내부 클럭 신호의 주파수를 측정하여 상기 내부 클럭 신호가 비정상인지 여부를 판단하는 표시 장치.
  4. 제 1항에 있어서, 상기 타이밍 컨트롤러는
    전원 전압을 제공받아 제1 리셋 신호를 제공하는 리셋부와,
    상기 제1 리셋 신호 또는 제2 리셋 신호를 제공받아 상기 제1 메모리로부터 상기 신호 생성 정보를 독출하는 메모리 컨트롤러와,
    상기 외부 클럭 신호를 입력받아 상기 신호 생성 정보에 따라 상기 내부 클럭 신호를 생성하는 클럭 생성부와,
    상기 내부 클럭 신호의 비정상 여부를 판단하는 판단부로서, 상기 내부 클럭 신호가 비정상으로 판단되는 경우 상기 제2 리셋 신호를 제공하는 판단부를 포함하는 표시 장치.
  5. 제 4항에 있어서,
    상기 판단부는 상기 내부 클럭 신호의 주파수를 측정하여 상기 내부 클럭 신호의 비정상 여부를 판단하는 표시 장치.
  6. 제 5항에 있어서,
    상기 판단부는 상기 내부 클럭 신호의 주파수가 정상 주파수 범위를 벗어나는 경우 상기 제2 리셋 신호를 제공하는 표시 장치.
  7. 제 4항에 있어서,
    상기 타이밍 컨트롤러는 상기 메모리 컨트롤러로부터 상기 독출된 신호 생성 정보를 제공받아 저장하고 상기 클럭 생성부로 상기 신호 생성 정보를 제공하는 제 2 메모리를 더 포함하는 표시 장치.
  8. 제 1항에 있어서,
    상기 신호 생성 정보는 상기 내부 클럭 신호의 주파수 정보를 포함하는 표시 장치.
  9. 제 1항에 있어서,
    상기 타이밍 컨트롤러는 전원 전압을 제공받아 제1 리셋 신호를 제공하는 리셋부와, 상기 제1 리셋 신호 또는 제2 리셋 신호를 제공받아 상기 제1 메모리로부터 상기 신호 생성 정보를 독출하는 메모리 컨트롤러와, 상기 신호 생성 정보에 따라 상기 외부 클럭 신호를 이용하여 상기 내부 클럭 신호를 생성하여 출력하는 클럭 생성부를 포함하고,
    상기 내부 클럭 신호의 비정상 여부를 판단하는 판단부로서, 상기 내부 클럭 신호가 비정상인 경우 상기 제2 리셋 신호를 제공하는 판단부를 더 포함하는 표시 장치.
  10. 제 9항에 있어서,
    상기 판단부는 상기 내부 클럭 신호의 주파수를 측정하여 상기 내부 클럭 신호의 비정상 여부를 판단하는 표시 장치.
  11. 제 1항에 있어서, 상기 타이밍 컨트롤러는
    전원 전압 또는 리셋 인에이블 신호를 제공받아 상기 리셋 신호를 제공하는 리셋부와,
    상기 리셋 신호를 제공받아 상기 제1 메모리로부터 상기 신호 생성 정보를 독출하는 메모리 컨트롤러와,
    상기 외부 클럭 신호를 입력받아 상기 신호 생성 정보에 따라 상기 내부 클럭 신호를 생성하는 클럭 생성부와,
    상기 내부 클럭 신호의 비정상 여부를 판단하는 판단부로서, 상기 내부 클럭 신호가 비정상으로 판단되는 경우 상기 리셋 인에이블 신호를 출력하는 판단부를 포함하는 표시 장치.
  12. 제 1항에 있어서,
    상기 타이밍 컨트롤러는 전원 전압 또는 리셋 인에이블 신호를 제공받아 리셋 신호를 제공하는 리셋부와, 상기 리셋 신호를 제공받아 상기 제1 메모리로부터 상기 신호 생성 정보를 독출하는 메모리 컨트롤러와, 상기 외부 클럭 신호를 입력받아 상기 신호 생성 정보에 따라 상기 내부 클럭 신호를 생성하는 클럭 생성부를 포함하고,
    상기 내부 클럭 신호의 비정상 여부를 판단하는 판단부로서, 상기 내부 클럭 신호가 비정상으로 판단되는 경우 상기 리셋 인에이블 신호를 출력하는 판단부를 더 포함하는 표시 장치.
  13. 신호 생성 정보가 저장된 제1 메모리;
    상기 신호 생성 정보를 최초로 독출하여 제2 메모리에 저장하고, 외부 클럭 신호를 입력받아 상기 신호 생성 정보에 따라 내부 클럭 신호를 생성하여 출력하는 타이밍 컨트롤러로서, 상기 내부 클럭 신호가 비정상인 경우, 상기 신호 생성 정보를 다시 독출하여 상기 제2 메모리에 저장하고, 상기 다시 저장된 신호 생성 정보에 따라 상기 내부 클럭 신호를 생성하여 출력하는 타이밍 컨트롤러; 및
    상기 내부 클럭 신호를 제공받아 영상을 표시하는 표시부를 포함하는 표시 장치.
  14. 제 13항에 있어서,
    상기 타이밍 컨트롤러는 상기 제2 메모리에 저장된 상기 신호 생성 정보가 소실(loss)되는 경우 제1 메모리로부터 상기 신호 생성 정보를 다시 독출하여 상기 제2 메모리에 저장하는 표시 장치.
  15. 제 13항에 있어서, 상기 타이밍 컨트롤러는
    전원 전압을 제공받아 제1 리셋 신호를 제공하는 리셋부와,
    상기 제1 리셋 신호 또는 제2 리셋 신호를 제공받아 상기 제1 메모리로부터 상기 신호 생성 정보를 독출하는 메모리 컨트롤러와,
    상기 메모리 컨트롤러로부터 상기 신호 생성 정보를 제공받아 저장하는 상기 제2 메모리와,
    상기 외부 클럭 신호를 입력받아 상기 신호 생성 정보에 따라 상기 내부 클럭 신호를 생성하여 출력하는 클럭 생성부와,
    상기 내부 클럭 신호의 비정상 여부를 판단하는 판단부로서, 상기 내부 클럭 신호가 비정상으로 판단되는 경우 상기 제2 리셋 신호를 제공하는 판단부를 포함하는 표시 장치.
  16. 전원 전압을 제공받아 제1 리셋 신호를 제공하는 리셋부;
    상기 제1 리셋 신호 또는 제2 리셋 신호를 제공받아 외부의 제1 메모리로부터 신호 생성 정보를 독출하는 메모리 컨트롤러;
    외부 클럭 신호를 입력받아 상기 신호 생성 정보에 따라 내부 클럭 신호를 생성하는 클럭 생성부; 및
    상기 내부 클럭 신호의 비정상 여부를 판단하는 판단부로서, 상기 내부 클럭 신호가 비정상으로 판단되는 경우 상기 제2 리셋 신호를 제공하는 판단부를 포함하는 타이밍 컨트롤러.
  17. 제 16항에 있어서,
    상기 판단부는 상기 내부 클럭 신호의 주파수를 측정하여 상기 내부 클럭 신호의 비정상 여부를 판단하는 타이밍 컨트롤러.
  18. 제 16항에 있어서,
    상기 메모리 컨트롤러로부터 상기 독출된 신호 생성 정보를 제공받아 저장하고 상기 클럭 생성부로 상기 신호 생성 정보를 제공하는 제2 메모리를 더 포함하는 타이밍 컨트롤러.
  19. 신호 생성 정보가 저장된 제1 메모리;
    전원 전압을 제공받아 제1 리셋 신호를 제공하는 리셋부;
    상기 제1 리셋 신호 또는 제2 리셋 신호를 제공받아 상기 제1 메모리로부터 상기 신호 생성 정보를 독출하는 메모리 컨트롤러;
    외부 클럭 신호를 입력받아 상기 신호 생성 정보에 따라 내부 클럭 신호를 생성하는 클럭 생성부; 및
    상기 내부 클럭 신호의 비정상 여부를 판단하는 판단부로서, 상기 내부 클럭 신호가 비정상으로 판단되는 경우 상기 제2 리셋 신호를 제공하는 판단부를 포함하는 타이밍 컨트롤러.
  20. 제 19항에 있어서,
    상기 판단부는 상기 내부 클럭 신호의 주파수를 측정하여 상기 내부 클럭 신호의 비정상 여부를 판단하는 타이밍 컨트롤러.
  21. 제 20항에 있어서,
    상기 메모리 컨트롤러로부터 상기 독출된 신호 생성 정보를 제공받아 저장하고 상기 클럭 생성부로 상기 신호 생성 정보를 제공하는 제2 메모리를 더 포함하는 타이밍 컨트롤러.
  22. 전원 전압을 제공받아 외부 메모리로부터 신호 생성 정보를 최초로 독출하고,
    상기 외부 클럭 신호를 입력받아 상기 신호 생성 정보에 따라 내부 클럭 신호를 생성하여 출력하고,
    상기 출력되는 내부 클럭 신호의 비정상 여부를 판단하고,
    상기 내부 클럭 신호가 비정상으로 판단된 경우 상기 외부 메모리로부터 상기 신호 생성 정보를 다시 독출하여 상기 독출된 신호 생성 정보에 따라 상기 내부 클럭 신호를 생성하여 출력하는 것을 포함하는 표시 장치의 신호 생성 방법.
  23. 제 22항에 있어서,
    상기 비정상 여부를 판단하는 것은 상기 내부 클럭 신호의 주파수를 측정하여 상기 내부 클럭 신호의 비정상 여부를 판단하는 것인 표시 장치의 신호 생성 방법.
  24. 제 23항에 있어서,
    상기 비정상 여부를 판단하는 것은 상기 내부 클럭 신호의 주파수가 정상 주 파수 범위를 벗어나는지 여부를 판단하는 것인 표시 장치의 신호 생성 방법.
KR1020070022409A 2007-03-07 2007-03-07 타이밍 컨트롤러, 이를 포함하는 표시 장치 및 표시 장치의신호 생성 방법 KR20080082075A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070022409A KR20080082075A (ko) 2007-03-07 2007-03-07 타이밍 컨트롤러, 이를 포함하는 표시 장치 및 표시 장치의신호 생성 방법
US12/039,171 US20080218232A1 (en) 2007-03-07 2008-02-28 Timing controller, display device including timing controller, and signal generation method used by display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070022409A KR20080082075A (ko) 2007-03-07 2007-03-07 타이밍 컨트롤러, 이를 포함하는 표시 장치 및 표시 장치의신호 생성 방법

Publications (1)

Publication Number Publication Date
KR20080082075A true KR20080082075A (ko) 2008-09-11

Family

ID=39741026

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070022409A KR20080082075A (ko) 2007-03-07 2007-03-07 타이밍 컨트롤러, 이를 포함하는 표시 장치 및 표시 장치의신호 생성 방법

Country Status (2)

Country Link
US (1) US20080218232A1 (ko)
KR (1) KR20080082075A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120139882A1 (en) * 2010-12-06 2012-06-07 Samsung Electronics Co., Ltd. Method for restoring a timing controller and driving device for performing the method
KR20160033316A (ko) * 2014-09-17 2016-03-28 엘지디스플레이 주식회사 표시장치
KR20190067047A (ko) * 2017-12-06 2019-06-14 엘지디스플레이 주식회사 광학 보상 장치 및 그 방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8907939B2 (en) 2010-09-02 2014-12-09 Novatek Microelectronics Corp. Frame maintaining circuit and frame maintaining method
TWI427590B (zh) * 2010-09-02 2014-02-21 Novatek Microelectronics Corp 顯示裝置及其顯示方法
US20130083047A1 (en) * 2011-09-29 2013-04-04 Prashant Shamarao System and method for buffering a video signal
KR20130093432A (ko) * 2012-02-14 2013-08-22 삼성디스플레이 주식회사 구동 장치, 이를 포함하는 표시 장치 및 그 구동 방법
TWI616093B (zh) * 2016-06-16 2018-02-21 矽創電子股份有限公司 顯示系統
CN106548761B (zh) * 2017-01-17 2019-01-18 京东方科技集团股份有限公司 一种显示面板的显示控制电路、显示控制方法及相关装置
CN107068092B (zh) * 2017-05-04 2019-11-01 京东方科技集团股份有限公司 一种静电防护方法、装置及液晶显示器
KR20210132286A (ko) * 2020-04-24 2021-11-04 삼성디스플레이 주식회사 전원 전압 생성부, 이를 포함하는 표시 장치 및 이의 구동 방법
KR20220059981A (ko) * 2020-11-02 2022-05-11 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
KR20220095316A (ko) * 2020-12-29 2022-07-07 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120139882A1 (en) * 2010-12-06 2012-06-07 Samsung Electronics Co., Ltd. Method for restoring a timing controller and driving device for performing the method
US8547367B2 (en) 2010-12-06 2013-10-01 Samsung Display Co., Ltd. Method for restoring a timing controller and driving device for performing the method
KR20160033316A (ko) * 2014-09-17 2016-03-28 엘지디스플레이 주식회사 표시장치
KR20190067047A (ko) * 2017-12-06 2019-06-14 엘지디스플레이 주식회사 광학 보상 장치 및 그 방법

Also Published As

Publication number Publication date
US20080218232A1 (en) 2008-09-11

Similar Documents

Publication Publication Date Title
KR20080082075A (ko) 타이밍 컨트롤러, 이를 포함하는 표시 장치 및 표시 장치의신호 생성 방법
KR101318005B1 (ko) 패널 적응형 게이트 스캔 신호 변조 기능을 가지는 액정디스플레이 장치
KR101729982B1 (ko) 표시장치 및 이의 구동방법
US9305483B2 (en) Display device including a timing controller with a self-recovery block and method for driving the same
US7627799B2 (en) Panel driving circuit that generates panel test pattern and panel test method thereof
JP2004272270A (ja) 液晶表示装置の駆動装置及びその方法
KR20180025436A (ko) 표시 장치의 온도 보상 전원 회로
JP2007272179A (ja) 液晶表示装置の駆動装置及び方法
KR20070098419A (ko) 액정 표시장치의 구동 장치 및 방법
KR20140139846A (ko) 액정표시장치 및 그 구동방법
CN103257739A (zh) 显示装置和显示方法
US8471796B2 (en) Apparatus for providing grayscale voltages and display device using the same
US8947440B2 (en) Display device
US20120044215A1 (en) Memory Circuit, Pixel Circuit, and Data Accessing Method Thereof
US20150116292A1 (en) Display device and method for driving the same
KR101225434B1 (ko) 액정표시장치 및 그의 구동 방법
KR101957970B1 (ko) 표시장치와 그 제어 방법
CN115119532B (zh) 信号处理方法及装置、显示装置
KR101765864B1 (ko) 타이밍 컨트롤러 및 이를 이용한 액정표시장치
KR101651290B1 (ko) 액정표시장치와 그 데이터 극성 제어방법
US7397456B2 (en) Inspecting method and inspecting device of control signal for display device, and display unit having this inspecting function
KR20130131673A (ko) 표시 패널 구동 방법, 이를 수행하기 위한 구동 장치 및 이 구동 장치를 포함하는 표시 장치
KR102384762B1 (ko) 터치 센싱 구동 회로
KR102513369B1 (ko) 표시 패널 구동 장치, 이를 이용한 표시 패널 구동 방법 및 이를 포함하는 표시 장치
KR100385953B1 (ko) 프레임 메모리를 내장하는 ｔｆｔ-ｌｃｄ의 구동 ｉｃ 및구동 ｉｃ에서의 데이터 동기 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid