KR20080081579A - Method of forming an isolation film in semiconductor device - Google Patents

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KR20080081579A KR1020070021773A KR20070021773A KR20080081579A KR 20080081579 A KR20080081579 A KR 20080081579A KR 1020070021773 A KR1020070021773 A KR 1020070021773A KR 20070021773 A KR20070021773 A KR 20070021773A KR 20080081579 A KR20080081579 A KR 20080081579A
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Abstract

A method for forming an isolation layer of a semiconductor device is provided to improve EFH(effective field oxide height) variation in a cell region without causing contamination of photoresist and a lifting-off phenomenon of a photoresist pattern by performing a wet etch process using an etch mask as a patterned sacrificial layer in a peripheral circuit region during a process for etching an isolation layer for controlling EFH in the cell region. A trench(112) is formed in an isolation region of a cell region and a peripheral circuit region in a semiconductor substrate(100). The trench is filled with an isolation layer(114). A sacrificial layer(116) and a photoresist pattern are sequentially formed on the isolation layer. By using the photoresist pattern as an etch mask, the sacrificial layer is patterned to remove the sacrificial layer in the cell region. The photoresist pattern is removed. The isolation layer in the cell region is etched by using the patterned sacrificial layer as an etch mask. A tunnel insulation layer(102a), an electron storage layer(104) and a hard mask(110) can be formed on the semiconductor substrate in an active region of the cell region.

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming an isolation film in semiconductor device}Method of forming an isolation film in semiconductor device

도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 셀 영역 내 유효 산화막 높이 제어를 위한 PCL(Peri Close Mask) 공정을 설명하기 위해 순차적으로 도시한 공정단면도이다.1A through 1E are cross-sectional views sequentially illustrating a Peri Close Mask (PCL) process for controlling effective oxide film height in a cell region of a flash memory device according to an exemplary embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 102a : 터널 절연막100 semiconductor substrate 102a tunnel insulating film

102b : 게이트 절연막 104 : 전자 저장막102b: gate insulating film 104: electron storage film

106 : 버퍼 산화막 108 : 질화막106: buffer oxide film 108: nitride film

110 : 하드 마스크 112 : 트렌치110: hard mask 112: trench

114 : 소자 분리막 116 : 희생막114: device isolation film 116: sacrificial film

118 : 포토레지스트 패턴118: photoresist pattern

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 습식 식각 공정으로 포토레지스트에 의한 오염 및 공정 불량 없이 셀 영역 내 유효 산화막 높이(Effective Field oxide Height; EFH) 편차를 개선할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device isolation layer of a semiconductor device. The present invention relates to a method of forming a semiconductor device capable of improving an effective field oxide height (EFH) variation in a cell region without a wet etching process and contamination by photoresist. It relates to a device isolation film forming method.

반도체 소자의 특성 상 셀 영역 및 주변회로 영역 내 유효 산화막 높이(Effective Field oxide Height; EFH)를 일정하게 유지해야 하는데, 셀 영역 및 주변회로 영역의 소자 분리막을 동시에 식각할 경우 로딩 효과(loading effect)로 인해 패턴이 조밀한 셀 영역에 비해 패턴이 조밀하지 않는 주변회로 영역의 소자 분리막이 더 식각되어 셀 영역과 주변회로 영역 간 EFH 차이가 발생된다.Due to the characteristics of the semiconductor device, the effective field oxide height (EFH) in the cell region and the peripheral circuit region must be kept constant, and the loading effect when the device isolation layers in the cell region and the peripheral circuit region are etched at the same time. As a result, the device isolation layer of the peripheral circuit region where the pattern is not dense is etched more than the cell region of which the pattern is dense, resulting in an EFH difference between the cell region and the peripheral circuit region.

상술한 문제점을 해결하기 위하여, 게이트 식각 후 셀 영역만을 오픈시키는 포토레지스트 패턴을 주변회로 영역에 형성하여 셀 영역의 소자 분리막을 미리 일정 두께만큼 리세스(recess)시키는 주변회로 영역 클로즈 마스크 공정(Peri Close Mask; 이하 'PCL' 공정이라 칭함)이 이용되고 있다. In order to solve the above-mentioned problem, a peripheral circuit region close mask process for forming a photoresist pattern in the peripheral circuit region to open only the cell region after gate etching to recess the device isolation layer of the cell region by a predetermined thickness (Peri) Close Mask (hereinafter referred to as 'PCL' process) is used.

그러나, PCL 공정을 건식 식각(dry etch) 공정으로 진행하여 소자 분리막을 리세스시킬 경우에는 로딩 효과에 의해서 셀 영역 내 EFH 편차가 심하게 발생되어 EFH의 제어가 어려운 실정이다. 특히, 이러한 EFH 편차는 셀 끝단에서 심하게 발생되고 있다. 한편, 습식 식각(wet etch) 공정으로 진행하여 소자 분리막을 리세스시킬 경우에는 식각 마스크로 이용되는 포토레지스트 패턴의 들뜸(lifting) 현상으로 인해 포토레지스트에 의한 오염이 발생되고, 들뜬 포토레지스트 패턴 하부의 주변회로부의 활성 영역 상부 코너 부분이 노출되어 어택(attack)을 받거나 케미컬에 의해 포토레지스트 패턴의 폭이 좁아지는 등의 다양한 공정 불량이 발생된다. However, when the PCL process is performed by a dry etch process to recess the device isolation layer, the EFH variation in the cell region is severely generated by the loading effect, which makes it difficult to control the EFH. In particular, such EFH deviation is severely generated at the cell end. On the other hand, when the device isolation layer is recessed by the wet etch process, the photoresist may be contaminated due to the lifting phenomenon of the photoresist pattern used as the etching mask, and the lower portion of the photoresist pattern may be lowered. Various process defects such as the upper corner portion of the active area of the peripheral circuit portion of the peripheral circuit portion are exposed and are attacked or the width of the photoresist pattern is narrowed by the chemical.

본 발명은 셀 영역 내 유효 산화막 높이(Effective Field oxide Height; EFH) 제어를 위한 소자 분리막의 식각 공정에 있어서, 습식 식각 공정으로 포토레지스트에 의한 오염 및 공정 불량 없이 셀 영역 내 EFH 편차(variation)를 개선할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공함에 있다.In the etching process of the device isolation layer for controlling the effective field oxide height (EFH) in the cell region, the present invention provides a wet etching process to remove EFH variation in the cell region without contamination by photoresist and process defects. It is an object of the present invention to provide a method for forming an isolation layer of a semiconductor device.

본 발명의 일 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은, 셀 영역 및 주변회로 영역 내 소자 분리 영역에 트렌치가 형성된 반도체 기판이 제공되는 단계, 트렌치를 채우는 소자 분리막을 형성하는 단계, 소자 분리막 상에 희생막 및 포토레지스트 패턴을 순차적으로 형성하는 단계, 포토레지스트 패턴을 식각 마스크로 하여 셀 영역의 희생막이 제거되도록 희생막을 패터닝하는 단계, 포토레지스트 패턴을 제거하는 단계, 및 패터닝된 희생막을 식각 마스크로 하여 셀 영역의 소자 분리막을 식각하는 단계를 포함한다.According to an embodiment of the present disclosure, a method of forming a device isolation layer of a semiconductor device may include providing a semiconductor substrate having a trench formed in a device isolation region in a cell region and a peripheral circuit region, forming a device isolation layer filling a trench, and forming a device isolation layer. Sequentially forming a sacrificial layer and a photoresist pattern on the substrate; patterning the sacrificial layer to remove the sacrificial layer of the cell region using the photoresist pattern as an etching mask; removing the photoresist pattern; and etching the patterned sacrificial layer Etching the device isolation layer in the cell region as a mask.

상기에서, 셀 영역 내 활성 영역의 반도체 기판 상에는 터널 절연막, 전자 저장막 및 하드 마스크가 형성된다. 소자 분리막은 산화막 계열의 물질로 형성된다. 소자 분리막을 형성하는 단계는 트렌치를 채우도록 트렌치를 포함하는 하드 마스크 상에 절연막을 형성하는 단계, 및 절연막을 하드 마스크의 표면이 노출되는 시점까지 평탄화하는 단계를 포함한다.In the above, a tunnel insulating film, an electron storage film and a hard mask are formed on the semiconductor substrate of the active region in the cell region. The device isolation layer is formed of an oxide-based material. Forming the device isolation layer includes forming an insulating film on the hard mask including the trench to fill the trench, and planarizing the insulating film to a point where the surface of the hard mask is exposed.

희생막은 소자 분리막과 서로 다른 식각 선택비를 갖는 물질로 형성하며, 아모퍼스 카본(amorphous carbon) 또는 나노 카본 폴리머(nano carbon polymer)로 형성된다. 소자 분리막의 식각 공정은 습식 식각 공정으로 실시하며, BOE(Buffered Oxide Etchant) 또는 HF 용액을 이용한다.The sacrificial layer is formed of a material having an etching selectivity different from that of the device isolation layer, and is formed of amorphous carbon or nano carbon polymer. The etching process of the device separator is performed by a wet etching process using a buffered oxide etchant (BOE) or HF solution.

이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings. However, the embodiments of the present invention can be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below, and those skilled in the art It is preferred that the present invention be interpreted as being provided to more fully explain the present invention.

도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 셀 영역 내 유효 산화막 높이 제어를 위한 PCL(Peri Close Mask) 공정을 설명하기 위해 순차적으로 도시한 공정단면도이다.1A through 1E are cross-sectional views sequentially illustrating a Peri Close Mask (PCL) process for controlling effective oxide film height in a cell region of a flash memory device according to an exemplary embodiment of the present invention.

도 1a를 참조하면, 셀 영역 내 활성 영역에는 터널 절연막(102a), 플로팅 게이트용 전자 저장막(104) 및 하드 마스크(110)가 형성되고, 주변회로 영역 내 활성 영역에는 게이트 절연막(102b), 전자 저장막(104) 및 하드 마스크(110)가 형성되며, 셀 영역 및 주변회로 영역 내 소자 분리 영역에는 트렌치(112)가 형성된 반도체 기판(100)이 제공된다. 하드 마스크(110)는 버퍼 산화막(106)과 질화막(108)의 적층 구조로 형성될 수 있다. 버퍼 산화막(106)은 실리콘 산화막(SiO2)으로 형성될 수 있다. 한편, 전자 저장막(104)은 플래시 메모리 소자에 있어서 플로팅 게이트로 사용하기 위한 것으로, 폴리실리콘막, 금속막, 폴리실리콘막과 금속막의 적층막으로 형성될 수 있다. 터널 절연막(102a)과 게이트 절연막(102b)은 실리콘 산화막(SiO2)으로 형성될 수 있다.Referring to FIG. 1A, a tunnel insulating layer 102a, a floating gate electron storage layer 104, and a hard mask 110 are formed in an active region of a cell region, and a gate insulating layer 102b is formed in an active region of a peripheral circuit region. The electronic storage layer 104 and the hard mask 110 are formed, and the semiconductor substrate 100 having the trench 112 formed in the cell isolation region and the device isolation region in the peripheral circuit region is provided. The hard mask 110 may be formed as a stacked structure of the buffer oxide film 106 and the nitride film 108. The buffer oxide film 106 may be formed of a silicon oxide film SiO 2 . Meanwhile, the electron storage layer 104 is used as a floating gate in a flash memory device, and may be formed of a laminated film of a polysilicon film, a metal film, a polysilicon film, and a metal film. The tunnel insulating film 102a and the gate insulating film 102b may be formed of a silicon oxide film SiO 2 .

여기서, 트렌치(112)는 소자 분리 영역의 하드 마스크(110), 전자 저장막(104), 터널 절연막(102a) 또는 게이트 절연막(102b) 및 반도체 기판(100)이 식각되어 형성된다. 구체적으로 예를들면, 셀 영역 및 주변회로 영역을 포함하는 반도체 기판(100) 상에 터널 절연막(102a)을 형성한다. 이후, 주변회로 영역의 터널 절연막(102a) 상에 셀 영역의 터널 절연막(102a)을 노출시키는 포토레지스트 패턴(미도시)을 형성한 후 식각 공정을 실시하여 셀 영역의 터널 절연막(102a)을 일부 두께만큼 식각한다. 이로써, 셀 영역에는 터널 절연막(102a)이 형성되고, 주변회로 영역에는 터널 절연막(102a)보다 두껍게 게이트 절연막(102b)이 형성된다. 여기서, 포토레지스트 패턴은 터널 절연막(102a) 상에 포토레지스트(미도시)를 도포하고 노광 및 현상 공정을 실시하여 형성된다. 그런 다음, 포토레지스트 패턴을 제거한다. 계속해서, 터널 절연막(102a) 및 게이트 절연막(102b)을 포함하는 반도체 기판(100) 상에 전자 저장막(104), 버퍼 산화막(106) 및 질화막(108)을 순차적으로 형성한다. 이후, 소자 분리 영역의 하드 마스크(110)를 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 포토레지스트 패턴을 이용한 식각 공정으로 셀 영역 내 소자 분리 영역의 하드 마스크(110), 전자 저장막(104) 및 터널 절연막(102a)을 식각하고, 주변회로 영역의 하드 마스크(110), 전자 저장막(104) 및 게이트 절연막(102b)을 식각한다. 이로써, 셀 영역 및 주변회로 영역 내 소자 분리 영역의 반도체 기판(100)이 노출된다. 계속해서, 소자 분리 영역의 노출된 반도체 기판(100)을 식각한다. 이로써, 셀 영역 및 주변회로 영역 내 소자 분리 영역에 트렌치(112)가 형성된다. 이후, 포토레지스트 패턴을 제거한다.The trench 112 is formed by etching the hard mask 110, the electron storage layer 104, the tunnel insulating layer 102a or the gate insulating layer 102b, and the semiconductor substrate 100 in the device isolation region. Specifically, for example, the tunnel insulating layer 102a is formed on the semiconductor substrate 100 including the cell region and the peripheral circuit region. Subsequently, after forming a photoresist pattern (not shown) exposing the tunnel insulation film 102a in the cell region on the tunnel insulation film 102a in the peripheral circuit region, an etching process is performed to partially remove the tunnel insulation film 102a in the cell region. Etch by thickness. As a result, the tunnel insulating film 102a is formed in the cell region, and the gate insulating film 102b is formed thicker than the tunnel insulating film 102a in the peripheral circuit region. Here, the photoresist pattern is formed by applying a photoresist (not shown) on the tunnel insulating film 102a and performing exposure and development processes. Then, the photoresist pattern is removed. Subsequently, the electron storage film 104, the buffer oxide film 106, and the nitride film 108 are sequentially formed on the semiconductor substrate 100 including the tunnel insulating film 102a and the gate insulating film 102b. Thereafter, a photoresist pattern (not shown) that exposes the hard mask 110 of the device isolation region is formed. Subsequently, the hard mask 110, the electron storage layer 104, and the tunnel insulating layer 102a of the device isolation region in the cell region are etched by an etching process using a photoresist pattern, and the hard mask 110 and the electron of the peripheral circuit region are etched. The storage layer 104 and the gate insulating layer 102b are etched. As a result, the semiconductor substrate 100 of the device isolation region in the cell region and the peripheral circuit region is exposed. Subsequently, the exposed semiconductor substrate 100 in the device isolation region is etched. As a result, the trench 112 is formed in the cell isolation region and the isolation region in the peripheral circuit region. Thereafter, the photoresist pattern is removed.

도 1b를 참조하면, 트렌치(112)를 채우도록 셀 영역 및 주변회로 영역의 트렌치(112)를 포함한 반도체 기판(100) 상에 절연 물질을 증착하여 절연막(미도시)을 형성한 후 절연막을 하드 마스크(110)의 질화막(108) 표면이 노출되는 시점까지 평탄화한다. 절연막은 산화막 계열의 물질로 형성되며, 바람직하게 고밀도 플라즈마(High Density Plasma; HDP) 방식의 HDP 산화막 또는 스핀 코팅(spin coating) 방법을 이용하여 갭 필(gap-fill) 특성이 우수한 SOG(Spin On Glass)막으로 형성할 수 있다. 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정 또는 에치백(etchback) 공정으로 실시할 수 있으며, 바람직하게 CMP 공정으로 실시한다. 이로써, 셀 영역 및 주변회로 영역 내 소자 분리 영역의 트렌치(112)를 채우는 소자 분리막(114)이 형성된다. Referring to FIG. 1B, an insulating material is deposited on the semiconductor substrate 100 including the trench 112 in the cell region and the peripheral circuit region to fill the trench 112, thereby forming an insulating film (not shown). The planarization is performed until the surface of the nitride film 108 of the mask 110 is exposed. The insulating layer is formed of an oxide-based material, and is preferably SOG (Spin On) having excellent gap-fill characteristics by using a high density plasma (HDP) type HDP oxide film or spin coating method. Glass) film. The planarization process may be performed by a chemical mechanical polishing (CMP) process or an etchback process, preferably by a CMP process. As a result, the device isolation layer 114 may be formed to fill the trench 112 of the device isolation region in the cell region and the peripheral circuit region.

한편, 절연막을 형성하기 전에는 트렌치(112)를 형성하기 위한 식각 공정에 의해 트렌치(112)의 측벽 및 저면 뿐만 아니라 식각된 전자 저장막(104), 터널 절연막(102a) 및 게이트 절연막(102b)에 발생된 식각 손상을 치유하기 위하여 측벽 산화(Wall Oxidation) 공정이 더 실시될 수 있다. 이로써, 산화 공정을 통해 트렌 치(112)의 측벽 및 저면과 터널 절연막(102a) 또는 게이트 절연막(102b), 전자 저장막(104) 및 하드 마스크(110)의 측벽이 산화되어 식각 손상층이 측벽 산화막(미도시)으로 형성된다. 이어서, 측벽 산화막 상부에는 트렌치(112) 매립 특성을 향상시키기 위하여 라이너 형태의 라이너 산화막(미도시)이 더 형성될 수 있다. Meanwhile, before the insulating film is formed, not only the sidewalls and the bottom surface of the trench 112 but also the etched electron storage film 104, the tunnel insulating film 102a and the gate insulating film 102b by an etching process for forming the trench 112. A sidewall oxidation process may be further performed to cure the etch damage generated. As a result, the sidewalls and the bottom surface of the trench 112 and the sidewalls of the tunnel insulating layer 102a or the gate insulating layer 102b, the electron storage layer 104, and the hard mask 110 are oxidized through an oxidation process to form an etch damage layer. It is formed of an oxide film (not shown). Subsequently, a liner oxide layer (not shown) in the form of a liner may be further formed on the sidewall oxide layer to improve the trench 112 filling property.

도 1c를 참조하면, 셀 영역 및 주변회로 영역의 소자 분리막(114) 및 하드 마스크(110) 상에 희생막(116) 및 포토레지스트 패턴(118)을 순차적으로 형성한다. 여기서, 희생막(116)은 후속한 셀 영역의 소자 분리막(114)을 미리 일정 두께만큼 리세스(recess)시키기 위한 주변회로 영역 클로즈 마스크 공정(Peri Close Mask; 이하 'PCL' 공정이라 칭함)에서 기존의 포토레지스트 패턴을 대신하여 식각 장벽(etch barrier) 또는 식각 마스크로 사용하기 위하여 형성하는 것으로, 소자 분리막(114)과 서로 다른 식각 선택비를 갖는 카본 계열의 물질로 형성한다. 바람직하게, 희생막(116)은 아모퍼스 카본(amorphous carbon layer) 또는 나노 카본 폴리머(nano carbon polymer)로 형성한다. Referring to FIG. 1C, the sacrificial layer 116 and the photoresist pattern 118 are sequentially formed on the device isolation layer 114 and the hard mask 110 in the cell region and the peripheral circuit region. Herein, the sacrificial layer 116 may be formed in a peripheral circuit mask (Peri close mask) process to recess the device isolation layer 114 in the cell region to a predetermined thickness in advance. It is formed to use as an etch barrier or an etch mask instead of the existing photoresist pattern, and is formed of a carbon-based material having an etch selectivity different from that of the device isolation layer 114. Preferably, the sacrificial layer 116 is formed of amorphous carbon layer or nano carbon polymer.

포토레지스트 패턴(118)은 희생막(116) 패터닝 시 식각 마스크로 사용하기 위하여 형성하며, 희생막(116) 상에 포토레지스트를 도포하여 포토레지스트막을 형성한 후 기 설계된 마스크를 이용한 노광 및 현상 공정으로 패터닝하여 셀 영역의 희생막(116)이 노출되도록 주변회로 영역의 희생막(116) 상에만 형성한다.The photoresist pattern 118 is formed to be used as an etch mask when the sacrificial layer 116 is patterned, and a photoresist layer is formed by applying a photoresist on the sacrificial layer 116, and then exposing and developing the mask using a predesigned mask. It is formed only on the sacrificial layer 116 of the peripheral circuit region so that the sacrificial layer 116 of the cell region is exposed by patterning.

도 1d를 참조하면, 포토레지스트 패턴(118)을 식각 마스크로하여 셀 영역의 희생막(116)이 제거되도록 희생막(116)을 패터닝한다. 이로써, 주변회로 영역에만 희생막(116)이 잔류된다. 이후, 희생막(116) 패터닝 시 식각 마스크로 사용된 포토 레지스트 패턴(118)을 제거한다.Referring to FIG. 1D, the sacrificial layer 116 is patterned to remove the sacrificial layer 116 of the cell region using the photoresist pattern 118 as an etching mask. As a result, the sacrificial layer 116 remains only in the peripheral circuit region. Thereafter, the photoresist pattern 118 used as an etching mask is removed when the sacrificial layer 116 is patterned.

이렇게, 희생막(116) 패터닝 후 포토레지스트 패턴(118)을 PCL 공정 전에 미리 제거함으로써, PCL 공정 시 포토레지스트 패턴의 들뜸(lifting) 현상에 기인한 포토레지스트 오염을 방지할 수 있다.As such, by removing the photoresist pattern 118 after the sacrificial layer 116 is patterned before the PCL process, photoresist contamination due to the lifting phenomenon of the photoresist pattern during the PCL process may be prevented.

도 1e를 참조하면, 주변회로 영역에 패터닝된 희생막(116)을 식각 마스크로 하여 셀 영역의 소자 분리막(114)을 식각한다. 여기서, 식각 공정은 습식 식각(wet etch) 공정으로 실시하며, 예컨대 BOE(Buffered Oxide Etchant) 또는 HF 용액을 이용하여 실시할 수 있다. Referring to FIG. 1E, the isolation layer 114 in the cell region is etched using the sacrificial layer 116 patterned in the peripheral circuit region as an etch mask. The etching process may be performed by a wet etch process, for example, using a buffered oxide etchant (BOE) or an HF solution.

이로써, 셀 영역에는 전자 저장막(104)의 외벽 일부를 노출시키는 소자 분리막(114)이 형성되며, 이를 통해 셀 영역의 유효 산화막 높이(Effective Field oxide Height; EFH)가 제어된다.As a result, the device isolation layer 114 exposing a portion of the outer wall of the electron storage layer 104 is formed in the cell region, thereby controlling the effective field oxide height (EFH) of the cell region.

본 발명에서는 셀 영역의 EFH를 제어하기 위한 PCL 공정에서 식각 마스크로 주변회로 영역에 패터닝되어 형성된 희생막(116)을 사용함으로써, 습식 식각 공정으로 기존의 포토레지스트 패턴이 들떠서 주변회로부의 활성 영역 상부 코너 부분이 노출되어 발생되던 어택(attack) 현상이나 케미컬에 의해 포토레지스트 패턴의 폭이 좁아지는 불량 없이 셀 영역 내 EFH 편차를 개선할 수 있고, 이를 통해 문턱 전압(Treshold Voltage; Vth)을 개선할 수 있다. 또한, 셀 끝단에서의 EFH 변화가 작은 프로세스를 구현할 수 있고, 소자 마진이 큰 디바이스 제작이 가능하다. 뿐만 아니라, 후속한 주변회로 영역의 EFH 제어를 위한 소자 분리막의 식각 공정 시 식각량이 과도해지는 것을 방지할 수 있다.In the present invention, by using the sacrificial layer 116 formed by patterning the peripheral circuit region as an etching mask in the PCL process for controlling the EFH of the cell region, the conventional photoresist pattern is excited by the wet etching process so that the upper portion of the active region of the peripheral circuit portion is excited. It is possible to improve the EFH variation in the cell area without a problem of narrowing the width of the photoresist pattern due to the attack phenomenon or the chemical caused by the exposure of the corner part, thereby improving the threshold voltage (Vth). Can be. In addition, a process with small EFH variation at the cell end can be implemented, and a device with a large device margin can be manufactured. In addition, it is possible to prevent excessive etching amount during the etching process of the device isolation layer for controlling the EFH of the peripheral circuit region.

본 발명은 설명의 편의를 위하여, 소자 분리막의 EFH 제어 방법을 플래시 메모리 소자에 한정하여 설명하였으나, 이에 한정되지 않으며 반도체 소자의 EFH 제어 방법에도 적용될 수 있다. 한편, 활성 영역 상에 터널 절연막 또는 게이트 절연막, 전자 저장막 및 하드 마스크를 증착한 후 게이트 식각 및 소자 분리 공정을 진행하였으나, 전자 저장막과 하드 마스크 사이에 유전체막 및 컨트롤 게이트용 도전막을 적층한 후 게이트 식각 공정 및 소자 분리 공정을 진행할 수도 있다. For convenience of description, the present invention has been described by limiting an EFH control method of an isolation layer to a flash memory device, but is not limited thereto and may be applied to an EFH control method of a semiconductor device. On the other hand, after the tunnel insulating film or the gate insulating film, the electron storage film and the hard mask are deposited on the active region, the gate etching and device isolation processes are performed. However, the dielectric film and the control film for control gate are stacked between the electron storage film and the hard mask. The gate etching process and the device isolation process may then be performed.

본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. The present invention is not limited to the above-described embodiments, but may be implemented in various forms, and the above embodiments are intended to complete the disclosure of the present invention and to completely convey the scope of the invention to those skilled in the art. It is provided to inform you. Therefore, the scope of the present invention should be understood by the claims of the present application.

본 발명은 셀 영역 내 유효 산화막 높이(Effective Field oxide Height; EFH) 제어를 위한 소자 분리막의 식각 공정 시 주변회로 영역에 패터닝된 희생막을 식각 마스크로 이용하는 습식 식각 공정으로 실시함으로써, 포토레지스트 오염, 포토레지스트 패턴 들뜸 현상으로 인한 공정 불량 없이 셀 영역 내 EFH 편차(variation)를 개선할 수 있고, 이를 통해 문턱 전압(Vth) 분포를 개선할 수 있다.The present invention is performed by a wet etching process using a sacrificial film patterned in a peripheral circuit area as an etching mask during an etching process of an isolation layer for controlling effective field oxide height (EFH) in a cell region, thereby preventing photoresist contamination and photoresist. EFH variation in the cell region can be improved without process defects caused by resist pattern lifting, thereby improving the distribution of threshold voltage (Vth).

본 발명은 셀 끝단에서의 EFH 변화가 작은 프로세스를 구현할 수 있고, 소자 마진이 큰 디바이스 제작이 가능하다.The present invention can implement a process with small EFH variation at the cell end, and can manufacture a device with a large device margin.

또한, 본 발명은 후속한 주변회로 영역의 EFH 제어를 위한 소자 분리막의 식각 공정 시 식각량이 과도해지는 것을 방지할 수 있다.In addition, the present invention can prevent excessive etching amount during the etching process of the device isolation layer for controlling the EFH of the peripheral circuit region.

Claims (8)

셀 영역 및 주변회로 영역 내 소자 분리 영역에 트렌치가 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a trench formed in an isolation region in a cell region and a peripheral circuit region; 상기 트렌치를 채우는 소자 분리막을 형성하는 단계;Forming a device isolation layer filling the trench; 상기 소자 분리막 상에 희생막 및 포토레지스트 패턴을 순차적으로 형성하는 단계;Sequentially forming a sacrificial layer and a photoresist pattern on the device isolation layer; 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 셀 영역의 희생막이 제거되도록 상기 희생막을 패터닝하는 단계; Patterning the sacrificial layer to remove the sacrificial layer of the cell region using the photoresist pattern as an etching mask; 상기 포토레지스트 패턴을 제거하는 단계; 및Removing the photoresist pattern; And 패터닝된 상기 희생막을 식각 마스크로 하여 상기 셀 영역의 상기 소자 분리막을 식각하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.And etching the device isolation layer in the cell region using the patterned sacrificial layer as an etch mask. 제 1 항에 있어서,The method of claim 1, 상기 셀 영역 내 활성 영역의 상기 반도체 기판 상에는 터널 절연막, 전자 저장막 및 하드 마스크가 형성되는 반도체 소자의 소자 분리막 형성 방법.And a tunnel insulating film, an electron storage film, and a hard mask are formed on the semiconductor substrate in the active region in the cell region. 제 1 항에 있어서,The method of claim 1, 상기 소자 분리막은 산화막 계열의 물질로 형성되는 반도체 소자의 소자 분리막 형성 방법.The device isolation layer forming method of the semiconductor device is formed of an oxide-based material. 제 1 항 또는 제 2 항에 있어서, 상기 소자 분리막을 형성하는 단계는,The method of claim 1, wherein the forming of the device isolation layer is performed. 상기 트렌치를 채우도록 상기 트렌치를 포함하는 상기 하드 마스크 상에 절연막을 형성하는 단계; 및Forming an insulating film on the hard mask including the trench to fill the trench; And 상기 절연막을 상기 하드 마스크의 표면이 노출되는 시점까지 평탄화하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.And planarizing the insulating layer to a time point at which the surface of the hard mask is exposed. 제 1 항에 있어서, The method of claim 1, 상기 희생막은 상기 소자 분리막과 서로 다른 식각 선택비를 갖는 물질로 형성하는 반도체 소자의 소자 분리막 형성 방법.And the sacrificial layer is formed of a material having an etching selectivity different from that of the device isolation layer. 제 5 항에 있어서,The method of claim 5, wherein 상기 희생막은 아모퍼스 카본(amorphous carbon) 또는 나노 카본 폴리머(nano carbon polymer)로 형성되는 반도체 소자의 소자 분리막 형성 방법.The sacrificial film is a method of forming a device isolation film of a semiconductor device is formed of amorphous carbon or nano carbon polymer. 제 1 항에 있어서,The method of claim 1, 상기 소자 분리막의 식각 공정은 습식 식각 공정으로 실시하는 반도체 소자의 소자 분리막 형성 방법.And etching the device isolation layer by a wet etching process. 제 7 항에 있어서,The method of claim 7, wherein 상기 습식 식각 공정은 BOE 또는 HF 용액을 이용하는 반도체 소자의 소자 분리막 형성 방법.The wet etching process is a device isolation layer forming method of a semiconductor device using a BOE or HF solution.
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