KR20080080334A

KR20080080334A - 버랙터 소자 및 저왜곡 버랙터 회로 배치

Info

Publication number: KR20080080334A
Application number: KR1020087015389A
Authority: KR
Inventors: 브리드 레오나르두스 꼬넬리스 니꼴라스 드
Original assignee: 테크니쉐 유니버시테이트 델프트
Priority date: 2005-11-24
Filing date: 2006-11-24
Publication date: 2008-09-03
Also published as: WO2007061308A9; JP2009517862A; JP5180091B2; US20080290465A1; WO2007061308A1; EP1952445A1; US7923818B2

Abstract

접합 영역을 가지며 역 바이어스 전압이 인가될 때 공핍 커패시턴스가 변동하는 버랙터 소자(D1; D2). 상기 버랙터 소자(D1; D2)는, 예를 들어, 접합 영역에서 미리 정해진 도핑 프로파일을 제공함으로써 얻어지는, 지수함수의 공핍 커패시턴스-전압 관계를 갖는다. 버랙터 소자(D1; D2)는 2개의 버랙터 소자(D1; D2)가 역직렬 배치로 연결된 좁은 톤 간격 버랙터 스택 배치에 사용될 수 있다. 제어 노드와 2개의 RF 연결 노드 각각 사이에서 베이스 밴드 주파수 성분에 대한 저 임피던스 경로가 제공되며, 기본 및 더 높은 차수의 고조파 주파수에 대해 고 임피던스 경로가 제공된다.

Description

버랙터 소자 및 저왜곡 버랙터 회로 배치{Varactor element and low distortion varactor circuit arrangement}

본 발명은 접합 영역을 가지며 역 바이어스 전압이 인가될 때 공핍 커패시턴스가 변동하는 버랙터 소자에 관한 것이다. 이러한 버랙터 소자는 버랙터 다이오드, 튜닝 가능한 다이오드(tunable diode), 또는 전압 제어 커패시터(voltage controlled capacitor)로도 알려져 있다.

이러한 버랙터 소자는 공지되어 있으며, 그 거동은 잘 알 수 있다. 교과서에서, 다이오드 기반의 버랙터 소자에 대하여 커패시턴스 전압 특성은

이며, 여기서, C(V)는 다이오드에 걸린 전체 (역)전압(V)에 대한 함수로서의 커패스턴스이며, φ는 다이오드의 내부전위(built-in potential)이며, m은 다이오드 커패시턴스의 지수 법칙(power law)의 지수이며, K는 커패시턴스 상수이다. 균일한 도핑 프로파일을 갖는 다이오드에 대하여, m=0.5이며, 초계단 접합(hyper-abrupt junction)을 갖는 다이오드에 대하여 m≒1.5이다. 그러나, 이러한 특성은 특히 요즘의 많은 통신 시스템에서와 같은 좁은 톤 간격 신호(narrow tone spacing signal)를 갖는 동작을 위해 설계된 장치에서 사용될 때 저왜곡(low distortion) 버랙터 스택과 같은 소정의 고품질 애플리케이션에서의 버랙터 애플리케이션을 제한한다. (예를 들어, 2005년 캘리포니아 롱비치에서 개최된 2005 IEEE MTT-S Int. Microwave Symp. Dig.에서의 K. Buisman, L.C.N. K. Buisman, L. C. N. de Vreede, L. E. Larson, M. Spirito, A. Akhnoukh, T. L. M. Scholtes 및 L. K. Nanver, "Distortion free' varactor diode topologies for RF adaptivity" 참조)

이러한 문제점들을 극복하기 위하여, 최근에는 주어진 다이오드 지수 법칙 커패시턴스 계수(m≥5)에 대하여 매우 낮은 왜곡을 갖는 가변 커패시터 역할을 할 수 있는 버랙터 다이오드 기반의 회로 토폴로지 및 고성능 버랙터 다이오드 공정 기술이 제공되었다. 그러나, 제안된 해결책은 실제 구현을 고려할 때 변조된 신호 또는 좁은 톤 간격을 갖는 신호에 대하여 선형성 한계를 갖는다. 본 명세서에서 제공된 발명은 협대역 신호에 대한 선형성, 버랙터의 누설 전류에 대한 민감성, 높은 제어 전압 및 커패시턴스 튜닝 범위의 견지에서 이러한 한계를 극복하는 것을 목적으로 한다.

본 발명에 따르면, 첨부된 제1항에 정의된 바와 같이 앞에서 정의된 전제부에 따른 지수함수적인(기하급수적인, exponential) 공핍 커패시턴스-전압 관계를 갖는 버랙터 소자가 제공된다. C(V)가 다이오드에 걸린 전체 (역)전압(V)에 대한 함수로서의 커패스턴스이고, a₁ 및 a₂가 미리 정의된 상수일 때,

형태의 이러한 커패스턴스-전압 관계는 협대역 신호에 대한 선형성, 버랙터의 누설 전류에 대한 민감성, 높은 제어 전압 및 커패시턴스 튜닝 범위가 중요한 설계 제약 사항인 많은 애플리케이션을 설계할 수 있게 한다.

지수함수적인 공핍 커패시턴스-전압 관계는 접합 영역에 기설정된 또는 미리 정한 도핑 프로파일을 제공함으로써 획득될 수 있다. 공지된 균일한 프로파일 또는 초계단 도핑 프로파일과는 상이한 기설정된 도핑 프로파일을 선택함으로써, 버랙터 소자의 지수함수적인 공핍 커패시턴스-전압 관계가 획득될 수 있다.

다른 실시예에서, 상기 접합 영역은 x_low 보다 낮은 거리 간격에서 거리 x_low에서의 도핑 농도(N(x_low))보다 낮은 도핑 농도(N_fill)를 갖는 충전층(filling layer)를 포함한다. 이것은 접합 위치에 대하여 N/x²의 도핑 대 깊이 관계를 유지할 수 있게 한다. 충전층에서의 낮은 도핑 농도는, 다이오드의 의도된 항복 전압을 감소시키거나 요구되는 제어 전압을 불필요하게 증가시키지 않도록 전계에 대한 기여도를 낮춘다.

상기 접합 영역은, 예컨대 접합의 일측이 공핍을 위한 의도된 영역보다 상당히 높게 도핑된 PN 접합 다이오드 또는 쇼트키 다이오드 등의 단측 접합(single sided junction)을 포함하고, 버랙터 소자에는 예컨대, 실질적으로 N(x) = N/x²으로 정의된 도핑 프로파일이 제공된다. 여기서, N(x)는 x의 함수로서 버랙터의 1차원의 도핑 농도이고, x는 (유효)접합으로부터의 거리이고, N은 미리 정의된 도핑 농도 상수이다. 특히, 3차 혼변조(3rd intermodulation)가 억제되어야 하는, RF 신호의 변조를 위한 전자 회로 설계에서, 이러한 버랙터 소자는, 좁은 톤 간격 신호가 수반된 경우에도 유리하게 적용될 수 있다.

다른 실시예에서, 도핑 프로파일은 적어도 x_low...x_high의 간격에서 N(x)와 실질적으로 동일하며, x_low가 x_high보다 접합에 더 가깝다. 이것은 실행가능한 값(feasible value)의 도핑 농도를 갖는 프로파일을 얻을 수 있게 한다(상기 수식은 x=0에 대해 단일하게(singular) 된다). x_high와 x_low의 비는 유용한 커패시턴스 튜닝 범위를 정의한다.

또한 버랙터의 접합 영역은 양측(two sided) 또는 이중측(double sided) 접합일 수도 있다. 이 경우, 상기 지수함수적인 관계를 얻는 것은 더 복잡하지만 분명히 다양한 방식으로, 예를 들어, 더 복잡한 도핑 프로파일을 사용하여 이룰 수 있다. 이중측 접합의 일례는, 예를 들어, 통상의 버랙터 동작에서 완전히 공핍되는 충전층에 대한 낮은 P형 도핑의 사용일 수 있다. 이러한 구현예에서는 도핑 접합이 움직이더라도, 결과적인 C(V) 관계는 여전히 전압에 대한 원하는 지수함수적인 의존성을 보일 수 있다.

알려진 회로 배치에서, 더 큰 톤 간격에 대한 저왜곡 버랙터 동작은 균일한 도핑을 사용한 2개의 백투백(back to back) 버랙터 다이오드를 이용하거나, 또는 초계단형 버랙터(hyper abrupt varactor)에 대해서는 2개의 역직렬(anti-series) 버랙터 다이오드의 병렬 배치를 이용하여 이루어진다. 알려진 버랙터 배치는, 중간 탭(center tap)에 연결된 임피던스가 버랙터 다이오드 커패시턴스 자체에 의해 제공되는 임피던스보다 상당히 큰 경우에 단지 선형적으로 거동하는데, 이 조건은 관련된 모든 주파수 성분(all frequency components)에 대해 만족되어야 한다. 실질적으로, 이것은 좁은 톤 간격 또는 변조된 신호를 갖는 2개 톤 신호(two ton signals)에 대해 문제가 있는 것으로 판명되었다. 상술한 것은 영에 근접하는 톤 간결을 갖는 2개 톤 테스트(two-tone) 테스트 신호를 고려함으로써 쉽게 이해될 수 있다. 결과로서, 버랙터 다이오드들에 의해 주파수 차이(f₂-f₁)에서 제공되는 제공되는 임피던스는 f₁이 f₂에 근접할 때 무한대(infinity)에 근접하게 된다. 이것은 다이오드에 의해 제공되는 임피던스보다 더 커야되는 중간 탭 임피던스에 대한 비현실적인 조건을 초래한다. 전형적으로 매우 높은 중간 탭 임피던스가 종래의 솔루션에서 요구된다. 중간 탭은 다소 "플로팅(foalting)"되어 있기 때문에, 이것은 다양한 문제를 발생시킨다. 높은 값의 저항기를 사용할 때, 버랙터 다이오드의 누설 전류 또한, 제어 전압에 대하여 중간 탭의 결과적인 DC 오프셋으로 인해 문제가 된다. AC 중간 탭 임피던스를 증가시키기 위해 중간 탭 경로에 역 병렬(anti parallel) 다이오드를 사용함으로써 이러한 상황에 대한 소정의 개선을 얻을 수 있다. 톤 간격을 완화하기 위한 이러한 배치 구성으로 시뮬레이션함에 있어 양호한 결과가 달성되었다 하더라도, 좁은 톤 간격의 사용은 여전히 문제로 남아있고, 또한 이러한 배치는 여전히 버랙터 다이오드의 누설 전류에 비교적 민감한다.

상술한 해결방안은 정적 부하 조건(static loading conditions)가 요구되는 결과적으로 튜닝 가능한 커패시터의 합당한 성능을 제공할 수는 있으나, 튜닝 가능한 커패시터의 빠른 변조가 필요한 경우 덜 적합하다. 이러한 조건은 전형적으로 변조기, 동적으로 변하는 위상 시프터(dynamically varied phase shifters), 또는 동적 부하선 변조 혼합기(dynamic load line modulation mixers)를 위한 적응 정합망(adaptive matching networks) 등에 적용된다. 균일한 도핑 프로파일을 사용할 때 다른 단점들은 제한된 커패시턴스 튜닝 범위와 높은 제어 전압이다. 초계단형 버랙터를 사용할 때, 균일하게 도핑된 버랙터 구현에 비하여 선형성은 다소 떨어진다.

본 발명의 다른 양태에서, 본 발명의 실시예에 따른 2개의 버랙터 소자를 포함하는 버랙터 스택 회로 배치가 제공되며, 각각의 버랙터 소자는 2개의 단자를 갖고, 상기 2개의 버랙터가 역직렬 배치로 연결되어, 제어 노드(control node)가 2개의 상호 연결된 단자에 의해 제공되고 2개의 RF 연결 노드가 다른 단자들에 의해 제공된다. 좁은 톤 간격 버랙터 스택(narrow tone spacing varactor stack: NTSVS)으로도 불리우는 이러한 배치는 현존하는 배치에 비하여 개선된 성능을 제공한다. 상기 2개의 버랙터 소자는 공통 캐소드(common cathode)를 사용하거나 또는 공통 애노드(common anode)를 사용하여 서로 연결될 수 있다. 이것은 버랙터 회로 배치에 어떤 종류의 제어 전압(RF 단자에 대하여 양의(positive) 전압 또는 음의(negative) 전압)을 사용할 수 있는지 선택하는 가능성을 허용한다. 이러한 배치에 사용되는 버랙터 소자들은 동일할 수 있다.

다른 실시예에서, 버랙터 회로 배치는 제어 노드에 연결된 중간 탭 임피던스를 더 포함하며, 상기 중간 탭 임피던스는 상기 제어 노드와 2개의 RF 연결 노드 각각 사이에 베이스 밴드(base band) 주파수 성분들을 위한 낮은 임피던스 경로를 제공한다. 또한 기본 및 더 높은 차수의 고조파 성분들을 위한 높은 임피던스 경로가 제공될 수 있다. 상기 낮은 임피던스와 높은 임피던스라는 지시는, 고려되는 주파수 성분에 대해 버랙터 회로 배치에 의해 제공되는 임피던스를 나타낸다. 이것은 결국 변조된 신호와 좁은 톤 간격에 대한 높은 선형성과, 균일하게 도핑된 버랙터에 비하여 높은 튜닝 범위을 갖는 버랙터 회로 배치로 귀결된다. 단지 낮은 제어 전압만이 필요하고, 이 배치는 버랙터 다이오드의 누설 전류에 민감하지 않다. 더욱이, 베이스 밴드 주파수에서 높은 임피던스 조건이 요구되지 않아 변조기, 혼합기 및 동적/적응 접합망(dynamic/adaptive matching networks)에 더 적합하게 된다.

상기 낮은 임피던스 경로는 베이스 밴드 주파수 성분을 위한 버랙터 소자 커패시턴스에 의해 제공되는 것보다 더 낮은 임피던스를 구비하여, 버랙터 회로 배치에서 3차 혼변조 왜곡에 대한 매우 효율적인 억제를 허용한다.

상기 NTSVS는 더 복잡한 회로의 일부로서 수많은 애플리케이션에 적용될 수 있다. 또 다른 양태에서, 본 발명은, 2개의 직렬 커패시터와 2개의 교차 연결된(cross connected) 커패시터를 포함하는, 4 포트 전자 디바이스(four port electronic device)에 관한 것이다. 상기 2개의 직렬 커패시터 중 하나는 제1 입력 포트와 제1 출력 포트 사이에 연결되고, 상기 2개의 직렬 커패시터 중 다른 하나는 제2 입력 포트와 제2 출력 포트 사이에 연결되고, 상기 2개의 교차 연결된 커패시터 중 하나는 상기 제1 입력 포트와 제2 출력 포트 사이에 연결되고, 상기 2개의 교차 연결된 커패시터 중 다른 하나는 상기 제2 입력 포트와 제1 출력 포트 사이에 연결된다. 적어도 상기 2개의 직렬 커패시터 또는 2개의 교차 연결된 커패시터는 본 발명의 실시예에 따른 버랙터 스택 배치를 포함한다. 다른 커패시터들은 고정된 커패시터일 수 있다. 매우 유리한 실시예에서, 4개의 모든 커패시터가 본 발명에 다른 버랙터 스택 배치를 사용하여 구현된 전압 제어 가변 커패시터(voltage controlled variable capacitor)이다. 이러한 4 포트 전자 디바이스 또는 차동 버랙터 진폭 변조기(differential varactor amplitude modulator: DVAM)는, 진폭 변조기로서 직접 적용될 수 있으나, 또한 트랜스미터(transmitter), 극 증폭기 회로(polar amplifier circuit), 및 직접 변조기 등의, 더 복잡한 회로 내에 적용될 수도 있다.

또 다른 실시예에서, 상기 4 포트 전자 배치는 상기 제1 및 제2 입력 포트 사이에 연결된 제1 션트 인덕터(first shunt inductor)와, 제1 및 제2 출력 포트 사이에 연결된 제2 션트 인덕터(second shunt inductor)를 더 포함한다. 이에 의해 상기 회로가 진폭 변조기 또는 적응 정합망으로 사용될 수 있게 된다. 종래 설계에 비하여, 더 적은 수의 부품들이 필요하게 된다. 또한, RF 증폭기 단계와 결합하여, 이러한 배치는, 변조된 신호 또는 (느리게) 변하는 출력 전력 조건에 대해 매우 높은 전력 부가 효율(power added efficiency: PAE)을 허용하면서, 트랜스미터에서 유리하게 사용될 수 있다. 또한, 극 증폭기 내의 능동 부품들의 포화 동작에 의해 증폭기 효율이 올라가는 극 증폭기를 설계할 수 있다. 증폭기의 출력에서, 구형파(square wave)형의 신호 조건이 결과로서 생긴다. 이 경우 본 발명의 4 포트 전자 배치를 사용함으로써 매우 효율적인 극 증폭기를 얻을 수 있게 된다.

또 다른 양태에서, 본 발명은 본 발명에 따른 4 포트 전자 배치를 포함하는 직접 극 변조기에 관한 것이며, 상기 제1 및 제2 출력 포트가 일련의 위상 시프트 섹션들(a series of phase shift sections)에 추가적으로 연결되고, 각 위상 시프트 섹션은 본 발명의 실시예에 따른 버랙터 스택 배치를 포함한다. (주파수 변조기 내의, 그리고 위상 시프트 섹션 내의) 각각의 버랙터 스택 배치는 제어 전압을 사용하여 제어될 수 있다. 예를 들어, 디지탈 투 아날로그 컨버터(digital to analogue converter)가 상기 버랙터 스택 배치의 모든 제어 전압을 세팅하도록 사용될 수 있다. 이러한 변조기 구조는 QPSK, BSK, FSK, OFDM, 기타 등등의 많은 다른 변조 포맷을 직접 만족시킬 수 있는 트랜스미터의 일부일 수 있다. 또한, 상기 버랙터 배치 값들을 적절히 오프셋팅함으로써 다중 주파수 대역(multiple frequency bands)이 도모될 수 있다.

또한 본 발명은, 적응 또는 동적 정합망에서, 적응 또는 튜닝 가능한 위상 시프터에서, 직접 변조기 배치에서, 업 컨버팅 혼합기(up converting mixer) 또는 변조기로서, RF 스위치에서, 튜닝 가능한 필터 또는 멀티플렉서 등에서, 본 발명의 실시예에 따른 버랙터 스택 배치의 사용에 관한 것이다. 추가적인 예는,

적응 빔 포밍(adaptive beam forming)을 실행하는 위상 어레이(phased array) 등, 안테나 어레이 시스템(antenna array systems)에서의 버랙터 스택 배치의 사용을 포함한다.

본 발명은 첨부된 도면을 참조로 다수의 실시예들을 통하여 아래에서 더 상세히 설명한다.

도 1은 단측 접합(single sided junction)을 갖는 본 발명의 실시예에 따른 버랙터 소자의 도핑 프로파일을 나타낸 도면이다.

도 2a는 본 발명의 다른 실시예에 따른 버랙터 소자의 도핑농도 대 깊이 프로파일을 나타낸 도면이고(이 도핑 프로파일에서 유효 접합은 0.2㎛에 위치함), 도 2b는 이에 관련된 커패시턴스-전압 특성을 나타낸 도면이다.

도 3a는 제어 가변 커패시터의 일반적인 기호(symbol)을 나타내고, 도 3b 및 3c는 2개의 가변 커패시턴스 버랙터 다이오드의 역직렬(anti-series) 배치를 사용한 커패시터의 실시예를 나타낸다.

도 4는 다양한 시뮬레이션을 위해 사용되는 것으로서, 버랙터 다이오드를 사용한 역직렬 배치의 실시예를 나타낸 회로도이다.

도 5는, RF 단자(들)에 1 GHz의 반송파 상에 1 MHz 2-톤 신호(two-tone signal)를 인가하는 동안, 노드(c')가 3 MHz 신호에 의해 변조될 때, 종래 버랙터 다이오드를 사용하여 도 4의 회로 내의 버랙터 스택을 통해 흐르는 용량성 전류(capacitive current)의 결과적인 스펙스럼(resulting spectrum)을 나타낸 도면이다.

도 6은 본 발명의 실시예에 따른 버랙터 소자를 사용할 때 도 5에서와 같은 동일 조건 하에서의 결과적인 스펙트럼을 나타낸 도면이다.

도 7은 본 발명의 실시예에 따른 차동 버랙터 진폭 변조기의 회로도이다.

도 8은 도 7의 회로도에서 가변 커패시터로서 종래 버랙터 다이오드를 사용하여, 1 MHz 베이스 밴드 신호에 의해 변조된 2 GHz 정현(sinusoidal) 소스 신호의 결과적인 스펙트럼을 나타낸 도면이다.

도 9는 본 발명의 실시예에 따른 버랙터 소자를 사용할 때의 스펙트럼을 나타낸 도면이다.

도 10은 본 발명의 실시예에 따른 4 포트 전자 디바이스를 사용한 증폭기 회로의 회로도이다.

도 11a는 무손실 부품(loss-less components)을 사용한 도 10의 증폭기 회로의 단일 톤 동작에 대해 플롯트된(plotted) 효율 대 출력 전력을 나타낸 도면이고, 도 11b는 수동 부품에 대해 100의 양호도(Q factor)를 가정할 때 효율 대 출력 전력을 나타낸 도면이고, 도 11c는 버랙터 소자에 대한 요구되는 DC 제어 전압을 나타낸 도면이다.

도 12는 본 발명의 실시예에 따른 버랙터 소자들에 기초한 직접 변조기를 사용한 트랜스미터 아키텍처의 실시예를 나타낸 도면이다.

도 13은 도 12의 트랜스미터에 사용된 바와 같은 직접 극 변조기 실시예의 회로도이다.

도 14는 단측 접합을 갖는 본 발명의 또 다른 실시예에 따른 버랙터 소자의 도핑 프로파일을 나타낸 도면이다.

도 15는 본 발명의 실시예에 따른 버랙터 튜닝된(tuned)/변조된(modulated) 협대역 (트랜스미터) 애플리케이션을 위한 저왜곡 구성을 나타낸다.

도 16은 2개의 쇼트키 다이오드를 갖는 본 발명의 실시예에 따른 버랙터 스택 디바이스의 가능한 구성을 나타낸다.

도 17은 본 발명의 실시예에 따른 버랙터 스택 회로의 단자들을 나타낸 평면도이다.

도 18a는 본 발명의 다른 실시예에 따른 버랙터 스택 어셈블리의 반도체 구조를 나타낸 단면도이다.

도 18b는 도 18a의 버랙터 스택 배치의 평면도이다.

본 발명에 따르면, 수학식 1에 따른 기하급수적인(지수함수적인: exponential) 커패시턴스 전압 관계를 갖는 버랙터 소자가 제공된다.

여기서, C(V)는 버랙터 소자에 걸린 전체 (역)전압(V)의 함수로서의 커패시턴스이며, a₁과 a₂는 애플리케이션에 대한 고려(튜닝 범위, NTSVS의 양호도(quality factor), 전압 범위)에 따라 선택될 수 있는 값인 상수이다.

일반적으로 사용된 다이오드 버랙터의 커패시턴스 전압 관계는 본 발명의 기술분야에서 통상의 지식을 가진 자에게 다음의 수학식과 동일한 것으로 알려져 있 다.

여기서, C(V)는 다이오드에 걸린 전체 (역)전압(V)에 대한 함수로서의 커패스턴스이며, φ는 다이오드의 내부전위(buit-in potential)이고, m은 다이오드 커패시턴스의 지수 법칙의 지수(균일한 도핑 프로파일을 갖는 다이오드에 대하여 m=0.5)이며, K는 커패시턴스 상수이다.

바람직한 관계(수학식 1)는 버랙터 소자의 도핑 프로파일, 특히 버랙터 소자의 접합 영역의 도핑 프로파일을 수정함으로써 달성될 수 있다는 것이 밝혀졌다.

이러한 목적을 위하여, 단측 접합(one-side junction, 예를 들어 쇼트키 다이오드)이 가정되며

인

라는 공지된 관계를 이용하여 도핑 프로파일에 대하여 풀이한다.

상기 관계를 이용하여, 이 경우에서의 지수함수적인 커패시턴스 전압 관계에 대한 원하는 도핑 프로파일은 다음의 수학식인 것이 증명될 수 있다.

여기서, N은 정의될 도핑 농도 상수이다.

도핑 프로파일의 상부 공식화는 x=0에 대하여 단일(singular)하며, 결과적으로 이러한 단일성을 방지하기 위한 조치가 취해져야만 한다. 본 발명에 따른 버랙터 소자의 제1 실시예에 대한 도핑 프로파일이 어떻게 정의되어야만 하는지에 대하여 설명하기 위하여, 버랙터 소자의 단측 접합에 대한 원하는 버랙터 도핑 프로파일이 지수함수적인 C(V) 관계를 달성하는 것을 보여주는 도 1을 고려한다.

도 1로부터 명확한 바와 같이, N/x²의 도핑 관계는 거리(x)의 로그 값에 대한 도핑 농도의 로그 값의 그래프에서 직선으로서 나타난다. 무한히 크거나 매우 낮은 도핑 농도가 제공될 수 없기 때문에, 이 관계는 거리 x_low 및 x_high에서 불연속이다. 이렇게 함으로써, 커패시턴스가 거리 x에 대하여 반비례하기 때문에 자동적으로 유용한 커패시턴스 튜닝 범위(C_ratio)가 다음과 같이 정의된다.

C_ratio = x_high / x_low

단측 접합을 위한 지수함수적인 C(V) 관계를 획득하기 위하여, 충전층 또는 "스페이서(spacer)"층이 접합위치에 관련된 깊이에 대한 N/x²의 도핑을 만족하기 위하여 필요하다(예를 들어, 접합과의 거리를 2배하는 것은 4배 더 낮은 도핑 농도를 가져다 주어야만 한다). 유용한 버랙터 다이오드 동작에서 공핍되는 이 스페이서층 또는 충전층은 바람직하게는 감소된 디바이스 항복(device breakdown) 및 커패시턴스 튜닝 범위를 방지하기 위하여 전기장을 크게 증가시키지 않는다. 이것을 달성하 기 위하여, 이 충전층의 도핑 농도는 N(x_low)에 비하여 낮은 상태를 유지하여야만 한다. N(x_low)는 원하는 튜닝 범위 및 제어 전압과 조합하여 의도된 최대 동작 전압에 대한 버랙터 접합에서의 임계 전기장을 초과하지 않으면서 0 바이어스 버랙터 양호도(quality factor 또는 Q factor)가 최대화되는 방법으로 선택되어야 한다. 도핑 농도의 기울기가 원하는 지수함수적인 커패시턴스 전압 관계에 의해 고정되기 때문에, 도핑 포로파일은 기본적으로 x_low, x_high 및 N(x_low)의 선택으로 정의된다.

예상할 수 있는 바와 같이, 커패시턴스 튜닝범위, 제어 전압 및 버랙터 소자의 양호도에서의 트레이드-오프가 있다. 이러한 이유 때문에, III-V족 재료의 사용 또는 광대역 갭(wide band gap) 재료가 이러한 구조를 위해 추천된다. 예를 들어, GaAs를 이용할 때, 실리콘에 비하여 이 재료의 본질적으로 더 높은 전자 이동도(~ 5배)는 동일한 구조에 대하여 5배의 양호도 개선을 제공한다. 그러나, 낮은 제어 전압에 대하여 실리콘을 이용하여 양호한 결과가 또한 얻어질 수 있다.

도 2a에 도시된 도핑 프로파일을 갖는 버랙터 소자에 대한 시뮬레이션이 수행되었다. 이 도핑 프로파일에서, 충전층(5e+16)의 왼쪽에 있는 고도핑 영역(1e+19)을 포함하는 완전한 도핑 프로파일이 도시된다. 도핑 프로파일에서 낮게 도핑된 영역은 접합 근처에서 전기장의 급격한 증가를 방지한다. 이것은 디바이스 전압 항복 조건을 완화한다. 단측 접합에 대하여 이 충전층은 수학식 3의 도핑 농도와 결합되어 제공됨으로써, 로그 스케일로 도시될 때 도 2b의 그래프에 도시된 바와 같이 실질적으로 직선이 되어야 하는 원하는 C(V) 특성(수학식 1)을 획득하게 된다. 이러한 거동은 제안된 도핑 프로파일에 대한 특성이라는 것이 언급되어야만 한다. 도 2b에서의 직선의 어떠한 이탈도 IM3 왜곡 레벨의 증가를 가져다 줄 것이다. 이 특정 예의 관련된 0 바이어스 양호도는 실리콘 디바이스에 대하여 ~20까지 제한된다. 도 1의 파라미터에 대하여 다른 선택을 함으로써, 전압 범위 또는 커패시턴스 튜닝 비는 조정될 수 있으며, 결과적으로 양호도(실리콘에서 300보다 큰 값이 실현 가능하다), 항복 전압(제한된 커패시턴스 튜닝 범위 및 양호도에 대하여100V 보다 큰 값이 실리콘에서 실현 가능하다) 또는 튜닝 범위(제한된 항복 전압 및 양호도에 대하여 15보다 큰 값이 실리콘에서 실현가능하다)를 개선할 수 있다. 명백하게, 양호도, 항복 전압 및 튜닝 범위 사이에서 트레이드 오프가 있다. 실리콘에 비하여 대략 5배의 더 높은 전자 이동도를 때문에 주어진 버랙터 도핑 프로파일에 대하여 대략 5배의 더 높은 양호도를 제공하는 GaAs와 같은 더 높은 전자 이동도를 갖는 다른 기술을 이용함으로써 이러한 트레이드 오프를 개선할 수 있다. 도 2의 디바이스를 고려할 때, 0 바이어스 양호도는 GaAs에서 구현될 때 대략 100일 것이다. 또한, 광대역 갭 재료의 사용은 디바이스 접합에서 더 높은 도핑 농도 및 전기장 조건의 사용을 허용하기 때문에 유익할 수 있다. 충전층의 정확한 도핑 프로파일은 원하는 지수함수적인 C(V) 관계에 통상적으로 대단히 중요한 것은 아니다. 그러나, 실제 디바이스에서 계단 공핍 근사(abrupt depletion approximation)는 매우 정확하지는 않다는 사실 때문에, 낮은 전압 범위에 대한 의도된 지수함수적인 C(V) 관계를 개선하기 위하여 이 스페이서층의 도핑 구조를 이용할 수 있다.

전술한 예에서, 단측 접합이 사용되었다. 단측 접합에서, 접합의 일 측에서 서의 도핑 레벨은 타측에서보다 훨씬 더 높다. 그 결과, 공핍 영역은 단방향으로만 효율적으로 연장할 것이다.

그러나, 수학식 1에 따른 지수함수적인 커패시턴스 전압 의존성을 획득하기 위해서는, 양측 접합 방법을 이용한다면 이 거동을 실현하기 위한 다른 해결 방법이 가능하다. 이 경우, 원칙적으로, 수학식 1의 원하는 거동을 제공할 수 있는 도핑 프로파일에 대해 가능한 한정할 수 없는 수의 해결 방법이 있다.

전술한 실시예 중 임의의 것에 따른 버랙터 소자는 가변 전압 제어 커패시터로서 유익하게 적용될 수 있다. 도 3a에서, 이러한 가변 전압 제어 커패시터에 대한 일반적인 부호가 3단자 디바이스로서 도시된다. 노드 a와 노드 b (또는 RF 연결 노드들) 사이에 가변 커패시턴스 C_ab가 있으며, 노드 c가 제어 전압 입력으로서 사용된다. 버랙터 다이오드를 이용한 실제 구현이 노드 a 및 노드 b 사이에서 역방향으로 직렬 연결되고 각각 2개의 단자를 각각 갖는 버랙터 다이오드(D1, D2)를 도시하는 도 3b 및 3c에 개략적으로 도시된다. 노드 c는 다이오드의 2개의 단자의 연결 지점(도 3b에서 다이오드의 캐소드, 도 3c에서 다이오드의 애노드)에 의해 형성된다. 도 3b는 노드 a 및 노드 b에 비하여 노드 c에서 양의 제어 전압에 위해 의도된 공동 캐소드 구현을 도시하고, 도 3c는 노드 a 및 노드 b에 비하여 노드 c에서 음의 제어 전압에 위해 의도된 공통 애노드 구현을 도시한다. 전술한 바와 같이 수학식 1의 원하는 특성을 갖는 버랙터를 이용하여, 이 특성을 유익하게 나타내는 다양한 애플리케이션을 구축하는 것이 가능하다.

제1 실시예에서, 버랙터 소자는 좁은 톤의 간격 버랙터 스택 디바이스를 제공하는데 이용된다. 이러한 NTSVS 디바이스는 모든 종류의 진폭 및 위상 변조기에서 유익하게 이용될 수 있으며, 또한 적응 정합망 또는 동적 정합망, 적응 또는 튜닝가능한 위상 시프터 디바이스 (예를 들어, 위상 어레이(phased array) 시스템), 직접 변조기(direct modulator), 업 컨버팅 혼합기 또는 변조기, RF 스위치, 튜닝가능한 필터 또는 멀티플렉서 등에서 이용될 수 있다.

본 명세서에서 소개된 발명인 "NTSVS(Narrow Tone Spacing Varactor Stack)"은 협대역 또는 변조된 신호에 대한 우수한 선형성을 제공하는 저왜곡 튜닝가능한 커패시터이며, 트랜스미터 또는 변조기 애플리케이션에 대하여 매우 매력적이게 한다. 튜닝가능한 커패시터는 매우 특정된 (N/x²)에 기반한 도핑 프로파일(단측 접합을 가정하여)을 갖는 2개의 백투백(back-to-back) 버랙터에 기초한다. 이 구성은 중간 탭 및 외부 핀에서 베이스밴드 쇼트(short)를 이용한다. 변조된 신호와 좁은 톤 간격에 대한 높은 선형성, 균일하게 도핑된 버랙터에 비한 높은 튜닝 범위, 낮은 제어 전압과 같은 이러한 NTSVS 특성은 버랙터 다이오드의 누설 전류에 대하여 민감하지 않으며, 베이스 밴드 또는 IF 임피던스에서 높은 임피던스 조건이 요구되지 않아, 변조기, 혼합기 및 동적/적응 정합망의 구현에 대하여 더욱 적합하도록 한다.

NTSVS의 개략적인 회로도가 도 4에 도시된다. NTSVS는 공통 캐소드 구성에서 사용되며, 하부 다이오드(D2)의 노드 b는 접지에 연결된다. 상부 다이오드(D1)의 노드 a는 저항(R_g)를 통해 신호 공급원(V_s)에 연결된다. 신호 공급원 또는 신호 소스(V_s)는 다른 측어서 접지되며, 협대역 간격을 갖는 2개의 톤 신호(s₁ 및 s₂로 표시됨)를 제공한다. 제어 전압(V_control)은 노드 c에서 연결되는 다른 단자의 중간 탭 임피던드(Z_c(s))에 의해 버랙터 스택의 제어 노드 c'에 인가된다. 다이오드(D1 및 D2)는 동일할 수 있다.

버랙터 다이오드 스택을 이용한 알려진 배치에서, Z_c는 모든 주파수 성분에 대해 무한히 높은 임피던스로서 고려될 수 있다. 이 경우를 해결할 때 버랙터 구성의 연결 단자에서의 전압의 IM3(third order inter modulation, 3차 혼변조) 성분은 다음과 같은 표현으로 나타낼 수 있다.

여기서,

는 버랙터 다이오드의 테일러 계수이며, g_s는 소스 컨덕턴스(1/R_g)이며, s₁ 및 s₂는 복소 주파수이며, A는 전압 신호 공급원의 진폭이다. 버랙터의 테일러 계수에 대한 다음의 조건을 만족할 때 IM3 왜곡이 제거된다는 것을 수학식 4로부터 관찰될 수 있다.

도 4에서의 버랙터 다이오드의 동일 면적을 가정할 때, 커패시턴스 함수에 대한 이 미분 방정식을 풀이하는 것은, m=0.5인 잘 알려진 C(V) 교과서 관계(전술한 수학식 2)를 제공한다.

이번에는 Z_c(f2-f1)=0의 조건(베이스밴드 쇼트)을 이용하여 도 4의 배치에서의 IM3 성분을 풀이할 때, 다른 모든 주파수 성분에 대하여 Z_c가 무한히 높은 경우 다음의 IM3 제거 조건이 매우 좁은 톤 간격(Δf→0)에 대해 얻어진다.

미분방정식을 풀이함으로써 얻어질 수 있는 결과에 따른 C(V) 관계인

는 잘 알려진 교과서의 C(V) 관계(수학식 2)라기 보다는 다음과 같이 주어지는 지수함수적인 관계가 되는 것을 증명한다.

이 관계에서, a₁ 및 a₂는 적분 상수를 나타내며, 이 해답에 대하여 소정의 유연성을 더해준다. 어떠한 a₁ 및 a₂를 선택하더라도 미분 방정식을 만족할 것이며, 좁은 톤 간격에 대하여도 IM3 왜곡 성분에 대한 완벽한 제거를 제공한다. 전술한 버랙터 소자 실시예는 이 이러한 지수함수 관계를 충족하며, 원하는 IM3 왜곡 제거를 획득하기 위하여 도 4에 도시된 바와 같은 NTSVS 배치에서 유익하게 이용될 수 있다.

이러한 IM3 제거를 위하여, 중간 노드 c 및 RF 단자 a 및 b 사이에서 베이스밴드 주파수에서의 낮은 AC 임피던스(이것은 버랙터 커패시턴스 그 자체에 의해 제공된 AC 임피던스에 상대적이다) 경로가 필요하다. 동시에, 높은 주파수 성분(기본 및 더 높은 차수의 고조파(harmonics))에 대하여 노드 c 및 노드 a 사이, 또는 노드 c 및 노드 b 사이의 AC 임피던스는 높아야만 한다(이것도 이러한 주파수 성분에서 버랙터 자체에 의해 제공된 AC 임피던스에 상대적이다).

도 4의 구성을 이용하여, 무왜곡 버랙터 스택(distortion free varactor stack, DFVS)를 이용한 종래의 해결책 및 새롭게 제안된 NTSVS 를 이용한 해결책을 위하여 톤 간격의 함수로서 커패시턴스 전류의 전압 IP3를 시뮬레이션하였다. DFVS에서, 2개의 다이오드의 단면적 비가 3차 왜곡을 최소화하기 위하여 변경된다. 종래의 DFVS가 주어진 중간 탭 임피던스에서 넓은 톤 간격에 대한 가장 높은 선형성을 제공하지만, NTSVS는 Δf의 작은 값에 대하여 최상의 결과를 제공한다. 2개의 다이오드의 단면적은 NTSVS의 경우에 동일할 수 있다. 중간 탭 및 외부핀 사이의 베이스 밴드 주파수 성분에 대하여 낮은 임피던스(버랙터 다이오드에 의해 제공된 임피던스에 비하여) 경로가 있어야만 한다는 것에 주목하는 것은 중요하다. 선형성이 열화되기 시작하는 구석(corner) 주파수는 베이스 밴드 주파수에 대하여 낮은 임피던스를 제공하고 동시에 기본 및 더 높은 차수의 고조파 주파수성분에 대하여 높은 임피던스를 제공하는 것에 얼마나 잘 성공하는가에 관계된다. 그 결과, 더욱 정교한 네트워크가 개선을 제공할 수 있다.

모든 임피던스 레벨 표시는 고려 중인 고조파 성분에서의 버랙터 다이오드 임피던스에 상대적이다. NTSVS는 예를 들어 안테나 부정합 조건을 튜닝하여 없애는 정적 조건, 적응성 정합, 스위칭, 위상 시프트, 등을 위하여 효율적으로 이용될 수 있으나, 또한 변조기나 혼합 기능을 구현하는데 동적으로 이용될 수 있다.

도 4의 배치를 이용하여 유용한 선형 혼합 기능을 생성하기 위하여, 다음의 2개의 기본 조건이 충족되어야만 한다:

1) 버랙터 스의 유효 커패시턴스(C_ab)를 통해 흐르는 용량성 전류는 노드 a 및 노드 b에 인가된 RF 전압에 선형적으로 관련되어야한 한다. 대부분의 실제 (통신) 애플리케이션에서, 이것은 노드 a 및 노드 b에 인가된 RF 신호에 대하여 C_ab의 3차 볼테라 커널(Volterra kernal)의 0 값을 요구한다. 결과적으로, 3차 상호변조 왜곡 생성이 C_ab를 통한 결과에 따른 전류에 발생하지 않는다.

2) 원하는 혼합 동작에 대하여, 유효 커패시턴스(C_ab)는 전달 함수가 전체 회로의 원하는 선형 방식으로 변조되는 방법으로 변조되어야만 한다. 이것은 노드 c에서 중간 탭 전압에 대한 C_ab의 비선형 C(V) 관계에 대하여 (사전 왜곡을) 보상하여야만 하며 또한 전체 회로의 전달 함수에 커패시턴스 변화가 얼마나 관계하는지에 대하여 보상하여야만 하는 결과를 갖는다.

RF 신호 레벨에서 왜곡을 쉽게 볼 수 없기 때문에 조건 1)은 가장 중요한 것이다. 변조기에서 제어 전압이 통상적으로 정확하게 제어될 수 있거나 또는 오히려 어무렇게나 사전에 왜곡될 수 있는 베이스 밴드 신호이기 때문에 조건 2)는 덜 중요하다.

다음의 예에서, 2개 톤 RF 전압 소스(V_s)는 노드 a에 연결된다. 커패시턴스는 노드 c에 연결된 독립 전압 공급윈(V_control)에 의해 변조된다. C(V) 관계에 따라, 이 변조 전압은 수학식들의 집합 및 비선형 사전 왜곡 요소를 이용하여 사전에 왜곡된다. 그 결과, 변조하는 베이스밴드 신호를 갖는 C_ab의 선형 변화가 획득되며, 결과적으로 원하는 용량성 혼합 작용이 획득된다. 노드 a 및 노드 b에서 인가된 RF 전압 때문에 C_ab가 어떠한 상호 변조 왜곡을 생성하지 않는 제한 하에서 이 혼합이 완벽하게 선형이라는 것이 언급되어야만 한다.

도 4의 개략도와 같은 DFVS 구성을 이용할 때, 도 5에 도시된 바와 같은 결과에 따른 용량성 전류의 스펙트럼이 획득된다. 중심 주파수 주위로 AM측 대역이 두드러지지만, 결과는 2톤 신호 주위로 나타나는 IM3 성분의 견지에서 오히려 나쁘다.

DFVS에 비하여, NTSVS는 저왜곡 동작을 보장하기 위하여 베이스밴드 쇼트를 필요로 한다. 결과적으로, 정확한 동작을 위하여 베이스 밴드 주파수(BB-short)에서의 낮은 임피던스 경로가 센터 탭(노드 c) 및 노드 a와 노드 b 사이에 제공되며, 기본 또는 고차 고조파를 위해서는 높은 임피던스가 제공되어야만 한다. 결과에 따른 용량성 전류의 스펙트럼이 도 6에 도시된다. 공평한 비교를 위하여, 2톤 신호 조건, 유효 커패시턴스 값 C_ab 및 그 상대 변경이 DFVS 시뮬레이션 실험과 동일하게 선택된다. 용량성 전류의 스펙트럼은 혼합 실험에서 DFVS에 대한 결과에 비하여 상당히 개선된다. 이 실험에서 얻어진 최저 상호 변조 레벨은 베이스 밴드 주파수에서의 쇼트 조건과 기본 및 고차 고조파에서의 개방 조건을 얼마나 잘 만족할 수 있는지에 기본적으로 의존한다.

요약하면, 종래의 최신 기술과 비교하면, NTSVS 토폴러지는 변조된 신호 및 좁은 톤 간격에 대한 높은 선형성과 균일하게 도핑된 버랙터에 비하여 높은 튜닝 범위를 제공한다. 또한, 큰 커패시턴스 변동을 위해 낮은 제어 전압이 필요하며, 배치는 버랙터 다이오드의 누설 절류에 대하여 민감하지 않다. 또한, 높은 임피던스 조건이 IF 임피던스에서 요구되며, 변조기, 혼합기(mixer) 및 동적/적응적 정합 네트워크의 구현을 더욱 적합하게 한다.

본 발명에 따른 버랙터 소자의 더욱 유익한 사용은 다음의 예시적인 실시예에서 알 수 있다. 차동 버랙터 기반 진폭 변조기(differential varactor based Amplitude Modulator)는 도 7의 개략도에서 도시된 바와 같이 직렬형 및 교차형으로 연결된 입출력의 용량성 커플링에 바탕을 둔다. 2개의 직렬형 가변 커패시터 중 하나(Cseries1)는 제1 입력 포트와 제1 출력 포트 사이에 연결되고, 2개의 직렬형 가변 커패시터 중 다른 하나(Cseries2)는 제2 입력 포트와 제2 출력 포트 사이에 연결된다. 또한, 2개의 교차형으로 연결된 커패시터 중 하나(Ccross1)는 제1 입력 포트와 제2 출력 포트 사이에 연결되며, 2개의 교차형으로 연결된 커패시터 중 다른 하나(Ccross2)는 제2 입력 포트와 제1 출력 포트 사이에 연결된다. 또한, 입력 포트들과 출력포트들은 션트 코일(Lshunt)을 이용하여 서로 연결된다. 입력 포트에서, 전압원(Vsource)이 연결되며(예를 들어, 3V 2GHz 신호를 제공), 출력 포트에서 부하(Rload)가 연결된다.

이 구성의 원리는 직접 연결된 커패시터(Cseries1, Cseries2)를 통한 변위 전류가 교차형으로 연결된 커패시터 쌍(Ccross1, Ccross2)과 반대라는 사실에 바탕을 둔다. 회로가 차동으로 구동되고 모든 용량성 소자는 동일한 값을 가질 때, 용량성 전류가 상쇄될 것이다. 직접 연결된 커패시터(Cseries1, Cseries2)에 비하여 교차형으로 연결된 커패시터(Ccross1, Ccross2)의 값을 가변시킴으로써, 변위 전류 는 상쇄되지 않으며, 에너지가 차동 입력으로부터 출력포트 또는 그 반대로 전달될 것이다. 두개의 션트 인덕터(Lshunt)를 갖는 이러한 용량성 쿼드(quad)와 요소 값의 적절한 치수조정을 결합함으로써, 소정의 매우 특별한 성질이 이 회로 구성에 대하여 획득될 수 있으며, 이는 RF 애플리케이션 및 RF 전력 증폭단과 결합한 적응적 정합 네트워크와 같은 특수한 애플리케이션에서 진폭 변조기로서 매력있게 한다. 이러한 결합은 변조된 신호 또는 (느리게) 가변하는 출력 전력 조건에 대하여 원칙적으로 매우 높은 부가 전력 효율(power added efficiency, PAE)을 용이하게 한다.

전술한 실시예가 4개의 모든 커패시터에 대하여 버랙터를 이용하지만, 교차형으로 연결된 커패시터 또는 직렬형으로 연결된 커패시터 중 어떠한 것도 고정 커패시터(가변하지 않음)에 의해 형성된다.

이러한 전류의 특이한 거동은 임력 임피던스가 순저항(ohmic)이 되도록 함으로써 최선으로 연구될 수 있다. 이 구성의 입력 임피던스는 다음과 같이 주어진다:

Z_in의 허수부가 0이 되게 하는 것은 직렬형 및 병렬형으로 연결된 커패시터에 대하여 다음의 관계를 도출한다.

여기서,

c_series = 직렬형 커패시터 값

c_cross = 교차형으로 연결된 커패시터 값

g_load = 단일 단말된 부하 컨덕턴스

L = 션트 연결된 인덕터

이다.

c_series 및 c_cross의 값에 대한 상기 조건을 만족하면서 c_cross에 대한 c_series 값을 변경함으로써, 다음의 성질이 획득된다.

- 전달(s₂₁)이 -j와 +j 사이에서 연속적으로 가변될 수 있다.

- 입력 임피던스가 항상 순저항(ohmic)이다.

그 결과, s₂₁의 위상이 항상 허수축 상에 있기 때문에 회로는 어떠한 AM 내지 PM(phase modulation, 위상 변조) 왜곡도 유입하지 않을 것이다. 위상 반전은 승수기(multiplier)로서의 잠재적인 동작을 나타낸다. 회로가 손실이 없다는 사실은 입력에서 출력으로 아무런 전력도 전송되지 않을 때(s₂₁ = s₁₂ = 0) 모든 에너지의 반사(s₁₁ = s₂₂ = 1)를 가져다 주며(c_series = c_cross), 포트에서 무한한 높은 임피던스를 제공한다. (포트에서 단락 회로 조건을 제공하는 션트 인덕터 대신에 직렬 인덕터를 사용한다면 반대 작용(s₁₁ = s₂₂ = -1)도 가능하다는 것에 주의하여야 한다) 입력 임피던스가 전력 전송에 따라 가변한다는 사실은 네트워크가 동적 부하 라인 애플리케이션에 대하여 관심을 가지게 한다. 또한, 이 네트워크의 동작 주파수는 가변 커패시턴스(c_cross 및 c_series)의 값을 조정함으로써 용이하게 맞추어질 수 있다.

앞에서, DVAM의 소신호 동작이 연구되었다. 그 원리는 직렬형 및 교차형으로 연결된 커패시터를 구현하기 위한 튜닝가능한 커패시턴스의 이용에 바탕을 둔다. 따라서, 이 목적을 위하여 버랙터를 고려하는 것은 논리적이다. 다음의 시뮬레이션 실험에서, 이러한 진폭 변조를 위하여 DFVS 및 NTSVS의 대신호 성능을 비교할 것이다. 베이스 밴드 쇼트를 이용하는 본 발명의 제안된 버랙터 구조는 이 애플리케이션에서 DFVS에 비하여 우수한 성능을 제공할 것이라는 것이 보여질 것이다.

이상적인 가변 커패시터를 이용할 때, DVAM의 입력에서 3V의 신호 진폭을 갖는 2GHz 정현파 전압의 인가와 1Mhz의 저주파수(베이스 밴드) 정현파 신호를 이용한 c_series 및 c_cross 값의 변조는 완벽하게 승산된 신호, 즉, 어떠한 상호 변조 효과(특히 3차 IM)도 없이 이상적인 스팩트럼(1.999Ghz 내지 2.001Ghz)을 갖는 2톤 신호를 가져다 준다.

전술한 무왜곡 버랙터 스택(DFVS)을 가변 커패시터로 이용할 때, 도 8에 도시된 스펙트럼이 얻어진다. 3차 상호 변조(IM3)의 견지에서, 이 스펙트럼을 아주 열악하다.

본 발명의 일 실시예에 따른 NTSVS(N/x² 도핑 프로파일을 갖는)를 이용할 때, NTSVS 장치의 중간 탭 노드 및 RF 단자 사이의 베이스 밴드 주파수에 대한 낮 은 임피던스 경로가 제공된다. 높은 값을 갖는 인덕터가 각 NTSVS의 중간 탭에 변조 전압을 연결하는데 사용된다면, 이러한 조건들은 자동적으로 충족된다. 이것은 커패시턴스를 원하는 값으로 제어하는데 있어서 매우 큰 이점이다. 이전과 동일한 신호 조건에 대한 회로 토폴러지를 이용하여 생성된 2톤 신호의 스펙트럼이 도 9에서 제공된다. 이 실험으로부터 알 수 있는 바와 같이, 입력에서 3V 진폭 스윙을 이용하여 70dBc 보다 큰 매우 깨끗한 2톤 신호가 획득된다. 특별하지만 현실적인 프로파일을 갖는 버랙터 장치를 이용하여 이상적인 비소비형(non dissipative) 진폭 변조기에 대한 폐쇄(close)가 구현될 수 있다는 것을 나타내기 때문에 이것은 매우 중요한 결과이다.

본 발명의 다른 실시예에서, NTSVS 버랙터 소자는 개략적인 도면이 도10에 도시된 극 증폭기(polar amplifier) 회로에서 이용된다. 현재, 여러 개의 통신 표준의 견지에서 스펙트럼 노이즈, 효율 및 유연성을 개선하기 위하여 극 증폭기 개념을 고려한다. 이러한 증폭기의 공통된 특성 중 하나는 증폭기 효율을 강화하기 위한 능동 디바이스(들)의 포화 동작이다. 이 포화 동작은 증폭기의 출력에서의 유사한 구형파형 신호 조건을 가져다 준다. 그러나, 증폭기의 포화동작 때문에, 출력 전력은 더 이상 입력 전력에 선형으로 관련되지 않는다. 극 증폭기 구현에서의 종래의 이러한 문제를 해결하기 위하여, 동적 공급 전압 변조가 출력 전력량을 제어하는데 고려되었다. 일부 이점을 갖고 있지만, 이러한 접근 방식으로는 다음과 같은 곤란한 상황이 있다.

- 높은 효율의 DC-DC 컨버터 효율이 필요하다;

- DC-DC 컨버터의 노이즈를 스위칭하는것은 비현실적으로 큰 회로 구현의 사용을 야기하는 과도한 필터링을 필요로 한다;

- 전압 변조는 능동 장치에 의한 AM-PM 변조를 발생시키며, 결과적으로 사전 왜곡이 필요하다.

동적 전압 변조된 극 증폭기 개념에 대한 대체물은 출력 전력량을 제어하기 위하여 출력 단계의 동적 부하를 사용하는 것이다. 전술한 실시예에서 설명된 바와 같은 DVAM 토폴러지를 이용함으로써, 이것을 구현하는 것은 매우 용이하다. 다양한 방법으로 수행될 수 있지만, 예시적인 실시예가 도 10에 도시된다. 도 10에서, DVAM(버랙터 소자(D1 내지 D8), 션트 인덕터(Ls1 내지 Ls4)를 포함하며, 각 NTSVS 스택의 제어 지점은 각각 Vcsd1, Vccd1, Vccd2, 및 Vcsd2로 표시된다)은 동적 정합과 변조 기능을 수행한다. DVAM은 NTSVS 장치의 원하는 커패시턴스 변조를 보장하는 베이스 밴드 신호에 의해 제어된다. 모든 성분 레벨 및 제어 신호는 원하는 출력 전력, 공급 전압 및 커패시턴스 튜닝 범위에 대하여 선택될 수 있다. 트랜지스트(T1, T2)의 출력에서의 추가 스터브(stub)(Z1, Z2)는 바이어스를 위한 것이며, 짝수 고조파에 대한 단락 조건을 제공한다. 추가 직렬 공진기가 인덕터(L1, L2) 및 커패시터(C1, C2)를 이용하여 각각 제공된다. 추가 직렬 공진기(중심 주파수 fo)는 홀수 고조파에 대하여 높은 임피던스를 제공하기 위하여 추가되며, 그 모두는 가장 높은 부가 전력 효율(PAE)을 획득하기 위하여 필요하다. 무손실 인덕터와 버랙터와 함께 이상적인 트랜지스터(초기 설정으로는 Gummel Poon 모델)가 가정될 때, 출력 전력에 대한 PAE가 도 11에 도시된다. 전력 스윕(sweep)은 DVAM 구조에서 버랙터의 동적 전압을 변경함으로써 획득된다. 도 11a의 그래프는 무손실 부품을 이용하여 증폭기의 단일 톤 동작을 위한 출력 전력에 대하여 도시된 효율을 나타낸다. 도 11b의 그래프는 수동 부품에 대하여 100의 양호도(Q 값)를 가정할 때의 결과를 제공한다. 도 11c의 그래프에서, NTSVS 소자를 위한 원하는 DC 제어 전압이 전력에 대하여 도시된다(교차형으로 연결된 버랙터에 대한 상부 트레이스 및 직렬형으로 연결된 버랙터 소자에 대한 하부 트레이스). 매우 높은 효율이 넓은 전력 제어 범위에 대하여 획득될 수 있다는 것이 관찰될 수 있다. 또한, 원하는 제어 전압은 그 전압값이 제한된다. 더욱이, 부품 값 및/또는 임피던스 레벨의 견지에서 회로의 최적화는, 요구되는 제어 전압을 더욱 감소시킬 수 있다.

본 발명의 다른 실시예에서, 도 12 및 13에 도시된 바와 같이, DVAM을 가변 위상 시프터와 결합한 직접 변조기가 제안된다. 이 실시예에서, 진폭 및 위상 시프트는 NTSVS 소자의 제어 전압에 의해 설정되어, 극 변조기를 가져올 수 있다. 이러한 구성은 트랜스미터의 종래 아키텍처를 상당히 단순화시키면서 전형적으로 무선 통신에서 사용되는 원하는 복잡한 변조 신호를 여전히 생성할 수 있다.

NTSVS 소자에 기반한 직접 변조기를 사용하여 새롭게 제안된 트랜스미터 아키텍처가 도 12에 도시되어 있다. 전압 제어 오실레이터(VOC, 예를 들어, 위상 동기 루프(phased locked loop, PLL)에 기반한)는 전력 증폭기(PA)(22)에 반송파를 제공한다. PA(22)의 출력은 직접 변조기(23)에 제공되며, 그 구현 방법이 아래 설명된 도 13에 도시되어 있다. 직접 변조기(23)는 NTSVS 소자에 대한 제어 전압을 디지탈 투 아날로그 컨버터(24)(D/A)로부터 수신하고, 이 컨버터에는 반송파의 변 조를 위한 디지탈 입력 데이타가 공급된다. 이에, 직접 변조기(23)의 출력은 변조된 신호를 제공한다.

이 도면에서 알 수 있는 바와 같이, 변조기 내의 NTSVS 소자는, 베이스 밴드 주파수에서, 또는 베이스 밴드 주파수의 배수(a multiple of the base-band frequency)에서 동작하는 디지탈 투 아날로그 컨버터(24)에 의해 전달된 전압에 의해 커패시턴스 값에 대해 제어된다. 이 개념은 종래 트랜스미터 설계에서 많은 RF 기능 블록에 대한 필요성을 제거해준다. 시변적인(time variant) 방식으로 극 변조기의 전달(전송)을 제어함으로써, 원하는 변조의 분산도(constellation diagram)가 얻어질 수 있다. 또한 적절한 방식으로 분산점들(constellation points) 사이의 전이를 정확히 제어함으로써, 극 변조기의 출력에서의 결과적인 주파수 스펙트럼은 고려되는 통신 표준 요건을 만족시키도록 조절될 수 있다. 이것은 기본적으로 종래 증폭기 구현예에서의 중간 필터(intermediate filters)의 필요성을 제거한다. 그 결과, 결과적인 트랜스미터 구조는, D/A 컨버터(24)의 디지탈 입력의 입력을 단지 변화시킴으로써, 원하는 통신 표준 (예컨대, QPSK, BSK, FSK, OFDM 등)에 따라, 많은 다른 변조 포맷에 직접 기여할 수 있다. 혼합기 및 전력 증폭기에 대해 선형 RF 회로 블록 없이, 복잡한 변조 스킴(modulation schemes) 생성될 수 있다. 이것은 전체 트랜스미터의 전력 감소를 가져올 것이다.

NTSVS 소자는 튜닝가능하기 때문에, 다중 주파수 밴드 또한 적절한 방식으로(예컨대, DVAM 실시예에 관하여 상술한 바와 같이) NTSVS 값을 오프셋팅함으로써 쉽게 처리될 수 있다. 모두 패스 네트워크(pass network)에 기반하거나 인공 전송 선로 개념 기반할 때, 용량성 소자가 NTSVS 소자에 의해 구현된 많은 LC 섹션으로 이루어진 위상 시프터는 그 자체가 본질적으로 광대역이며, 주파수 재구성 가능 네트워크(frequency reconfigurable network)를 가져온다. 이러한 네트워크는, 중간 필터 또는 다른 (재구성 가능한) RF 기능이 요구되지 않기 때문에, 다중 통신 표준 또는 다중 주파수 대역 트랜시버를 목적으로 할 때 상당한 이점을 가질 수 있다. 또한, 다른 전력소비가 많은 RF 회로 블록에 대한 전력이 덜 요구되기 때문에, 제안된 구성은 저전력의 매우 높은 주파수 트랜스미터 구현에 유용할 수 있다.

이러한 직접 변조기의 가능한 구현예가 도 13에 개략적으로 도시되어 있다. 이 도면에서, n개의 LC 섹션들로 이루어진 인공 전송 선로(artificial transmission line)가 DVAM(도 7의 실시예를 참조)을 뒤따르고, 각 섹션은 4개의 전송 인덕턴스(Ltrans1...Ltrans4)와 커패시턴스 소자(Cshunt)를 포함한다. 용량성 소자(Cshunt)는 NTSVS 소자들에 의해 구현된다. NTSVS 소자의 제어 전압을 변하시킴으로써 임의의 위상 시프트 또는 진폭이 달성될 수 있다. 이러한 구성에서, 매우 효율적인 증폭기의 구현을 다시 도모하면서 그러나 베이스 밴드 제어를 갖는 직접 변조기를 사용하여 입력 임피던스가 원하는 출력 전력과 함께 추적하는 DVAM 네트워크의 특성으로부터 다시 한번 이익을 얻게 된다. 도시된 바와 같이 유사한 특성을 가져오는 진폭 및 위상 변조기에 대해 많은 네트워크 토폴로지가 가능하다. 또한 단일 단말된 버전(single-ended versions)이 가능하다. 빠른 튜닝을 허용하고 임의의 혼변조 왜곡을 초래하지 않는 튜닝 가능한 용량성 소자는 모든 이러한 솔루션에서 필수적이며, 본 발명의 실시예에 따른 NTSVS 디바이스는 이러한 구성요소가 된다.

본 발명에 따른 NTSVS 디바이스를 갖는 DVAM 구현을 사용하여, 아래와 같은 다수의 이점이 달성될 수있다.

- 입력 및 출력 사이에서 낮은 Q(양호도) 임피던스 변환(정합)을 제공함

- 신호 전달(s₂₁)이 -1과 0 내지 1 사이에서 제어될 수 있음

- 버랙터의 이용가능한 튜닝 범위를 위해 구조가 쉽게 맞추어질 수 있음

- 요구되는 제어 전압이 낮음

- S₁₂에서의 180 위상 반전은 완전한 업-컨버팅 혼합기를 만들 수 있게 함

- 튜닝 동안 위상 변화가 없음(AM_PM 왜곡이 없음)

- 전체 튜닝 범위에 걸쳐 입력 및 출력에서 순저항(ohmic) 부하 조건을 가져옴

- 튜닝 범위는 고정된 임피던스와 무한대 사이에서 선택될 수 있음

- 튜닝 범위는 고정된 임피던스와 기본 주파수에서의 쇼트 회로 조건 사이에서 선택될 수 있음

- 동작 주파수는 버랙터의 바이어스 조건을 변화시킴으로써 쉽게 튜닝될 수 있음

- 정현파 및 구형파 입력 신호 둘다에 대해 NTSVS 다이오드와 결합하여 완전히 선형임

본 명세서에서 설명된 예들이 대부분 차동(differential)이지만, 단일 단말 된 버전이 또한 원하는 회로 기능(즉, 정적 또는 동적 부하/ NTSVS 기반의 소자 사용을 통한 출력 전력 제어 및 위상 시프팅)을 잘 실현할 수 있다. 이것은 통신 및 레이다 시스템에서의 많은 실제 애플리케이션에 이바지할 수 있다.

도 14에, 버랙터 튜닝된 또는 변조된 선형 협폭 애플리케이션에 대한 Q(양호도) 최적화 버랙터 도핑 프로파일에 관하여, 더 상세한 도면이 도시되어 있다. 이 실시예에서, 다음의 프로파일 제안 조건이 적용된다.

● X_high/X_low 비에 의해 정의되는 유용한 커패시턴스 튜닝 비는 실질적이고 유용한 구현을 위해 2에서 15 또는 더 높은 비의 범위에 있다.

● 영역 1) 스페이서 층:

○ 스페이서층 두께

스페이서층은, 영역 2에서 적절한 도핑 프로파일 대 거리를 확실히 하도록 요구된다. 스페이서층의 두께는 원칙적으로 X_low와 동일하다.

■ X_low는 저전압 애플리케이션(V_breakdown ＜ 5V)에 대해 0.03㎛로부터 고전압 애플리케이션(V_breakdown ＞ 40V)에 대해 0.3㎛까지의 범위일 수 있다(또한 표 1 참조). 상당히 더 낮거나 더 높은 전압 범위는 상기 조건을 더 넓힐 것이다.

실질적인 구현에서, 버랙터가 적절한 회로 구성 내에 적용될 때 선형성 열화를 방지하기 위해 접합의 정확한 위치는 중요하다. 접합의 정확한 위치는 x=0에서, +/- 0.2*X_low의 공차 내에 있을 필요가 있다.

○ 스페이서층 도핑/ 시트 저항(sheet resistance)

스페이서층의 정확한 도핑은 제어 전압의 시프트보다 의도된 선형성에 많은 영향을 주지는 않는다. 그러나, 스페이서층의 도핑은 원치않는 전계의 증가를 발생시켜 디바이스 항복-튜닝 범위-양호도의 달성가능한 절충안(compromise)에 대한 제한을 초래한다. 이러한 이유로 인해, 스페이서층의 도핑 농도는 제한될 필요가 있다. 스페이서층의 도핑 농도로 인한 전계의 증가가 임계 전계의 반값, 예컨대, 실리콘에서, ΔE = (1/2)*E_crit = 3×10⁵ V/cm을 넘지 않는다고 가정한다면, 이 층의 관련된 시트 저항은 2385Ω/□보다 더 높아야 한다. 임계 전계 세기에 대해 다른 값을 갖는 재료에 대해 유사한 고려가 이루어질 수 있다.

● 영역 2) 경사형 도핑 프로파일(graded doping profile):

이 영역은 의도된 근사적인 지수함수 C(V) 관계의 원인이 되며, 적절한 회로 구성과 결합하여 매우 선형적인 동작을 낳게 한다. 매우 선형적인 동작을 위해, 경사 계수(m)은 1.7과 2.3 사이에 있어야 한다. 실질적인 구현에 대해서 가장 높은 선형성은 2라기 보다 m=1로 달성된다. 이것은 3차 및 4차 왜곡 성분 사이에서 발생하는 제거 효과로 인함이다. C(V) 함수는 임의의 험프(humps)를 보이지 않고 순 단조(purely monotonic)라는 사실은 매우 중요하다.

도핑 농도 N(X_low)는 아래에서 상세히 설명하는 바와 같이 수식 3.7 내지 수식 3.11을 따르며, 주어진 항복 및 커패시턴스 튜닝 범위에 대한 최선의 양호도를 제공한다. 유효한 (활성화된) 도핑의 값은 전형적으로 ＜5V의 항복전압을 갖는 디바이스에 대해 4e18이고, ＞40V의 항복 전압을 갖는 디바이스에 대해 1e17이다(표 1 참조).

● 영역 3) 매립층(Buried Layer):

매립층은 중요한 직렬 저항을 도입 없이 상기 경사형 도핑 프로파일에 직접 연결되어야 한다. 종래 기술에서의 버랙터 구현은 경사형 프로파일과 매립층 사이의 저 도핑된 연결의 단점을 가져서, 버랙터의 양호도를 저감시킨다. 의도된 근사적인 지수함수의 C(V) 관계를 위배하여 더 높은 왜곡을 낳기 때문에, 공핍 영역이 이 영역으로 연장될 때 이러한 구현에서의 커패시턴스 전압 관계는 우리의 애플리케이션에 관련되지 않는다. 매립층에 의해 제공되는 직렬 저항은 영역 2에 의해 제공되는 진성(intrinsic) 시트 저항보다 상당히 더 낮아야 한다. 결과적으로, 높은 양호도(Q)의 버랙터 구현을 위해, 매립층의 시트 저항은 영역 2의 진성 시트 저항보다 더 낮을 것이 요구된다(예컨대, 아래의 상세한 설명에서의 표 1을 참조).

도 15에서, 노드 a와 c 사이, 그리고 노드 b와 c 사이에서 기본 및 2차 고조파에 대한 베이스밴드 "쇼트"와 고조파(harmonic) "오픈(open)" 조건을 이용한 (도 15에 나타난 바와 같은 도핑 프로파일을 갖는) 본 발명에 따른 버랙터 튜닝된/변조된 협대역 (트랜스미터) 애플리케이션을 위한 저왜곡 구성의 예시적인 실시예가 도시되어 있다.

협대역 변조된 신호에 대한 저왜곡 버랙터를 형성하기 위해, 도 15의 버랙터 구성이 이용되어야 한다. 의도된 튜닝가능한 부품이 튜닝 가능한 네트워크, 예컨 대, 적응 정합망 또는 필터 등에서 적절한 위치로 RF 단자 a 및 b와 연결된다. 알려진 저왜곡 버랙터 구성과 달리, 이 버랙터 구성은 노드 a와 c 사이 및 노드 b와 c 사이에서 기본 및 2차 고조파에 대해 베이스밴드 "쇼트"와 "오픈" 조건을 이용하고, 도 14에 주어진 바와 같은 도핑 프로파일을 갖는 버랙터를 사용할 때 잘 동작한다.

도 15를 참조하면, 협대역 변조된 신호(＜200MHz 대역폭)의 저왜곡 동작을 위한 단자 임피던스 상의 조건은,

이고, 여기서, Z_diode는 지시된 주파수에서 역바이어스의 버랙터에 의해 제공되는 임피던스이다.

이 조건들은 양쪽 다이오드에 모두 적용되며, D1 및 D2에 제공되는 개별적인 임피던스 값이 다를지라도 동시에 만족되어야 하고, 상기 요건을 만족하여야 한다. 또한 제어 전압(V_controlD1 및 V_controlD2)는 다른 값일 수 있으나 다이오드를 역 바이어스로 유지시키야 한다.

도 16에서, 버랙터 스택의 단순한 구현예가 도시되어 있다. 2개의 쇼트키 다이오드(또는 버랙터 소자)가 매립층(2) 상에 형성되어 있으며, 각 쇼트키 다이오드는 도핑된 반도체층(3a, 3b) 상에 금속층(4a, 4b)를 포함한다. 각 도핑된 층(3a, 3b)의 도핑 프로파일은 상술한 실시예에 따르며(예컨대, 도 1, 2a 또는 14 참조), 쇼트키 계면(금속층(4a, 4b)과 도핑된 층(3a, 3b) 사이의 계면)에서 x=0이다. 2개의 쇼트키 다이오드를 저 임피던스 물질에 의해 연결시키는 매립층(2)은, 큰 버랙터 커패시턴스 값에 대해 높은 양호도를 달성하도록 저 시트 저항을 갖고서 제공된다. 2개의 쇼트키 다이오드 사이의 거리(도 16에서 ds로 표시됨)는, 2개의 쇼트키 다이오드 사이의 임피던스를 가능한 낮게 유지할 수 있도록, 최소로 유지되어야 한다. 정확한 동작을 위해, 정확한 고조파 단자가 상술한 바와 같이 도 16에 표시된 단자 a, b 및 c에서 제공되어야 한다.

큰 커패시턴스 값을 갖는 버랙터의 양호도(Q)를 최적화하기 위한 집적된 공정 기술에서, 매립층(2)의 시트 저항의 영향을 감소시키기 위해 전형적으로 핑거 구조(finger structure)가 적용된다. 도 17에, 이러한 실시예의 단자 구조의 평면도가 도시되어 있다. a, b 및 c로 표시되는 영역들(도 3a, b 및 c에 도시된 단자 a, b 및 c에 대응됨)은 예컨대, 도 16에 도시된 바와 같은 쇼트키 다이오드와 제어 노드층에 해당한다는 것은 본 기술분야의 통상의 지식을 가진 자에게 분명하다. 집적 기술에서 매립층(2)의 시트 저항이 디바이스들을 서로 분리시키는 문제 발생없이 어느 정도로도 쉽게 감소될 수 없기 때문에, 이러한 접근법이 선호된다. 핑거의 접근법을 사용하여 RF 애플리케이션을 위한 버랙터 스택을 구현할 때, 이 방법은 너무 높지 않은 커패시턴스 값(예컨대, 5pF 미만)을 갖는 커패시터에 대해 합당하게 잘 작동한다. 중간 탭 임피던스(단자 c)에 대한 조건은 RF 경로에 대한 조건보다 덜 엄격하기 때문에, 이 단자에 대한 연결 설계(connection scheme)은 더 복잡 하고 전체 구조의 하나 또는 2개의 콘택으로 제한될 수 있다.

고농도로 도핑된 기판을 갖는 버랙터 스택의 개별(discrete) 구현을 고려할 때, 매립층(2)와 다이오드들 사이의 도핑된 기판의 유효 저항은, 핑거 구조가 생략될 수 있을 정도로 감소될 수 있다. 그 결과의 디바이스는 더이상 분리되지 않으며, 웨이퍼 커팅후 하이브리드 회로(hybrid circuit) 구현 상에서 부품이 플립 칩(flip chipped)될 수 있기 때문에, 이것은 더이상 중요하지 않다. 중간 탭 연결(단자 a, 예컨대, 인덕터)의 고조파 차단(harmonic termination)은 개별 버랙터 스택 부품 또는 하이브리드 보드 상에 배치될 수 있다.

개별 부품들 사이의 분리를 요하는 집적 공정 기술에서 매립층의 유효 시트 저항을 감소시키는 과감한 방법은 마이크로머시닝(micromachining)과 결합한 배면 금속 콘택(backside metal contact)의 사용이다. 이와 같이 의도된 구조가 도 18a에 도시되어 있다. 버랙터 스택 디바이스는 도면부호 10으로 표시되어 있고, 실리콘 또는 Ⅲ-Ⅴ족 재료의 웨이퍼(11) 상에 형성되어 있다. 전술한 실시예에서와 같이, 버랙터 스택 디바이스(10)는 저 시트 저항을 갖는 매립층(2)을 제공함으로써 형성되며, 매립층(2) 상에는 도핑된 층(3a, 3b)와 금속층(4a, 4b)에 의해 2개의 쇼트키 다이오드가 각각 형성되어 있다. 쇼트키 다이오드와 주위의 금속층(4a, 4b) 사이에, 산화물층(12)이 제공된다. 이 도면에서, 웨이퍼(11)의 배면은 매립층(2)에 도달할 때까지 식각되어 있다. 이 식각은 식각 정지층, 예컨대, 분리 웨이퍼(isolator wafer) 상의 실리콘을 사용하는 경우에 매립 산화물을 사용하여, 또는 Ⅲ-Ⅴ족 재료에서 유사한 기술에 의해 제어될 수 있다. 식각 정지층 내에 콘택 홀 을 제조하고 두꺼운 금속(배면 금속층(15))으로 매립층(2) 또는 저도핑된 N 영역을 직접 콘택함으로써, RF 경로에서의 다이오드들 사이의 유효 저항이 매우 감소될 수 있다(2개의 다이오드 소자는 저 임피던스 재료(의 결합)에 의해 연결됨). 결과적으로, 배면 금속층(15)가 RF 신호의 전도를 다루기 때문에, 매립층(2)의 시트 저항은 덜 문제가 된다. 제어 단자(5)(도 3a-c의 등가 회로도의 제어 노드 c)는 비아를 통하여 웨이퍼의 전면에 연결될 수 있다. 그 결과, 전면 상에 핑거 구조가 더이상 필요하지 않아, 필요한 웨이퍼 면적의 효과적인 감소와 개선된 양호도(Q)를 가져온다. 이 접근법에서, 웨이퍼 전면으로의 고품질의 비아가 요구되지 않는다. 웨이퍼 전면으로의 연결은 단지 중간 탭 단자(5)의 구현을 위함이며, 이 단자는 단지 DC 및 베이스밴드 신호에 대한 연결을 제공하기 때문에, 임피던스 요건이 이러한 연결에 대해 굉장히 완화된다. 도 18b에, 도 18a의 버랙터 디바이스(10)의 상면도가 도시되어, 금속 콘택(4a, 4b,5)의 위치를 나타내고 있다. 배면 금속 연결(15)의 감소된 저항으로 인해, 상면에 (도 17의 실시예에서와 같은) 핑거 구조가 더이상 필요하지 않다. 이 구조는 기게적인 안정성을 개선하기 위한 조치를 취함으로써, 예컨대, 기계적 지지층을 붙이거나 성장시킴으로써, 더욱 개선되고 적합하게 될 수 있다.

본 발명, 그 구현 및 이론적 배경은 다음으로부터 더 상세히 이해될 것이다.

신규한 고 선형 좁은 톤 간격 버랙터 스택

요약: 역직렬 구성의 동일한 "지수함수의" C(V) 관계를 갖는 2개의 버랙터가, 디바이스 단자에 대한 적절한 고조파 차단과 결합하여, 협대역 신호에 대해, 매우 높은 선형성과 낮은 제어 전압에 관련된 범위를 보인다. 결과적인 부품은 튜닝 가능한 정합망, 필터, 위상 시프터 및 진폭 변조기의 구현을 가능하게 하는 부품임이 판명되었다. 특정 N/x₂의 도핑 프로파일이 정확한 IM3 제거를 위해 요구된다는 사실이 보여진다. 그러나, 실질적인 구현에 있어서, 높은 신호 레벨에서의 선형성은 3차 및 4차 비선형성의 결합에 의해 제한된다. 이러한 지식으로, 도핑 프로파일은 이들 디바이스의 실질적인 구현을 위해 높은 선형성을 얻도록 한정된다. 또한, 실현된 튜닝 가능한 커패시턴스에 관련된 고조파 차단 상의 특정 요건이, 제안된 구성이 선형적으로 거동하는 변조된 신호의 최대 대역폭의 견지에서 연구되었다. 달성하기 위한 도핑 프로파일 상의 요건과 양호도, 튜닝 범위 및 항복 전압 사이의 양호한 타협 또는 절충안이 상세히 논의된다. 결과적으로, 양호도에 대한 디바이스 레이아웃의 영향이 연구되었다.

Ⅰ. 서론

다중 모드 트랜시버 및 "인지 라디오(cognitive radios)" 등, 차세대 무선 시스템은 RF 적응성을 도모하는 회로 기술을 필요로 한다. 적응 회로(adaptive circuits)의 일부 예들은 튜닝 가능한 필터, 낮은 노이즈를 위한 튜닝 가능한 정 합망 및 전력 증폭기를 포함한다. 이러한 애플리케이션을 위한 이상적인 튜닝 소자는 극히 나은 손실, 낮은 dc 전력 소비, 높은 선형성, 높은 전압 및 높은 전류에 대한 강건함(ruggedness), 넓은 튜닝 범위, 높은 신뢰성, 매우 낮은 비용, 낮은 면적 사용, 및 높은 튜닝 속도와 함께 연속적으로 튜닝 가능함을 보인다.

PIN 다이오드 또는 GaAs PHEMT는 이러한 도전적인 애플리케이션을 위해 오늘날 널리 사용된다. 그러나, 이러한 솔루션(해결방안)은 너무 값비싸거나 너무 많은 dc 전력을 소비하여, 비용과 성능에 민감한 애플리케이션에 대해 장기간의 허용되는 솔루션이 될 수 없다.

이러한 제한에서, 종래 접근법의 단점들이 없는 대체물에 대한 강도 높은 연구가 시작되었다. 그 일례가 MEMS 커패시터인데, 이 MEMS 커패시터는 매우 대중적인 구현에 있어서, 2개의 고정된 커패시턴스 값 사이에서 스위칭할 수 있다. MEMS 커패시터는 매우 높은 양호도(Q)와 예외적으로 높은 선형성을 제공하지만, 표준적인지 못한 공정과 패키징 기술을 요하고, 높은 제어 전압과, 신호도를 요하며, 그 스위칭 속도가 반도체 기반의 솔루션에 비하여 나쁘다. 전압 가변 유전체에 기반하는 다른 제안된 튜닝 기술은 유사한 제작성의 단점과 성능상의 단점을 보인다.

이러한 긴급한 필요성의 견지에서, 버랙터 다이오드와 같은 더 단순한 튜닝가능한 소자가 RF 적응성을 구현하기 위한 논리적인 선택인 것 같다. 그러나, 이들의 본래의 비선형적 거동은 높은 피크 투 평균 전력 비(peak-to-average power ratio)에 의해 특징지워지는 현대의 통신 표준용에 대해서는, 그 품질이 떨어지며, 그와 관련된 양호도(Q)는 가장 필요한 애플리케이션을 위한 관심 대상의 마이크로 웨이브 주파수에서 통상적으로 너무 낮다.

이러한 단점을 극복하기 위해, 최근 버랙터 다이오드 기반의 회로 토폴로지 및 고성능 버랙터 다이오드 공정 기술이 제시되었는데[2-3], 그 제시된 바에 의하면, 주어진 다이오드 지수법칙의 커패시턴스 계수(n≥0.5)에 대해, 극히 낮거나 n=0.5의 특별한 경우에 이론적으로 왜곡이 없는 가변 커패시터로 동작할 수 있다[1,2.4]. 그러나, 실질적인 구현을 고려할 때, 제안된 솔루션은 변조된 신호 또는 좁은 톤 간격을 갖는 신호에 대해 선형성 제한을 갖는다. 본 명세서에서 제시하는 신규한 고 선형성 좁은 톤 간격 버랙터 스택(NTSVS)는, 협대역 신호에 대한 선형성, 누설에 대한 민감성, 높은 제어전압 및 커패시턴스 튜닝 범위의 견지에서, 이러한 한계를 극복하기 위함이다.

이 IM3 왜곡이 없는 버랙터 스택의 동작 이론은 섹션 Ⅱ에서 주어진다. 도핑 프로파일의 요건과 튜닝 범위, 항복 전압 및 양호도(Q)의 절충안이 섹션 Ⅲ에서 논의된다. 선형성에 대한 4차 혼변조 왜곡의 영향은 섹션 Ⅳ에서 고려된다. 공정 편차와 레이아웃과 같은 실질적 구현에 관한 이슈들은 섹션 Ⅴ 및 Ⅵ에서 각각 논의된다.

Ⅱ. 동작 이론

상기 신규한 고 선형성의 좁은 톤 간격 버랙터 구성은 Fig.1의 회로의 볼테라 분석(Volterra analysis)에 기반한다.

Fig. 1 역직렬 버랙터 다이오드 회로의 볼테라 분석용으로 사용되는 도면

Z_c(f1-f2)=0으로 가정하고 모든 다른 주파수 성분에 대해 Z_c(f)는 무한히 높은 것으로 가정하여, Fig. 1의 IM3 성분을 풀이할 때, 몇가지 수학적 조작을 한 후에, 매우 좁은 톤 간격(Δf→0)에 대한 다음의 IM3 제거 조건을 발견하였다.

(2.1)

여기서,

,

,

(2.2)는 버랙터 다이오드의 테일러 계수이며, g_s는 소스 컨덕턴스(1/Z_source(f))이며, s₁ 및 s₂는 복소 주파수이며, A는 전압 신호 공급원의 진폭이다.

미분 방정식

을 풀이함으로써, 최적의 테일러 계수를 제공하여 IM3 제거 조건을 만족시키는 지수함수의 C(V) 관계가 얻어진다.

(2.3)

이 관계에서, a₁ 및 a₂는 a₁ 및 a₂는 적분 상수를 나타내며, 이 해답에 대하여 소정의 유연성을 더해준다. 어떠한 a₁ 및 a₂를 선택하더라도 수학식 (2.1)을 만족할 것이며, 좁은 톤 간격에 대하여도 IM3 왜곡 성분에 대한 완벽한 제거를 제공한다. 이러한 IM3 제거를 위하여, 중간 노드 c 및 RF 단자 a 및 b 사이에서 베이스밴드 주파수에서의 낮은 AC 임피던스 경로(이것은 버랙터 커패시턴스 그 자체에 의해 제공된 AC 임피던스에 상대적이다)가 필요하다. 동시에, 높은 주파수 성분(기본 및 더 높은 차수의 고조파)에 대하여 노드 c 및 노드 a 사이, 또는 노드 c 및 노드 b 사이의 AC 임피던스는 높아야만 한다(이것도 이러한 주파수 성분에서 버랙터 자체에 의해 제공된 AC 임피던스에 상대적이다).

Ⅲ. 도핑 프로파일 및 성능 절충

A. 도핑 프로파일

볼테라 직렬과 미분 방정식 (2.1)에 기초하여, 원하는 커패시턴스 함수를 발견하였다. 이제, 관련된 도핑 프로파일을 결정할 필요가 있다. 이 목적을 위해, 단측 접합(one-side junction, 예를 들어 쇼트키 다이오드)이 가정되며,

(3.1)

과,

(3.2)를 사용하여[5], 도핑 프로파일에 대하여 풀이한다.

(3.3)

여기서, N은 정의될 도핑 농도 상수이다. 도핑 프로파일의 상기 공식화는 x=0에 대하여 단일(singular)하며, 결과적으로 이러한 단일성을 방지하기 위한 조치가 취해져야만 한다. 베이스밴드 쇼트 버랙터 스택에 대한 도핑 프로파일이 어떻게 정의되어야만 하는지에 대하여 설명하기 위하여, 본 출원에 첨부된 도 14를 고려한다.

이 도면에서, 이상적인 도핑 프로파일이 검은 실선으로 표시되어 있다. 무한히 크거나 매우 낮은 도핑 농도가 제공될 수 없기 때문에, 이 관계는 거리 x_low 및 x_high에서 중단되어야 한다. 이렇게 함으로써, 커패시턴스가 거리 x에 대하여 반비례하기 때문에 자동적으로 유용한 커패시턴스 튜닝 범위(C_ratio)가 다음과 같이 정의된 다.

C_ratio = x_high / x_low (3.4)

지수함수의 C(V) 관계를 달성/유지하기 위하여, "스페이서(spacer)"층이 접합위치에 관련된 깊이에 대한 N/x²의 도핑을 만족하기 위하여 필요하다(예를 들어, 접합과의 거리를 2배하는 것은 4배 더 낮은 도핑 농도를 가져다 주어야만 한다). 유용한 버랙터 다이오드 동작에서 공핍되는 이 스페이서층 또는 충전층은 바람직하게는 감소된 디바이스 항복 및 커패시턴스 튜닝 범위를 방지하기 위하여 전기장을 크게 증가시키지 않는다. 이것을 달성하기 위하여, 이 충전층의 도핑 농도는 N(x_low)에 비하여 낮은 상태를 유지하여야만 한다. 부록 E에서, 이것은 분석되어 이 스페이서층의 유효 시트 저항에 대한 하한(lower bound)를 가져온다. 저 도핑된 "스페이서"층이 전체 내부 전압을 소비하는 한편, 인가전압이 N/x² 영역을 공핍하는데에 완전히 사용된다는 가정을 이용하여, 지수함수의 C(V) 관계가, 기술 파라메타(부록 A 참조)의 견지에서 달성될 수 있으며, 그 관계는 아래와 같이 주어진다.

여기서, V_R은 역방향 인가 전압이고, 상수(Aㆍε_s/x_low)는 영 바이어스 커패시턴스 값이다.

실질적인 상황에서, 상기 가정이 유효하도록 "스페이서층"의 적절한 도핑 농 도를 항상 선택할 수 있다. 그러나, 스페이서층의 상당한 도핑은 버랙터 접합에서 전계를 증가시켜서, 의도된 것보다 낮은 양호도(Q)와 더 낮은 최대 동작 전압을 가져온다. 따라서, 항복 전압 및 양호도 최적화를 위해, 스페이서층의 도핑 농도는 낮은 값으로 유지되어야 한다(이러한 점의 제한은 부록 E에서 평가함). 이 상황에서, 영 인가전압에서의 공핍 거리(x'_low)는 x_low보다 더 클 수 있으며, 결과적으로 C(V) 관계가 아래와 같이 수정되어야 한다(또한 부록 A 참조).

상기 공식화는 영 바이어스 커패시터 값이 이제 Aㆍε_s/x'_low임을 나타내며, 이는 동일한 접합 깊이(x_high)에 대해 x'_low/x_low의 인자만큼 튜닝 범위를 감소시킨다. 튜닝 범위가 감소되더라도, 지수함수의 C(V) 관계는 유지되고, 이는 IM3 왜곡 제거 조건을 여전히 유효하게 한다. 또한, N/x² 영역에서의 동일한 도핑 프로파일로 인해, 수식(2.3)에서의 계수 a₂는 변화가 없다. 본 명세서의 나중 단계에서, 실질적 구현을 위한 도핑 프로파일 상수에 대해 조사한다.

B. 성능 절충

상술한 수식들에 기초하여, 버랙터의 최대 동작 전압(V_max), 튜닝 범위, 양호도(Q)를 최적화할 수 있다. 단순화를 위해, 저 도핑된 "스페이서" 영역은 전계의 증가없이 전체 내부전위를 소모하고, 버랙터의 영 인가전압에서 튜닝 범위 및 양호도는 아래와 같이 주어진다고 가정한다.

낮게 도핑된 "스페이서" 층으로부터 발생되는 전계는 단순함을 위해 생략될 수 있다고 가정하였기 때문에, 최대 전계를 평가하기 위해 저도핑 영역과 N/x² 영역의 에지에서의 전계를 사용하며, 최대 전계는 아래 식에 의해 주어진다.

식 (3.7)-(3.11)에 기초해서, 양호도(300@2GHz보다 큰 값이 실리콘에서 실행가능함), 항복 전압(제한된 커패시턴스 튜닝 범위 및 양호도(Q)에 대해 100V보다 큰 값이 실리콘에서 실행가능함) 혹은 튜닝 범위(제한된 항복 전압 및 양호도(Q)에 대해 15보다 큰 값이 실리콘에서 실행가능함)를 개선할 수 있다. 다른 Vmax 와 튜 닝 범위들에 대한 영 바이어스에서의 최대 도달 가능한 양호도(Q)들이 표 1에 나열되어 있다. 이 표에서, 또한 주어진 항복 전압과 커패시턴스 튜닝 범위에 대해 최적의 양호도의 결과를 가져오는 관련 프로파일 파라미터들이 주어진다. 이러한 최적화에 이용되는 이동도(mobility)는 실리콘 구현을 나타내는 1000cm²/Vs이다. 실리콘과 비교해서 거의 5배 높은 이동도로 인해, 주어진 도핑 프로파일에 대해 거의 5배 더 높은 양호도(Q)를 산출하는 GaAs와 같은 더 높은 이동도를 가진 다른 기술들을 사용하여 양호도(Q)를 개선할 수 있다. 또한, 광대역 갭 물질(wideband gap material)들의 사용은, 디바이스 접합에서 더 높은 도핑 농도 및 전계 조건을 허용하므로 유익할 수 있다.

표 1. 주어진 튜닝 범위에 대한 2GHz에서의 최적화된 양호도(Q) 및 Vmax (μ_s = 1000 cm²/Vㆍs), 관련 도핑 프로파일 파라메타 또한 지시됨.

IV . 선형성에 대한 IM5 왜곡의 영향

A. 버랙터 스택의 5차 볼테라 시리즈(Fifth-order Volterra Series) 분석

지수함수의 C(V) 관계가 3차 혼변조(the third order intermodulation)(IM3)를 제거하는 데에 매우 효과적이지만, 5차 혼변조(IM5)는 여전히 존재하고 이 버랙터 스택에서 가장 곤란한 왜곡 성분을 형성할 것이다. 선형성에 대한 IM5의 영향을 연구하기 위해, 5차 볼테라 시리즈(Fifth-order Volterra Series)를 개발했다. IM3 제거를 위해, 다양한 주파수 성분들(Z_C(f2-f1)=0, 이때, Zc는 다른 모든 주파수 성분에 대해 무한히 높다.)에 대해 중간 탭에서 동일한 단말 조건들을 유지한다.

식 (2.3)으로 표현된 C(V) 관계를 IM5 공식에 대입하면, 일반적인 경우(Δf≠0)에 대해, 꽤 곤란한 관계들을 만들다. 그러나, Δf->0 및 Z_source(f)->0 의 아주 극한의 상황의 경우에는, IM3 주파수 2f₁-f₂ 및 2f₂-f₁에서 나타나는 IM5 곱에 대한 결과는 식 (4.1)에서 얻어지는 것과 같이 아주 단순화될 수 있다.

여기서,

은 C(V) 관계의 지수 계수이고, A는 기본 주파수에서 2-톤 테스트 신호(two-tone test signal)의 진폭이다. 추가적인 논의와 일관되도록, A를 2-톤 입력 전압의 피크 진폭을 나타내는 V_{RF_peak}로 대체한 다. 결과적으로, 2-톤 테스트에서 V_{RF_peak}는 A를 두배한 것과 같다. 그러므로, 수식 (4.1)은 하기와 같이 수정될 수 있다.

수식 (4.2)를 기초로, 5차 입력 인터셉트 포인트(IIP5)는 다음과 같이 표현될 수 있다.

IIP5(V)는 센터 핀에서 인가된 제어 전압에 독립되고, 단지 튜닝 범위를 자유롭게 조정하기 위해 선택될 수 있는 그레이딩 계수 a₂에 의존한다.

B. 무왜곡 버랙터 스택(DFVS)과의 선형성 비교

처음에 우리의 버랙터 스택은 좁은 톤 공간(tone-spacing)에서 (IM3 제거를 통해) 왜곡이 없다고 주장하였다. 하지만, 실제로는 IM5 왜곡은 제한된 팩터이다. 우리의 신규한 버랙터 스택을 기존의 것과 비교하고 선형성에서 더욱 성취될 수 있는 개선점을 체크한다. 이러한 목적을 위해, 높은 선형성 성능을 목적으로 하는 무왜곡 버랙터 스택(distortion free varactor stack:DFVS)[4]을 사용한다. 선형성을 비교하기 전에, 튜닝 범위 및 최대 동작 전압이 비슷하게 선택되어야 한다. [4]에 따라, 무왜곡 동작을 위해 지수 법칙 지수(power law exponent)는 0.5와 동일해야 하고 중간 탭 저항은 가능한한 커야 한다. 여기서, 비교를 위해 Vmax=8V 및 튜닝 범위=3을 갖는 5pf(스택 구조)의 예를 사용한다. 결과적으로, 우리의 좁은 톤 간격 버랙터 스택(NTSVS)에 대한 대응 지수 계수는 0.137과 동일해야 한다(수식(2.3) 및 (2.8) 참조). 중간 탭 임피던스는 Fig. 3에 도시된 바와 같이 DFVS에 대해 1Mohm이고 NTSVS에 대해 10nH이다. 비록, IIP3(V) 및IIP5(V)가 선형성을 위해 일반적으로 장점으로 받아지는 특징이지만, 우리는 IM5와 IM3를 비교하기 때문에 여기서 이러한 두 파라미터들을 적용하는 것은 적당하지 않다(DFVS에 대한 중간 탭에 적용되는 유한한 임피던스 때문에, IM3는 좁은 톤 간격에서 비선형성에 대한 지배적인 인자이지만, IM5는 그러한 조건에서 NTSVS의 직선성을 제한한다). IIP3(V)와 IIP5(V)가 동일하더라도, 기본 신호와 3차 또는 5차(이것은 어느 왜곡이 비선형성에 대한 주요한 인자인가에 의존함) 왜곡 신호 사이에 dBc는 다른 기울기 때문에 동작 전압 범위에서 변한다. 그러므로, 비교를 위해 RF 동작 전압의 기능으로서 dBc를 모니터링할 것이다. 소자 항복을 통한 클리핑(clipping)과 다이오드의 순방향 바이어스를 을 방지하기 위해(Fig. 5 참조), 우리는 제어 전압(4V)를 Vmax(다이오드 항복 전압)의 반으로 선택하고, 결과적으로 최대 허용 가능한 피크 크기 RF 입력 전압(V_{RF_peak})는 8V이다. 2V, 4V, 6V 및 8V의 V_{RF_peak}와의 결과 비교는 Fig. 4에 도시된다.

Fig. 4는 최대 범위(V_{RF_peak}=8V) RF 입력 신호가 버랙터 스택에 적용될 때, 26.4dBc 만큼 개선될 수 있는 것을 나타낸다. V_{RF_peak}가 2V 인 경우에는 -49.3dBc 만큼 개선될 수 있다. 우리의 선형성 최적화는 좁은 톤 간격을 목적으로 하기 때문에, 톤 간격이 V_{RF_peak}=2V에 대해 5MHz 및 V_{RF_peak}=8V에 대해 300kHz(이 값은 중간 탭 인덕터와 버랙터 스택의 커패시턴스 사이의 상대적인 값에 의존함) 보다 작은 경우에 개선이 이루어질 수 있다. 높은 톤 간격 상황에 대해서는 DFVS가 좋은 선택일 것이다.

Fig. 3. 선형성 비교의 도면

(a) 균일하게 도핑된 버랙터에 기반한 종래의 "무왜곡 버랙터 스택(DFVS)"

(b)N/x²으로 도핑된 버랙터에 기반한 새로운 "좁은 톤 간격 버랙터 스택(NTSVS)"

Fig. 4. 4V의 제어전압을 사용한 DFVS와 NTSVS 간의 2-톤 선형성 비교(f_center = 2GHz)

섹션 Ⅱ에서 상술한 바와 같이, 이상적인 중간 탭 임피던스는, 베이스 밴드에서는 영이고, 다른 모든 주파수 성분에서는 대단히 높다. 베이스 밴드 주파수에서는 낮은 임피던스를 제공하고 RF 주파수에서는 높은 임피던스를 제공하는 인덕터가 좋은 대안이다. 그러나, 낮은 양호도(Q) 인덕터가 용인가능 하더라도, 위에서 일반적으로 적용한 10nH 인덕터는 저항기보다 큰 칩 영역을 소비한다. 사실, 버랙 터의 커패시턴스가 베이스 밴드 주파수에서 매우 높은 임피던스를 나타내고 RF 주파수에서 낮은 임피던스를 나타내기 때문에, 주의깊게 선택된 저항기는 거의 대략 중간 탭 임피던스의 요건을 충족할 수 있다. Fig. 4는 상이한 중간 탭 저항에 대한 V_{RF_peak}=8V 의 시뮬레이션 결과를 도시한다. 동일 제어 전압, V_{RF_peak} 및 버랙터 변수(커패시터 값 및 등급 계수를 포함)을 갖는 10nH 중간 탭 인덕턴스의 결과와 비교하면, 이들 중간 탭 저항을 갖는 선형성은 좁은 간격 주파수에서 인덕턴스의 선형성과 동일함을 알 수 있고, 베이스 밴드 주파수가 증가하면, 선형성이 나빠진다. 중간 탭 저항이 낮아질수록 대역폭이 넓어지기 때문에, 베이스 밴드 중간 탭 임피던스 요건이 달성가능한 선형성을 위한 제약이라 할 수 있다. Fig. 4에 도시된 바와 같이, 1kohm 중간 탭 저항기로 가장 넓은 대역폭이 얻어질 수 있는데, 상기 중간 탭 저항기는 5pf 커패시턴스(스택 값)에 대해 양호도(Q)를 제로 바이어스에서 250 사이로 제한하고, 제어 전압의 증가에 따라 양호도(Q-팩터)가 나빠진다(튜닝 범위가 3인 경우, V_cont=V_max이면 Q-팩터는 83으로 감소된다). 결과적으로, 중간 탭 저항기는 적당히 높은 Q-팩터(대략 100)를 갖는 좁은 밴드(500kHz 이하) 애플리케이션에 적용될 수 있다.

C. 선형성의 절충, 양호도(Q-팩터), V_max 및 효율적인 튜닝 범위

섹션 Ⅲ에서는, 선형성이 고려되지 않고 튜닝 범위가 RF 전압 스윙에 의해 제한되지 않았다. 따라서, 버랙터 스택은, 인가되는 신호에 아무런 제약을 주지 않 는 이상적인 선형 컴포넌트로 여겨진다. 이러한 이유로, 상기 분석을 파손, 포워드 바이어싱 및 선형성과 관련된 제약을 포함하는 튜닝 범위에 대해 반복하는 것이 유용하다.

용인가능한 선형성을 유지하기 위해서, 스택 내의 각각의 개별 버랙터 다이오드는 큰 신호 동작 동안 충분하게 역으로 바이어스된 채로 남아야만 하고, 따라서 커패시턴스 변화의 유용한 범위는 인가된 RF 신호의 크기에 의해 감소될 것이다. 이러한 이유로, 섹션 Ⅲ에서 튜닝 범위는 유효 튜닝 범위로 대체되고, 이는 V_max및 V_{RF_peak}의 함수이다. RF 입력 신호의 피크 크기가 V_{RF_peak}이고, Fig. 1에서 노드 c 및 c' 사이의 RF 임피던스, 각각의 개별 다이오드에 의해 얻어지는 RF 피크 크기는 V_{RF_peak}의 절반이다. 따라서, 중간 탭에서 DC 바이어스 전압은 포워드 바이어스를 피하기 위해 V_{RF_peak}/2보다 높아야 하고, 클리핑(clipping) 또는 장치 파손을 방지하기 위해 V_max- V_{RF_peak}/2보다 낮아야 한다. 간단하게, 버랙터 컴포넌트가 그 바람직한 지수적인 커패시턴스 전압 동작을 나타내기 시작하는 "스위치 온 전압"은 여기서 영으로 정의된다.

Fig. 5. 유효 튜닝 범위 한정의 예시

Fig. 5에 도시된 바와 같이, 다이오드가 V_{RF_peak}/2에서 바이어스될 때, 대응하는 커패시터 값은 C_max이다; 다이오드가 V_max- V_{RF_peak}/2에서 바이어스될 때, 대응하는 커패시터 값은 C_min이다. 따라서, 유효 튜닝 범위는 다음의 식과 같이 표현된다.

Eff_Tuning = exp[a₂ㆍ(V_max - V_{RF_peak})] = Tuning_rangeㆍexp(-a₂ㆍV_{RF_peak}) (4.4)

여기서 Tuning_range는 수식(3.7)에서 정의된 원래의 튜닝 범위이다.

수식(4.4)로부터, C(V) 지수 a₂는 V_max, V_{RF_peak}및 Eff_Tuning의 함수로 표현될 수 있다.

상기 공식을 수식(4.2)에 치환하고 bB을 취하면, IM5_in_dBc는 다음과 같이 표현될 수 있다.

수식 (4.4), (3.10) 및 (3.11)을 기반으로, 버랙터의 Q-팩터는 V_max, V_{RF_peak}및 Eff_Tuning의 함수로 표현될 수 있다. 따라서, Fig. 6에 도시된 바와 같이, 상이한 V_{RF_peak}값에 대해 유효 튜닝 범위, Q-팩터 및 V_max를 포함하는 새로운 도면의 세트를 그릴 수 있다. GaAs 기술을 이용할 때, 달성가능한 성능에 대한 지시를 주기 위해, Fig. 6의 계산은 GaAs의 이동성(μ_n=6000cm²/V·s)을 기반으로 한다. 실리콘의 경우, Q-팩터를 5-6의 팩터로 단순히 나눌 수 있다.

Fig. 6은 버랙터의 성능이 트레이드 오프되어야 함을 보여준다. V_{RF_peak}가 작은 경우에, 400의 Q-팩터, -110dBc의 IM5, 4의 유효 튜닝 범위 및 12V의 방전 전압의 버렉터가 얻어질 수 있다(Fig. 6의 a 참조). 큰 신호 입력의 경우, 수식 (4.4)에서 지시된 유효 튜닝 범위에서 높은 Q-팩터, 높은 선형성 및 높은 방전 전압이 얻어질 수 있다.

Fig. 6. 선형성, 양호도(Q), Vmax 및 유효 튜닝 범위의 절충 (μ_n = 6000 cm²/Vㆍs). Vmax는 클리핑과 순방향 바이어스를 방지하도록 V_{RF_peak}보다 커야된다. 적절히 큰 유효 튜닝 범위, Vmax 및 양호도(Q)가 VRF_peak가 작은 조건하에서 달성될 수 있으며, 이는 수식 (4.6)과 일치한다.

Ⅴ. 선형성에 대한 프로세스 일탈의 영향

A. 프로세스 일탈

요구되는 조화로운 종단(termination) 이외에, 좁은 톤 간격 버랙터 스택의 선형성을 위한 주요 이슈는, Fig. 2에 도시된 바와 같은 N/x² 도핑 프로파일을 요구하는 지수적 C(V) 관계이다. 그러나, 실제 구현 동안, 실제의 도핑 프로파일은 바람직한 프로파일로부터 다소 이탈할 수 있다.

섹션 Ⅱ에서, C(V) 관계가 수식(2.3)으로 쓰여질 수 있는 한, IM3 왜곡은 상쇄될 수 있다. 첨부 A에서 C(V) 관계의 유도를 상기하면, 지수적 C(V) 관계의 위반을 야기하는 프로파일의 두 개의 논리적 유도가 있다:

1. 도핑 농도의 경사는 1/x²와 같지 않다.

2. "스페이서" 층의 두께는 x_low와 같지 않고, N/x²영역의 원점의 오프셋을 야기한다. 접점과의 거리를 두 배로 하면 4 배 낮은 도핑 농도를 야기한다. N/x²영역의 원점이 바뀌면, 이 조건은 결과적으로 위반되고, N/x²도핑 관계는 도핑 농도 대 거리(x)의 로그의 로그도 상에 직선으로 나타나지 않는다.

첫 번째 경우에, 임의의 파워(m)를 도핑 농도에서의 경사에 할당할 수 있고, 결과적으로 C(V) 관계(첨부 B 참조)는 오직 명백한 형태로 쓰여질 수 있다.

두 번째 경우에, 거리(x)의 원천이 Δx의 팩터에 의한 오프셋이라 가정할 수 있고, 결과적으로 C(V) 관계(첨부 C 참조)는 오직 명백한 형태로 쓰여질 수 있다.

상기 두 개의 프로세스 이탈을 결합하면, 새로운 C(V) 관계(첨부 D 참조)가 다음의 명백한 형태로 쓰여질 수 있다.

B. NTSVS의 선형성에 대한 공정 편차의 영향

B1. 지수함수 법칙 지수(m)의 공정 편차로부터의 영향

하기 수학식 5.1을 기반으로, ADS 하모닉 밸랜스 시뮬레이션(Harmonic Balance simulator)를 이용하여 m=-2 케이스로부터 지수 계수(power coefficient)의 편차의 영향을 분석할 수 있다. Fig. 7은 입력 RF 신호(V_{RF_peak})의 피크 크기에 대한 dBc에서 IM3+IM5(ADS는 IM3 및 IM5 부과들을 분류하지 못하나, 기울기(slop) 에 의해 그들을 구별할 수 있다.)의 상기 시뮬레이션 결과들은 보여준다. 상기 Fig. 7에 도시된 바와 같이, m=-2에 대한 라인의 기울기는 수학식 4.2에 의해 예상된 바와 같이 -80dBc/decade이다. m=-1.8 및 m=-1.9에 대한 라인의 기울기는 IM3가 V_{RF_peak}의 증가에 따른 비선형을 위한 주요 성분을 지시하는 V_{RF_peak}가 작은경우, 개략적으로 -40dBc/decade이다. 상기 기울기는 커지게 되고, 최종적으로 기울기는 m=-2에 대한 라인과 같이 유사해진다. m=-2.1 및-2.2의 라인은 나머지들로부터 분명하게 다르다. 이는 다음과 같이 설명될 수 있다. V_{RF_peak}가 작은 경우, IM3는 선형을 억제(constranin)한다. V_{RF_peak}가 커지는 경우, IM3 간 소거 및 IM5 기여들은 상반 부호를 갖고, 4의 전력에 의해 IM5가 V_{RF_peak}와 같이 증가될 때까지 발생한다. 따라서 V_{RF_peak}가 계속해서 증가될 때, IM5는 m=-2를 위한 라인처럼 유사 기울기에서의 결과로 발생한 비선형을 조절한다. IM3 및 IM5는 두 케이스들을 위한 모든 시간 동일한 부호를 갖기 때문에 IM3 및 IM5 소거 현상은 m= -1.9 및 -1.8에 대한 라인에 일어날 수 없다.

Fig. 7. m이 -2와 같이 않을 경우, dBc 내의 시뮬레이션된 IM3+IM5 대 입력 RF 신호의 피크 크기

선형을 분석하기 전에, 최대 가능한 RF 입력 신호 및 중심 탭(tap) 제어 전압 간의 관계를 고려해야 한다. Fig. 8에 도시된 바와 같이, 상기 중심 탭 DC 제어 전압은 V_out이고, 피크 진폭 RF 입력 전압은 V_{RF_peak}의 반인 각 버랙터(V_diode)에 할당된 RF전압을 의미하는 V_{RF_peak}이다. 상술한 바와 같이, 그것은 버랙터의 완전 소모를 가져오는 최대 제어 전압(V_max)을 나타낸다. 또한, C-V 관련한 커브는 Fig. 6에 도시된 바와 같이, V_cont가 V_max/2보다 작다면, 입력 RF 신호는 순방향 바이어스(forward bias) 상태에 의해 한정되고, 더블 V_cont인 최대 가능한 RF 신호의 최대 피크 진폭을 찾을 수 있다. 이와 유사하게, V_cont가 V_max/2보다 크면, 입력 RF 신호는 클리핑(clipping) 상태 및 더블 V_max-V_cont인 최대 허락 가능한 RF 신호의 피크 진폭에 의해 한정된다. 극단적인 예로, V_cont는 V_max/2와 같고, 최대 허락 가능한 RF 신호의 피크 진폭은 V_max에 도달할 수 있다.

Fig. 8. 최대 허용가능한 RF 입력 신호와 DC 중간 탭 제어 전압 사이의 관계

최대 어플리케이션을 위한 충분한 -60dBc와 같이 선형 조건을 설명할 수 있고, m 및 V_{RF_peak}의 수락 범위를 체크할 수 있다. Fig. 9는 정해진 m 및 DC 제어 전압을 위한 m에 대한 -60dBc의 선형을 위한 최대 V_RF-peak를 도시하고, Fig. 7에 도시 된 바와 같이 하기 V_{RF_peak_max} 한 전압은 -60dBc보다 작은 IM3 성분의 결과일 것이다. 또한, 서로 다른 DC 센터 탭 제어 전압들을 위한 RF 입력 신호의 최대 허락 가능한 피크 크기들은 상기 Fig. 9에 포함된다. 이는 DC 전압 제어가 작거나 V_max에 가까울때 찾을 수 있고, 상기 V_{RF_peak}는 순방향 바이어스 또는 클리핑 상태에 의해 일반적으로 보통 한정된다. 이러한 상황을 위해, DC 제어 전압은 m이-2.15에 가까워 질 때 점점 더 선형 Vmax 반과 같게 되고, 때문에 IM3 및IM5 소거는 -2.15<m>-2 간격에서 발생한다. IM5처럼 동일한 신호에 의해 IM3가 생존하는 동안, M>-2를 위한 선형으로 떨어질 것이다. m=-2.15에 있어서, 급한(abrupt) 변화는 Fig. 9에 도시된 -60dBc 한정을 초과하는 IM3에서 험프(hump) 때문이다. 요약하면, m이-1.85 및 -2.15의 범위 내일 때 결정될 수 있고, 알맞게 높은 선형은 m이 -2.15<m<-2 간격 내일 때 최상의 결과들에 의해 얻을 수 있다.

Fig. 9. -60 dBc의 선형성에 대한 최대 V_{RF_peak} 대 m

B2. "스페이서"층 두께(x _low )의 공정 편차의 영향

수학식 5.2에 기반하여, ADS 하모닉 밸란스 시뮬레이터의 보조 기구 및 MAPLE 소프트웨어에 의해 선형 상에서의 "spacer" 레이어 두께 편차의 영향을 분석할 수 있다. FIg. 10은 MAPLE에 의해 입력 RF 신호(V_{RF_peak})의 피크 크기에 대한 dBc 내 IM3+IM5의 계산된 결과들을 보여준다. 상기 Fig. 10은 "spacer" 레이어 크기가 x_low(delta_x>0)보다 크고, IM3 및IM5 소거가 발생되는 경우를 설명하고; "spacer" 레이어 크기가 xlow(delta_x<0)보다 작고, 소거 발생 없고, IM3가 비선형을 억제하는 경우를 설명한다.

Fig. 10. 스페이서층 두께가 x_low와 같지 않을 경우, dBc 내의 계산된 IM3+IM5 대 입력 RF 신호의 피크 크기 (Vmax=20V, 튜닝 범위=6, 제어 전압=10V)

표 2는 서로 다른 제어 전압들을 위한 Δx의 가능 범위를 나타낸다. 여기서 IM3 성분의 선형 요구는 여전히 -60dBc로서 설명된다. V_max가 20V이고, 튜닝(Tuning) 범위가 6(x_low는 0.2㎛ 및 제로(zero) 바이어스에서 최초 소모 크기가 0.336㎛이다.)인 경우, Δx의 가능 범위는 -0.04㎛에서 0.03㎛이다. V_max가 5V이고, 튜닝(Tuning) 범위가 6(x_low=0.03㎛)인 경우, 이 범위는 -0.006㎛에서 0.006㎛이다.

제어 전압	Δx의 허용가능한 범위
Vcont=5V	-0.04㎛ → 0.136㎛
Vcont=10V	-0.04㎛ → 0.03㎛
Vcont=15V	-0.04㎛ → 0.136㎛

(a) Vmax = 20V, 튜닝범위=6

제어 전압	Δx의 허용가능한 범위
Vcont=1V	-0.006㎛ → 0.306㎛
Vcont=2.5V	-0.006㎛ → 0.006㎛
Vcont=4V	-0.03㎛ → 0.306㎛

(b) Vmax=5V, 튜닝범위=6

표 2. 다른 제어 전압에 대한 Δx의 허용가능한 범위

결과적으로, 그것은 -60dBc의 선형 요구를 위해 가능한 최초 "spacer" 레이어의 크기와 관련된 20%의 편차의 결과를 가져올 수 있다.

표 1에 기재된 최대 활용 값들은 단지 진성(intrinsic) 요소를 계산해 넣은 것이다. 이는 특정한 목적을 위한 실리콘-온-유리(silicon-on-glass) 버랙터 기술에 적용될 수 있다. Q-팩터(factor) 상의 레이아웃(layout)의 영향은 진성(intrinsic)의 버랙터가 양측의 두꺼운 금속에 의해 직접적으로 접촉될 수 있고, 매장된(buried) 레이어 또는 핑거(finger) 구조가 요청되지 않기 때문에 거의 생략(omitte)될 수 있다. 만약, 이러한 버랙터가 전통적인 실리콘 또는 GaAs 기술에 실시되어진다면, 진성 영역(intrinsic area) 아래 매장된 레이어는 많은 Q-팩터를 완화할 연결된 디바이스를 위해 사용될 수 있다. 일반적으로 매장된 레이어의 저항을 줄이기 위해 가능한 해결은 인터디지털(interdigital) 전극 구조를 이용한다. 이러한 상황에서, Fig. 11에 도시된 바와 같이, 전극들, 매장된 레이어 및 접촉의 레지스턴스처럼 성취할 수 있는 Q-팩터가 더 낮아지는 몇 개의 팩터들은 계산되어 질 수 있다. 이러한 목적에 의해, Fig. 12에 도시된 바와 같은 인터디지털 전극와 같이 버랙터의 분배된 모델에 기반하여 전극들의 레이아웃을 최대한 활용할 수 있다. 인터디지털 전극들의 파라미터들 및 실리콘 구조는 접촉의 레지스턴스 및 매장된 레이어가 수학식들에 의해 추측되어지는 동안 ADS 운동량 시뮬레이터 및 MEDICI에 의해 각각 얻어질 수 있다.

Fig. 11. 인터디지탈 전극 구조의 단면

Fig. 12. 인터디지탈 전극을 갖는 버랙터의 분배 모델

레이아웃 이슈에 포함된 성취할 수 있는 Q-팩터 상에 영향을 주기 위해, 6의 초기(V_{RF_peak}) 튜닝 범위 및 5V의 V_max와 같은 버랙터 스택(stack)을 위한 표 3 및 표 4 내 최대 활용 가능한 결과들을 기재한다. MEDICI에 의해 시뮬레이션된 진성 영역의 상기 Q-팩트는 GaAs 물질에 적합한 2GHz에서 848이고, 30GHz에서 56.6이다.

커패시터 값(스택구조)	0.25pf	0.5pf	1pf	2.5pf	5pf	10pf	20pf
양호도(Q)	203	200	189	143	88	47	15.6

표 3. GaAs 물질에 대해 2GHz의 주파수에서 레이아웃 parasitics를 고려한 최적화된 양호도(Q) (금(gold) 금속의 두께는 2㎛이고, 매립층의 시트 저항은 1오옴임)

커패시터 값(스택구조)	0.05pf	0.1pf	0.25pf	0.5pf	1pf	2.5pf	5pf
양호도(Q)	17.6	17.5	19.8	18.8	16.3	10.7	6.4

표 4. GaAs 물질에 대해 30GHz의 주파수에서 레이아웃 parasitics를 고려한 최적화된 양호도(Q) (금(gold) 금속의 두께는 2㎛이고, 매립층의 시트 저항은 1오옴임)

표 3 및 표 4에 나타낸 바와 같이, 무선 통신 어플리케이션드을 위해,Vmax=5V와 같은 1pf GaAs 버랙터(스택된 구조) 및 6의 튜닝 범위는 30GHz를 위한 제로 바이어스에서 190의 Q-팩트와 같이 실현될 수 있다. 밀리미터 어플리케이션들을 위해, 0.5pf GaAs 버랙터 Vmax=5v 및 6의 튜닝 범위가 30GHz를 위한 제로 바이어스에서 18.8의 Q-팩트와 같이 실현될 수 있다.

실리콘의 경우, 레이아웃은 4의 초기(V_{RF_peak}) 튜닝 범위 및 4V의 V_max와 같은 버랙터 스택을 위해 최대 활용될 수 있다. MEDICI에 의해 시뮬레이션된 진성 영역의 상기 Q-팩트는 30GHz에서 15.5이다. 표 5에 기재된 바와 같이, 0.5pf 버랙터는 30GHz를 위한 제로 바이어스에서 10.3의 Q-팩터와 같이 실현될 수 있다.

커패시터 값(스택구조)	0.25pf	0.5pf	1pf	2.5pf	5pf
양호도(Q)	10.4	10.3	9.5	7	4.4

부록 A: 지수함수 C(V) 관계에 대한 도핑 프로파일의 유도.

도 2에 도시된 바와 같은 도핑 프로파일과 C(V) 관계 사이의 분석적인 관계를 개발하기 위해, 아래의 사항을 가정한다.

1. N-형 영역은 저도핑의 "스페이서" 영역과 N/x² 영역 사이에 급격한 경계(abrupt)를 갖는다.

2. 도우너 도핑 농도는 N형 영역의 전자 농도와 동일한다.

3. N/x² 영역의 시작에서의 고농도 도핑 레벨로 인해, 저농도 도핑된 "스페 이서" 영역은 전체 내부전위 전압을 소모하고, 인가 전압은 N/x² 영역을 공핍하는 데에 완전히 사용된다.

버랙터의 도핑 농도는 다음과 같이 정의된다.

전계는 포아송 방정식(Poisson's equation)으로부터 결정되며, 일차원 분석에 대해, 아래의 식이 된다.

여기서, φ(x)는 전위, E(x)는 전계, ρ(x)는 체적 전하밀도이고, ε_s는 반도체의 유전율(permittivity)이다.

n 영역의 전계는 수식 (A.2)에 의해 나타난다. 아래의 관계식이 성립한다.

쇼트키 콘택ㅇ로 인해, x=0에서의 전위는 0으로 정의된다. 수식(A.3)과 (A.4)에 기초하여, x₀에서의 전위는 아래와 같이 결정될 수 있다.

x=x0에서의 전위의 크기는 인가된 전압과 내부 전위의 합과 같다. 따라서, 수식 (A.5)로부터, 아래와 같다.

수식(A.6)의 첫번째 항은 내부 전위이고, 따라서, 아래와 같다.

수식(A.7)의 양변에서 V_R에 대한 미분을 취하면, 아래와 같다.

접합 커패시턴스는 다음과 같이 정의된다.

그리고 나서, 수식(A.7)을 수식(A.10)에 대입하면, 아래와 같다.

이에 의해, 다음과 같은 수식을 얻는다.

상수

은 공핍 영역의 커패시턴스 값이다.

상술한 C(V)의 유도는 저도핑 "스페이서" 영역이 전체 내부전위를 소모하는 한편, 인가전압이 N/x²영역을 공핍시키는 데에 완전히 사용된다는 것을 가정한 것이다. 그러나, N/x² 영역의 시작점이 고농도로 도핑되어 있다 하더라도(통상적으로, 2e17 내지 5e17cm^-3), 여전히 그것은 내부전위의 일부를 소모한다. 이제, 더 일반적 인 상황을 고려한다. 0 인가전압에서의 공핍 폭은 x'_low이고, 이는 x_low보다 더 크다.

이러한 상황에서, 도핑 프로파일의 변화가 없기 때문에, 수식(A.6)은 여전히 유효하다. 유일한 차이는 내부전위가 수식(A.6)의 첫번째 항과 더이상 같지 않다는 것이다. 대신에, 다음과 같이 기재되어야 한다.

이전에 수행한 바와 같이, 수식 (A.13)을 수식(A.6)에 대입하면, 아래와 같은 수식이 된다.

여기서, x'_low는 수식 (A.13)에 의해 얻어질 수 있고, V_bi는 다음 수식에 의해 주어진다.

마찬가지로, C-V 관계가 다음과 같이 기재될 수 있다.

여기서, 상수

는 공핍 영역의 커패시터 값이다.

수식(A.12)와 (A.16) 간의 차이를 체크하기 위해, 다음과 같은 예가 주어진다. N(fill) = 1×10¹⁶cm^-3, N(x_low) = 4×10¹⁷cm^-3, x_low = 0.1×10^-4cm, A = (10-4×10-4)cm². 수식(A.12)(적색으로 마크됨)와 수식(A.16)(청색으로 마크됨)에 대한 C-V 곡선은 Fig. A에 도시되어 있다. 이 경우, 계산된 본래의 공핍 폭은 0.115㎛이며, 이는 Fig. A의 적색 라인과 청색 라인 사이의 편차를 설명하는데에 사용될 수 있다.

부록 B: 지수 상의 공정 편차를 위한 C(V)의 유도

여기서, 부록 A에서 상술한 3개의 가정을 유지한다. 이제, 버랙터의 도핑 농도가 다음과 같이 수정된다.

도핑 프로파일의 지수만이 여기서 바뀌었다.

포아송 방정식을 사용하여, N 영역의 전계를 아래와 같이 기재할 수 있다.

여전히 x=0에서의 전위는 0으로 정의하여, 수식(B.2)와 (B.3)에 기초하여, x₀에서의 전위는 아래와 같이 주어진다.

마찬가지로, 상기 첫번째항은 내부 전위(Vbi)로 제거된다.

그 결과, C(V) 관계는 아래와 같이 기재될 수 있다.

m이 -2와 같지 않을 경우에만 상기 결과가 유효하다는 사실에 유의한다.

부록 C: 오리진(origin) 상의 공정 편차에 대한 c(V) 관계의 유도

x=0에서의 전위는 0으로 정의하고 내부전위를 소거하여, 수식(C.2)와 (C.3)에 기초하여, x₀(V_R) 관계는 아래와 같이 기재될 수 있다.

그 결과, C(V) 관계는 아래와 같이 주어진다.

C(V) 관계가 음함수의 형태로만 기재될 수 있다는 것에 유의한다.

부록 D: 지수 및 오리진 상의 공정 편차(process deviation)에 대한 C(V) 관계의 유도

상기 표현은 N 영역의 오리진이 Δx만큼 오프셋되어 있다는 점에 유의한다.

x=0에서의 전위는 0으로 정의하고 내부전위를 소거하여, 수식(D.2)와 (D.3)에 기초하여, x₀(V_R) 관계는 아래와 같이 기재될 수 있다.

그 결과, C(V) 관계는 아래와 같이 주어진다.

부록 E: 스페이서층의 도핑으로 인한 전계의 증가

여기서, 튜닝 범위, 항복 전압 및 양호도의 최적화를 심각하게 열화시키지 않도록 하기 위해, 스페이서층의 도핑 레벨에 대한 제한을 둔다.

Figure E. 경사형 버랙터의 전형적인 전계 분포, 청색 라인은 스페이서층(x_low까지는 도핑되지 않음)의 상황을 나타낸다. 보라색 라인은 스페이서층 내의 도핑이 존재할 때(전계를 증가시킴)의 상황을 나타낸다.

스페이서층의 도핑 정도에 대한 제한은 다음의 유도에 의해 전개될 수 있다.

스페이서층은 임의로 도핑되고 그 도핑 농도는 N_fill(x)ΛΛΛΛ (0＜x＜x_low)로 정의된다고 가정한다.

스페이서층으로 인한 전계는 다음과 같이 표현될 수 있다.

스페이서층의 시트 저항은 다음과 같이 기재될 수 있다.

그 결과, 전계의 증가가 ΔE = (1/2)*E_crit = 3×10⁵ V/cm로 제한되어야 한다고 가정한다면, 스페이서층의 시트 저항은 2385Ω/□와 동일한다는 것을 유도할 수 있다. 결과적으로, Q-최적화된 버랙터 다이오드의 실질적인 구현은 이 숫자보다 더 높은 스페이서층에 대한 시트 저항을 보여야 한다.

Claims

접합 영역을 가지며 역 바이어스 전압이 인가될 때 공핍 커패시턴스가 변동하는 버랙터 소자에 있어서,

상기 버랙터 소자는 지수함수의 공핍 커패시턴스-전압 관계를 갖고,

상기 접합 영역은 단측 접합을 포함하고, 상기 버랙터 소자에는 실질적으로 N(x) = N/x^m에 의해 정의된 도핑 프로파일이 제공되고, N(x)는 x의 함수로서 상기 버랙터 소자의 1차원의 도핑 농도이고, x는 상기 접합으로부터의 거리이고, N은 미리 정의된 도핑 농도 상수이고, m은 지수 인자이고,

상기 접합 영역은 x_low 보다 낮은 거리 간격에서 거리 x_low에서의 도핑 농도(N(X_low))보다 낮은 도핑 농도(N_fill)를 갖는 충전층(filling layer)를 포함하는 것을 특징으로 하는 버랙터 소자.
제1항에 있어서,

상기 지수 인자는 1.7 ＜ m ＜ 2.3 범위의 값을 갖는 것을 특징으로 하는 버랙터 소자.
제1항 또는 제2항에 있어서,

상기 도핑 프로파일은, 적어도 간격 x_low...x_high에서 실질적으로 N(x)와 동일하고, x_low는 x_high보다 상기 접합에 더 가까운 것을 특징으로 하는 버랙터 소자.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 접합 영역은 양측 또는 이중측 접합인 것을 특징으로 하는 버랙터 소자.
제1항 내지 제4항 중 어느 한 항에 따른 2개의 버랙터 소자를 포함하고, 각각의 버랙터 소자는 2개의 단자를 갖고, 상기 2개의 버랙터 소자는 역직렬 배치로 연결되어, 제어 노드가 2개의 상호 연결된 단자에 의해 제공되고 2개의 RF 연결 노드가 다른 단자에 의해 제공되는 것을 특징으로 하는 버랙터 스택 회로 배치.
제5항에 있어서,

상기 2개의 버랙터 소자는 저 임피던스 물질에 의해 연결된 것을 특징으로 하는 버랙터 스택 회로 배치.
제6항에 있어서,

상기 저 임피던스 물질은 배면 금속화(back side metallization)를 포함하는 것을 특징으로 하는 버랙터 스택 회로 배치.
제6항 또는 제7항에 있어서,

상기 버랙터 회로 배치는 상기 제어 노드에 연결된 중간 탭 임피던스를 더 포함하고, 상기 중간 탭 임피던스는 상기 제어 노드와 2개의 RF 연결 노드 각각 사이에 베이스 밴드 주파수 성분들을 위한 저 임피던스 경로를 제공하는 것을 특징으로 하는 버랙터 스택 회로 배치.
제8항에 있어서,

상기 저 임피던스 경로는 베이스 밴드 주파수 성분을 위한 상기 버랙터 소자 커패시턴스보다 더 낮은 임피던스를 갖는 것을 특징으로 하는 버랙터 스택 회로 배치.
제8항 또는 제9항에 있어서,

상기 베이스 밴드 주파수는 좁은 톤 간격을 갖는 신호의 분리 주파수 또는 변조된 (RF) 신호의 변조 주파수인 것을 특징으로 하는 버랙터 스택 회로 배치.
2개의 직렬 커패시터와 2개의 교차 연결된 커패시터를 포함하고, 상기 2개의 직렬 커패시터 중 하나는 제1 입력 포트와 제1 출력 포트 사이에 연결되고, 상기 2개의 직렬 커패시터 중 다른 하나는 제2 입력 포트와 제2 출력 포트 사이에 연결되고, 상기 2개의 교차 연결된 커패시터 중 하나는 상기 제1 입력 포트와 제2 출력 포트 사이에 연결되고, 상기 2개의 교차 연결된 커패시터 중 다른 하나는 상기 제2 입력 포트와 제1 출력 포트 사이에 연결되고, 적어도 상기 2개의 직렬 커패시터 또는 상기 2개의 교차 연결된 커패시터는 제6항 내지 제10항 중 어느 한 항에 따른 버랙터 스택 배치를 포함하는 것을 특징으로 하는 4 포트 전자 배치.
제11항에 있어서,

상기 제1 및 제2 입력 포트 사이에 연결된 제1 션트 인덕터와, 상기 제1 및 제2 출력 포트 사이에 연결된 제2 션트 인덕터를 더 포함하는 것을 특징으로 하는 4 포트 전자 배치.
제11항 또는 제12항에 따른 4 포트 전자 배치를 포함하고, 상기 제1 및 제2 출력 포트가 일련의 위상 시프트 섹션들에 추가적으로 연결되고, 각 위상 시프트 섹션은 제6항 내지 제10항 중 어느 한 항에 따른 버랙터 스택 배치를 포함하는 것을 특징으로 하는 직접 극 변조기.
적응 또는 동적 정합망에 사용되는 제6항 내지 제10항 중 어느 한 항에 따른 버랙터 스택 배치의 용도.
적응 또는 튜닝가능한 위상 시프터 디바이스에 사용되는 제6항 내지 제10항 중 어느 한 항에 따른 버랙터 스택 배치의 용도.
직접 변조기 배치에 사용되는 제6항 내지 제10항 중 어느 한 항에 따른 버랙터 스택 배치의 용도.
업 컨버팅 혼합기 또는 변조기로서 사용되는 제6항 내지 제10항 중 어느 한 항에 따른 버랙터 스택 배치의 용도.
RF 스위치에 사용되는 제6항 내지 제10항 중 어느 한 항에 따른 버랙터 스택 배치의 용도.
튜닝 가능한 필터 또는 멀티플렉서에 사용되는 제6항 내지 제10항 중 어느 한 항에 따른 버랙터 스택 배치의 용도.
안테나 어레이 시스템에 사용되는 제6항 내지 제10항 중 어느 한 항에 따른 버랙터 스택 배치의 용도.