KR20080079017A - An array substrate of in-plane switching mode liquid crystal display device and the method for fabricating thereof - Google Patents
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Abstract
Description
도 1은 종래의 횡전계 방식 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.1 is a plan view showing a unit pixel of a conventional array substrate for a transverse electric field type liquid crystal display device.
도 2는 도 1의 A 부분을 확대한 개략적인 평면도.FIG. 2 is a schematic plan view magnifying the portion A of FIG. 1; FIG.
도 3은 본 발명의 제 1 실시예에 따른 횡전계 방식 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.3 is a plan view illustrating unit pixels of an array substrate for a transverse electric field type liquid crystal display device according to a first exemplary embodiment of the present invention.
도 4a는 블랙 상태를 나타낸 회로도이고, 도 4b는 화이트 또는 그레이 상태를 나타낸 회로도.4A is a circuit diagram showing a black state, and FIG. 4B is a circuit diagram showing a white or gray state.
도 5a 내지 도 5d는 도 3의 Ⅴ-Ⅴ선을 따라 절단하여 공정 순서에 의해 나타낸 공정 단면도.5A to 5D are cross-sectional views illustrating the process sequence by cutting along the line VV of FIG. 3.
도 6은 본 발명의 제 2 실시예에 따른 횡전계 방식 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.6 is a plan view illustrating unit pixels of an array substrate for a transverse electric field type liquid crystal display device according to a second exemplary embodiment of the present invention.
도 7a 내지 도 7c는 블랙, 화이트 및 그레이 상태를 나타낸 각각의 회로도.7A-7C are respective circuit diagrams showing black, white and gray states.
도 8a 내지 도 8d는 도 6의 Ⅷ-Ⅷ선을 따라 절단하여 공정 순서에 의해 나타 낸 공정 단면도.8A to 8D are sectional views taken along the line VII-VII of FIG. 6 and shown by the process sequence.
* 도면의 주요부분에 대한 부호의 설명** Explanation of symbols for the main parts of the drawings *
100 : 기판 120 : 게이트 배선100: substrate 120: gate wiring
125 : 게이트 전극 130 : 데이터 배선125
132 : 소스 전극 134 : 드레인 전극132: source electrode 134: drain electrode
140 : 액티브층 150 : 제 1 공통 배선140: active layer 150: first common wiring
151 : 제 2 공통 배선 160 : 화소 전극151: second common wiring 160: pixel electrode
170 : 제 1 공통 전극 180 : 제 2 공통 전극170: first common electrode 180: second common electrode
CH2 : 드레인 콘택홀 P : 화소 영역CH2: Drain contact hole P: Pixel area
본 발명은 액정표시장치에 관한 것으로, 자세하게는 노멀리 블랙으로 구동하는 횡전계 방식 액정표시장치에서 대비비를 향상하여 고화질을 구현하는 것에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to realizing high quality by improving contrast ratio in a transverse electric field type liquid crystal display device driven normally black.
특히, 본 발명은 액정표시장치의 액정을 구동하는 제 1 및 제 2 전극이 동일한 평면 상에 형성된 횡전계 방식 액정표시장치에 관한 것이다.In particular, the present invention relates to a transverse electric field type liquid crystal display device in which the first and second electrodes for driving the liquid crystal of the liquid crystal display device are formed on the same plane.
일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 지니고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.In general, the driving principle of the liquid crystal display device uses the optical anisotropy and polarization of the liquid crystal. Since the liquid crystal is thin and long in structure, the liquid crystal has directivity in the arrangement of molecules, and the liquid crystal may be artificially applied to control the direction of the molecular arrangement.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.Accordingly, if the molecular arrangement direction of the liquid crystal is arbitrarily adjusted, the molecular arrangement of the liquid crystal is changed, and light is refracted in the molecular arrangement direction of the liquid crystal due to optical anisotropy to express image information.
이하, 첨부한 도면을 참조하여 종래의 횡전계 방식 액정표시장치에 대해 설명한다.Hereinafter, a conventional transverse electric field type liquid crystal display device will be described with reference to the accompanying drawings.
도 1은 종래의 횡전계 방식 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이다.1 is a plan view illustrating a unit pixel of a conventional array substrate for a transverse electric field type liquid crystal display device.
도시한 바와 같이, 기판(10) 상에 도전성 금속으로 이루어진 게이트 배선(20)과, 상기 게이트 배선(20)에서 연장된 게이트 전극(25)이 제 1 방향으로 구성된다.As shown in the drawing, the
그리고, 상기 게이트 배선(20)과 수직하게 교차하는 제 2 방향으로 도전성 금속으로 이루어진 데이터 배선(30)과, 상기 데이터 배선(30)에서 연장된 소스 전극(32)과 이와는 이격된 드레인 전극(34)이 구성된다.The
이때, 상기 게이트 배선(20)과 데이터 배선(30)이 수직 교차하여 정의하는 영역을 화소 영역(P)이라 하며, 상기 게이트 배선(20)과 데이터 배선(30)의 교차점에 구성된 게이트 전극(25)과 그 일부가 중첩되는 소스 및 드레인 전극(32, 34) 사이에는 순수 비정질 실리콘으로 이루어진 액티브층(40)과, 불순물 비정질 실리콘층으로 이루어진 오믹 콘택층(미도시)을 포함하는 박막트랜지스터(T)가 구성된다.In this case, an area defined by the vertical intersection of the
상기 드레인 전극(34)과 드레인 콘택홀(CH1)을 통해 접촉하는 화소 전극(60)이 화소 영역(P)에 구성되며, 상기 화소 전극(60)은 드레인 전극(34)과 접촉하는 연장부(60a)와 상기 연장부(60a)에서 화소 영역(P)으로 수직하게 분기하는 다수의 수직부(60b)를 포함하며, 상기 화소 전극(60)은 시야각을 향상하기 위해 굴절부를 갖는 형태로 구성될 수 있다.The
그리고, 상기 게이트 배선(20)과 평행하게 이격된 공통 배선(50)에서 화소 영역(P)으로 수직하게 분기된 공통 전극(70)이 구성되며, 상기 공통 전극(70)은 화소 전극(60)과 평행하게 이격하여 서로 엇갈려 구성된다.The
전술한 구성을 갖는 횡전계 방식 액정표시장치용 어레이 기판은 컬러필터 기판과 대향 합착되며, 상기 양 기판의 이격된 사이 공간에 액정을 개재하여 액정표시장치를 제작하게 된다.The array substrate for a transverse electric field type liquid crystal display device having the above-described configuration is opposed to the color filter substrate, and the liquid crystal display device is fabricated through a liquid crystal in a space between the substrates.
도 2는 도 1의 A 부분을 확대한 개략적인 평면도로, 이를 참조하여 세부적으로 설명하도록 한다.FIG. 2 is a schematic plan view illustrating an enlarged portion A of FIG. 1 and will be described in detail with reference to the drawing.
도시한 바와 같이, 상기 어레이 기판(10)의 어레이 소자와 컬러필터 기판(5)의 컬러필터 소자(미도시)의 대향면에 액정의 초기 배향을 위해 상부 및 하부 배향막(미도시)을 각각 형성하고 나서 러빙공정을 진행한다. 이때, 화소 영역(도 1의 P)에서 서로 평행하게 엇갈려 구성되는 공통 전극(70)과 화소 전극 수직부(60b)는 시야각을 개선하기 위한 목적으로 적어도 한번의 굴절부를 갖는 형태로 구성될 수 있다.As shown, upper and lower alignment layers (not shown) are formed on opposite sides of the array element of the
그러나, 이러한 화소 설계를 갖는 어레이 소자 상부에 배향막을 상하 방 향(96)으로 러빙 공정을 진행하였을 경우, 모든 액정(95)이 정확히 90도로 배열하지 않고 평균적인 방향(화살표 방향)을 갖고 불규칙적으로 배열하는 것을 알 수 있다.However, when the rubbing process is carried out in the
식(1)은 상하 방향으로 러빙 처리한 경우의 배열도를 나타낸 수식이다.Formula (1) is a formula which shows the arrangement | positioning at the time of the rubbing process to an up-down direction.
--- (1) --- (One)
위 식(1)에서 <…>는 시간과 공간에 대한 평균을 뜻하며, 액정 분자의 방향이 액체처럼 무질서하게 배열하면 아래 계산과 같이 이 되어 S는 0이 되고, 결정처럼 규칙적으로 배열하면 을 만족하여 S는 1이 된다.In equation (1) above, > Means the mean over time and space, and when liquid crystal molecules are arranged in disorder like liquid, And S becomes 0, and if we arrange it regularly like Is satisfied, and S becomes 1.
이때, 액정의 경우 일반적으로 S의 값이 0.4 ~ 0.7로 알려져 있다. 따라서, 전술한 구성의 액정표시장치에 전원을 인가하지 않은 상태에서는 액정의 배열이 불균일하기 때문에, 미세한 빛샘으로 인해 블랙 구현시 블랙 휘도가 낮아져 대비비(contrast ratio)가 감소하는 문제를 야기한다.In this case, in the case of the liquid crystal, the value of S is generally known as 0.4 to 0.7. Therefore, since the arrangement of the liquid crystals is uneven in a state in which no power is applied to the liquid crystal display of the above-described configuration, the black luminance is lowered when the black is implemented due to fine light leakage, thereby causing a problem of decreasing the contrast ratio.
이에 부응하여, 종래의 횡전계 방식 액정표시장치에서는 이러한 대비비를 개선하기 위한 다양한 시도가 활발히 진행되고 있으나, 이에 대한 뾰족한 대안을 찾지 못하고 있는 실정이다.In response to this, in the conventional transverse electric field type liquid crystal display, various attempts have been actively made to improve such a contrast ratio, but there is no sharp alternative to this.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 액정의 배열을 균일하게 조절할 수 있도록 화소의 설계를 변경하여 대비비의 개선을 통한 고화질을 구현하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and an object of the present invention is to implement a high picture quality by improving a contrast ratio by changing a design of a pixel so as to uniformly adjust an arrangement of liquid crystals.
전술한 목적을 달성하기 위한 본 발명의 제 1 실시예에 따른 횡전계 방식 액정표시장치용 어레이 기판은 기판과, 상기 기판 상에 수직 교차하는 게이트 배선및 데이터 배선과, 상기 게이트 배선과 데이터 배선의 교차점에 구성된 박막트랜지스터와, 상기 게이트 배선과 이와는 마주보는 전단의 게이트 배선의 이격된 사이 구간에서 이들과 평행하게 이격하여 구성된 제 1 공통 배선및 제 2 공통 배선과;An array substrate for a transverse electric field type liquid crystal display device according to a first embodiment of the present invention for achieving the above object is a substrate, the gate wiring and data wiring perpendicularly intersecting on the substrate, A first common wiring and a second common wiring configured to be spaced apart in parallel in the interval between the thin film transistor configured at the intersection point and the gate wiring at the front end facing the gate wiring;
상기 제 1 공통 배선에서 화소 영역으로 수직하게 분기된 복수의 제 1 공통 전극과, 상기 제 2 공통 배선에서 수직하게 분기되며 상기 제 1 공통 전극과 평행하게 이격되어 구성된 복수의 제 2 공통 전극과, 상기 박막트랜지스터와 접촉하며, 상기 제 1 및 제 2 공통 전극과 수직 교차하도록 구성된 화소 전극을 포함하는 것을 특징으로 한다.A plurality of first common electrodes vertically branched from the first common wiring to the pixel region, a plurality of second common electrodes vertically branched from the second common wiring and spaced in parallel with the first common electrode; And a pixel electrode in contact with the thin film transistor and configured to vertically intersect the first and second common electrodes.
블랙 구현시, 상기 박막트랜지스터와 연결된 상기 화소 전극을 플로팅 전극으로 작용하도록 하고, 상기 제 1 및 제 2 공통 전극으로 인가되는 각 전압의 차이값으로 액정이 균일하게 수평 배열되도록 하는 것을 특징으로 한다.In the black implementation, the pixel electrode connected to the thin film transistor serves as a floating electrode, and the liquid crystals are uniformly horizontally aligned with a difference value of each voltage applied to the first and second common electrodes.
이때, 상기 게이트 배선에 -5V의 게이트 전압을 인가하여 이와 연결된 상기 화소 전극을 플로팅 전극으로 작용하도록 한 상태에서, 상기 제 1 공통 전극에는 0V 그리고, 제 2 공통 전극에는 5V의 공통 전압을 인가하는 것을 특징으로 한다.In this case, while applying a gate voltage of -5V to the gate wiring to operate the pixel electrode connected thereto as a floating electrode, a common voltage of 0V is applied to the first common electrode and 5V is applied to the second common electrode. It is characterized by.
화이트 또는 그레이 구현시, 상기 제 1 및 제 2 공통 전극에 각각 일정한 공통 전압이 인가되고, 상기 게이트 배선에 인가되는 게이트 전압을 조절함으로써 상기 화소 전극에 인가되는 화소 전압을 조절하여, 상기 화소 전극과 상기 제 1 및 제 2 공통 전극 간 발생하는 전압차에 의해 액정을 배열하여 화이트 또는 그레이를 구현할 수 있는 것을 특징으로 한다.In the implementation of white or gray, a constant common voltage is applied to the first and second common electrodes, respectively, and a pixel voltage applied to the pixel electrode is controlled by adjusting a gate voltage applied to the gate wiring, The liquid crystal may be arranged by the voltage difference generated between the first and second common electrodes to form white or gray.
이때, 상기 제 1 공통 전극에는 0V의 공통 전압이 인가되고, 상기 제 2 공통 전극에는 5V의 공통 전압이 인가되고, 상기 게이트 전압은 1V ~ 30V의 범위내에서 인가되며 이때, 상기 화소 전압은 0 ~ 10V의 범위내에서 인가되는 것을 특징으로 한다.In this case, a common voltage of 0 V is applied to the first common electrode, a common voltage of 5 V is applied to the second common electrode, and the gate voltage is applied within a range of 1 V to 30 V, wherein the pixel voltage is 0. It is characterized in that applied in the range of ~ 10V.
상기 제 1 및 제 2 공통 전극은 분리 구동되며 각각 직류 전압이 인가되며, 상기 화소 전극은 상기 박막트랜지스터와 접촉하는 연장부와, 상기 연장부에서 분기되며 상기 게이트 배선과 평행하게 이격된 다수의 수평부와, 상기 다수의 수평부를 하나로 연결하는 수직부를 포함한다.The first and second common electrodes are separately driven, and a direct current voltage is applied, respectively, and the pixel electrode includes an extension part contacting the thin film transistor and a plurality of horizontal branches branched from the extension part and spaced in parallel with the gate line. And a vertical portion connecting the plurality of horizontal portions to one.
상기 제 1 및 제 2 공통 전극은 상기 게이트 배선과 동일층 동일물질로 구성되며, 상기 제 1 및 제 2 공통 전극과 상기 화소 전극은 수직 교차하여 바둑판 형상을 이루는 것을 특징으로 한다.The first and second common electrodes may be made of the same material as the gate line, and the first and second common electrodes and the pixel electrode may vertically cross each other to form a checkerboard shape.
전술한 목적을 달성하기 위한 본 발명의 제 1 실시예에 따른 횡전계 방식 액정표시장치용 어레이 기판의 제조방법은 기판을 준비하는 단계와, 상기 기판의 일면에 게이트 배선과, 이와 평행한 제 1 공통 배선 및 제 2 공통 배선과, 상기 제 1 공통 배선에서 수직 연장된 복수의 제 1 공통 전극과, 상기 제 2 공통 배선에서 상기 제 1 공통 전극 사이로 수직 연장된 복수의 제 2 공통 전극을 형성하는 단계와;According to a first aspect of the present invention, there is provided a method of manufacturing an array substrate for a transverse electric field type liquid crystal display device, the method including preparing a substrate, a gate wiring on one surface of the substrate, and a first parallel to the substrate. Forming a common wiring and a second common wiring, a plurality of first common electrodes vertically extending from the first common wiring, and a plurality of second common electrodes vertically extending from the second common wiring to the first common electrode; Steps;
상기 게이트 배선과 상기 제 1 및 제 2 공통 배선과 수직 교차하여 화소 영역을 정의하는 데이터 배선을 형성하는 단계와, 상기 게이트 배선과 데이터 배선의 교차지점에 박막트랜지스터를 형성하는 단계와, 상기 화소 영역에 상기 제 1 및 제 2 공통 전극과 교차하는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.Forming a data line defining a pixel area perpendicularly intersecting the gate line and the first and second common lines, forming a thin film transistor at an intersection point of the gate line and the data line, and And forming a pixel electrode intersecting the first and second common electrodes.
이때, 상기 화소 전극은 상기 박막트랜지스터와 접촉하는 연장부와, 상기 연장부에서 분기되며 상기 게이트 배선과 평행하게 이격된 복수의 수평부와, 상기 복수의 수평부를 하나로 연결하는 수직부를 포함한다.In this case, the pixel electrode includes an extension part contacting the thin film transistor, a plurality of horizontal parts branched from the extension part and spaced apart in parallel with the gate line, and a vertical part connecting the plurality of horizontal parts to one.
전술한 목적을 달성하기 위한 본 발명의 제 2 실시예에 따른 횡전계 방식 액정표시장치용 어레이 기판은 기판과, 상기 기판 상에 평행하게 이격하여 구성된 제 1 및 제 2 게이트 배선과, 공통 배선과, 상기 제 1 및 제 2 게이트 배선과 상기 공통 배선과 수직 교차하여 화소 영역을 정의하는 데이터 배선과, 상기 제 1 및 제 2 게이트 배선과 데이터 배선의 교차지점에 각각 구성된 제 1 박막트랜지스터와 제 2 박막트랜지스터와;An array substrate for a transverse electric field type liquid crystal display device according to a second embodiment of the present invention for achieving the above object comprises a substrate, first and second gate wirings spaced in parallel on the substrate, and common wiring; A data line defining a pixel area perpendicularly intersecting the first and second gate lines and the common line, and a first thin film transistor and a second thin film transistor formed at intersections of the first and second gate lines and the data line, respectively. A thin film transistor;
상기 공통 배선에서 상기 화소 영역으로 수직하게 분기된 다수의 공통 전극과, 상기 제 1 박막트랜지스터와 연결되고, 상기 다수의 공통 전극과 평행하게 이격하여 엇갈려 구성된 다수의 제 1 화소 전극과, 상기 제 2 박막트랜지스터와 연결되고, 상기 공통 전극 및 상기 제 1 화소 전극과 수직 교차하도록 구성된 다수의 제 2 화소 전극을 포함하는 것을 특징으로 한다.A plurality of common electrodes vertically branched from the common wiring to the pixel region, a plurality of first pixel electrodes connected to the first thin film transistor and alternately spaced apart from and parallel to the plurality of common electrodes, and the second And a plurality of second pixel electrodes connected to the thin film transistor and configured to vertically intersect the common electrode and the first pixel electrode.
블랙 구현시, 상기 제 2 박막트랜지스터와 연결된 상기 제 2 화소 전극을 플로팅 전극으로 작용하도록 하고, 상기 제 1 화소 전극의 화소 전압과 공통 전극의 전압차로 액정을 수평 배열하도록 하는 것을 특징으로 한다.In the black implementation, the second pixel electrode connected to the second thin film transistor serves as a floating electrode, and the liquid crystal is arranged horizontally by a voltage difference between the pixel voltage of the first pixel electrode and the common electrode.
이때, 상기 제 2 게이트 배선에 -5V의 게이트 전압을 인가하여, 이와 연결된 상기 제 2 박막트랜지스터를 플로팅 전극으로 작용하도록 한 상태에서, 상기 제 1 화소 전극에는 1V의 화소 전압과, 상기 공통 전극에는 0V의 공통 전압을 인가하는 것을 특징으로 한다.In this case, a gate voltage of −5 V is applied to the second gate wiring so that the second thin film transistor connected thereto serves as a floating electrode. The pixel voltage of 1 V is applied to the first pixel electrode, and the common electrode is applied to the second gate wiring. It is characterized by applying a common voltage of 0V.
화이트 또는 그레이 상태의 구현시, 상기 공통 전극에 일정한 값의 공통 전압이 인가되고, 상기 제 1 화소 전극과 제 2 화소 전극에 인가되는 각 화소 전압을 조절하여, 상기 제 1 및 제 2 화소 전극과 상기 공통 전극의 전압차로 액정을 구동하는 것을 특징으로 한다.In the implementation of the white or gray state, a common voltage having a constant value is applied to the common electrode, and the respective pixel voltages applied to the first pixel electrode and the second pixel electrode are adjusted to adjust the first and second pixel electrodes. The liquid crystal is driven by the voltage difference between the common electrodes.
화이트 구현시, 상기 제 1 및 제 2 화소 전극에 7V의 화소 전압을 각각 인가하는 동시에 상기 공통 전극에 0V를 인가하고, 특정레벨의 그레이 구현시, 상기 제 1 화소 전극에 3V의 화소 전압을, 상기 제 2 화소 전극에 1V의 화소 전압을 인가하는 동시에, 상기 공통 전극에 0V를 인가하여 액정을 구동하는 것을 특징으로 한다.In the white implementation, a 7V pixel voltage is applied to the first and second pixel electrodes, respectively, and 0V is applied to the common electrode, and when a gray level is implemented, a 3V pixel voltage is applied to the first pixel electrode. The liquid crystal is driven by applying a pixel voltage of 1V to the second pixel electrode and applying 0V to the common electrode.
상기 공통 전극 및 제 1 화소 전극과 상기 제 2 화소 전극을 수직 교차하도록 구성하여 바둑판 형상을 이루는 것을 특징으로 한다.The common electrode and the first pixel electrode and the second pixel electrode may be configured to vertically cross to form a checkerboard shape.
전술한 목적을 달성하기 위한 본 발명의 제 2 실시예에 따른 횡전계 방식 액정표시장치용 어레이 기판의 제조방법은 기판을 준비하는 단계와, 상기 기판 상에 일 방향으로 평행하게 이격된 제 1 및 제 2 게이트 배선과, 공통 배선과, 상기 공통 배선에서 수직하게 연장된 다수의 공통 전극을 형성하는 단계와, 상기 제 1 및 제 2 게이트 배선과 상기 공통 배선과 수직 교차하여 화소 영역을 정의하는 데이터 배선을 형성하는 단계와;According to a second aspect of the present invention, there is provided a method of manufacturing an array substrate for a transverse electric field type liquid crystal display device, the method comprising: preparing a substrate, first and spaced parallel to one direction on the substrate; Forming a second gate wiring, a common wiring, and a plurality of common electrodes vertically extending from the common wiring; and defining data of a pixel region by perpendicularly crossing the first and second gate wirings and the common wiring; Forming a wiring;
상기 제 1 및 제 2 게이트 배선과 상기 데이터 배선의 교차지점에 각각 제 1 박막트랜지스터와 제 2 박막트랜지스터를 형성하는 단계와, 상기 제 1 박막트랜지스터와 연결되고, 상기 공통 전극과 평행하게 이격하여 구성된 투명한 제 1 화소 전극과, 상기 제 2 박막트랜지스터와 연결되고, 상기 공통 전극과 수직 교차하여 구성된 제 2 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.Forming a first thin film transistor and a second thin film transistor at intersections of the first and second gate lines and the data line, respectively, connected to the first thin film transistor and spaced apart from the common electrode in parallel. And forming a transparent first pixel electrode and a second pixel electrode connected to the second thin film transistor and vertically intersecting with the common electrode.
이때, 상기 제 2 화소 전극은 상기 공통 전극과 수직 교차하는 다수의 수평부와, 상기 다수의 수평부를 하나로 연결하는 수직부로 구성되며, 상기 수평부의 일측 끝단에서 연장된 연결배선을 통해 상기 제 2 박막트랜지스터와 연결되어 형성되며, 상기 제 2 화소 전극은 상기 데이터 배선과 동일층 동일 물질로 형성되는 것을 특징으로 한다.In this case, the second pixel electrode includes a plurality of horizontal parts vertically intersecting the common electrode, and a vertical part connecting the plurality of horizontal parts to one, and the second thin film through a connection line extending from one end of the horizontal part. The second pixel electrode is formed of the same material as the data line.
이하, 첨부한 도면을 참조하여 본 발명에 따른 횡전계 방식 액정표시장치에 대해 설명한다.Hereinafter, a transverse electric field type liquid crystal display device according to the present invention will be described with reference to the accompanying drawings.
--- 제 1 실시예 ------ First Embodiment ---
본 발명의 제 1 실시예는 서로 평행하게 이격하여 구성되는 제 1 및 제 2 공통 전극을 분리 구동할 수 있도록 설계하고, 상기 제 1 및 제 2 공통 전극과 수직 교차하도록 화소 전극을 구성하여 제 1 및 제 2 공통 전극과 화소 전극이 바둑판 형상을 이루는 것을 특징으로 한다. 이러한 구성은 각 전극의 전압을 유기적으로 제어할 수 있어 블랙 상태와 화이트 또는 그레이 상태시 대비비를 개선할 수 있는 장점이 있다.The first embodiment of the present invention is designed to separately drive the first and second common electrodes spaced apart from each other in parallel with each other, and the pixel electrode is configured to vertically intersect the first and second common electrodes. And the second common electrode and the pixel electrode form a checkerboard shape. This configuration has an advantage that the voltage of each electrode can be controlled organically to improve the contrast ratio in the black state and the white or gray state.
도 3은 본 발명의 제 1 실시예에 따른 횡전계 방식 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이다.3 is a plan view illustrating unit pixels of an array substrate for a transverse electric field type liquid crystal display device according to a first exemplary embodiment of the present invention.
도시한 바와 같이, 기판(100) 상에 도전성 금속으로 이루어진 게이트 배선(120)과, 상기 게이트 배선(120)에서 연장된 게이트 전극(125)을 제 1 방향으로 구성한다.As shown in the drawing, the
그리고, 상기 게이트 배선(120)과 수직하게 교차하는 데이터 배선(130)과, 상기 데이터 배선(130)에서 연장된 소스 전극(132)과 이와는 이격된 드레인 전극(134)을 구성한다. 상기 게이트 배선(120)과 데이터 배선(130)이 수직 교차하여 정의하는 영역을 화소 영역(P)이라 하며, 이러한 교차점에는 게이트 전극(125)과, 상기 게이트 전극(125)과 그 일부가 중첩되는 소스 및 드레인 전극(132, 134)과 이들 사이에 개재된 액티브층(140) 및 오믹 콘택층(미도시)을 적층 구성한다.The
이때, 상기 액티브층(140)은 순수 비정질 실리콘으로, 오믹 콘택층(미도시)은 불순물 비정질 실리콘으로 각각 구성되며, 상기 게이트 전극(125), 소스 및 드레인 전극(132, 134)과 액티브층(140) 및 오믹 콘택층(미도시)을 포함하여 스위칭 소자인 박막트랜지스터(T)를 이룬다.In this case, the
그리고, 상기 드레인 전극(134)의 일부를 노출하는 드레인 콘택홀(CH2)을 통해 상기 드레인 전극(134)과 접촉하는 연장부(160a)와, 상기 연장부(160a)에서 상 기 게이트 배선(120)과 평행하게 이격하여 구성되는 다수의 수평부(160b)와, 상기 다수의 수평부(160b)를 하나로 연결하는 수직부(160c)를 포함하는 화소 전극(160)을 구성한다.In addition, an
또한, 상기 게이트 배선(120)과 전단의 게이트 배선(120)의 사이 구간에서 이들과 평행하게 이격된 제 1 및 제 2 공통 배선(150, 151)을 구성하고, 상기 제 1 및 제 2 공통 배선(150)에서 수직하게 다수개 분기된 제 1 및 제 2 공통 전극(170, 180)을 각각 구성한다.In addition, the first and second
이때, 상기 제 1 공통 전극(170)과 제 2 공통 전극(180)은 화소 영역(P)에서 서로 평행하게 엇갈리고, 상기 화소 전극 수평부(160b)와 보호막(미도시)을 사이에 두고 수직 교차하도록 구성함으로써, 상기 제 1 및 제 2 공통 전극(170, 180)과 화소 전극 수평부(160b)가 바둑판 형상을 이루도록 화소 설계하는 것을 특징으로 한다. 그리고, 상기 제 1 공통 전극(170)과 제 2 공통 전극(180)은 분리 구동되며, 기판(100)과 이격된 일측에 구성된 제 1 및 제 2 공통 전압 발생부(미도시)로부터 일정한 직류 전압을 인가받는다.In this case, the first
이하, 첨부한 도면을 참조하여 전술한 구성을 갖는 횡전계 방식 액정표시장치용 어레이 기판의 구동 방법에 대해 설명한다.Hereinafter, a driving method of an array substrate for a transverse electric field type liquid crystal display device having the above-described configuration will be described with reference to the accompanying drawings.
도 4a는 블랙 상태를 나타낸 회로도이고, 도 4b는 화이트 또는 그레이 상태를 나타낸 회로도이다.4A is a circuit diagram showing a black state, and FIG. 4B is a circuit diagram showing a white or gray state.
우선, 도 4a는 블랙 상태를 나타낸 단면도로 도시한 바와 같이, 블랙 상태를 구현할 경우에는 게이트 배선(120)에 -5V를 인가하여, 이와 연결된 화소 전극(160) 을 플로팅 전극(floating electrode)으로 작용하도록 한다.First, as shown in a cross-sectional view of a black state, FIG. 4A illustrates that when the black state is implemented, -5 V is applied to the
그런 다음, 상기 제 1 공통 전극(170)에는 0V, 제 2 공통 전극(180)에는 5V를 각각 인가하면, 제 1 및 제 2 공통 전극(170, 180) 간의 전압차에 의해 양 전극 사이에 개재된 액정의 수평 배열도가 높아져 식(1)에서 설명한 바와 같이 S=1을 만족시킬 수 있어 대비비를 향상할 수 있다. 이때, 미설명한 화살표는 액정의 러빙 방향을 나타낸다.Then, when 0 V is applied to the first
또한, 도 4b는 화이트 또는 그레이 상태를 나타낸 단면도로 도시한 바와 같이, 화이트 또는 그레이 상태를 표현하기 위해 상기 제 1 공통 전극(170)에는 0V, 제 2 공통 전극(180)에는 5V를 각각 인가한 상태에서 박막트랜지스터의 게이트 전압을 1 ~ 30V의 범위로 변동시킨다. 이때, 상기 게이트 전압은 데이터 전압의 신호에 따라 화소 전압을 0 ~ 10V의 범위로 변동시키는 방법을 통해, 액정의 배열을 조절하여 화이트 또는 그레이 상태시 대비비를 향상할 수 있다.4B is a cross-sectional view showing a white or gray state, in which 0V is applied to the first
이를 요약하면, 블랙을 구현하기 위해서는 화소 전극(160)을 플로팅 상태로 유지하도록 하여 제 1 및 제 2 공통 전극(170, 180) 간에 발생되는 횡전계를 통해 액정이 균일하게 수평 배열하도록 하고, 화이트 또는 그레이를 구현하기 위해서는 게이트 전압의 변동과 화소 전극(160)의 전압을 유기적으로 조절하여 화소 전극(160)과, 제 1 및 제 2 공통 전극(170, 180) 간에 발생하는 전기장의 세기를 조절하는 것을 통해 액정의 배열을 자유자재로 변경하여 화이트 또는 그레이 구현시 대비비를 향상할 수 있는 것을 특징으로 한다.In summary, in order to implement black, the
이하, 첨부한 도면을 참조하여 본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판의 제조방법에 대해 설명한다.Hereinafter, a method of manufacturing an array substrate for a transverse electric field type liquid crystal display device according to the present invention will be described with reference to the accompanying drawings.
도 5a 내지 도 5d는 도 3의 Ⅴ-Ⅴ선을 따라 절단하여 공정 순서에 의해 나타낸 공정 단면도이다.5A to 5D are cross-sectional views illustrating a process sequence cut along the line VV of FIG. 3.
도 5a에 도시한 바와 같이, 기판(100) 상에 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr) 등과 같은 도전성 금속 그룹 중에서 선택된 하나를 증착하고 이를 패턴하여, 일 방향으로 게이트 배선(도 3의 120)과, 상기 게이트 배선에서 연장된 게이트 전극(125)을 형성한다.As shown in FIG. 5A, one selected from a group of conductive metals such as aluminum (Al), aluminum alloy (AlNd), molybdenum (Mo), tungsten (W), chromium (Cr), and the like is deposited on the
이와 동시에, 상기 게이트 배선(도 3의 120)과 전단의 게이트 배선의 사이 구간에서 각각 평행하게 이격된 제 1 공통 배선(도 3의 150)및 제 2 공통 배선(151)과, 상기 제 1 공통 배선(도 3의 150)및 제 2 공통 배선(151)에서 수직하게 다수개 분기된 제 1 및 제 2 공통 전극(170, 180)을 각각 형성한다.At the same time, the first common wiring (150 in FIG. 3) and the second
이때, 상기 제 1 및 제 2 공통 전극(170, 180)은 화소 영역(P)에서 서로 평행하게 이격하여 맞물려 구성되며, 분리 구동되는 것을 특징으로 한다.In this case, the first and second
다음으로, 상기 게이트 배선(도 3의 120)과 게이트 전극(125) 등이 형성된 기판(100) 상부 전면에 질화 실리콘(SiNx) 또는 산화 실리콘(SiO2) 등과 같은 무기 절연물질 그룹 중에서 선택된 하나로 게이트 절연막(145)을 형성한다.Next, a gate is selected from a group of inorganic insulating materials such as silicon nitride (SiNx) or silicon oxide (SiO 2 ) on the entire upper surface of the
도 5b에 도시한 바와 같이, 상기 게이트 절연막(145)이 형성된 기판(100) 상에 순수 비정질 실리콘층(미도시)과 불순물 비정질 실리콘층(미도시)을 적층 형성하고 이를 패턴하여, 상기 게이트 전극(125)과 그 일부가 중첩되는 섬형상의 액티 브층(140) 및 오믹 콘택층(141)을 형성한다.As shown in FIG. 5B, a pure amorphous silicon layer (not shown) and an impurity amorphous silicon layer (not shown) are stacked and patterned on the
다음으로, 상기 액티브 및 오믹 콘택층(140, 141)이 형성된 기판(100) 상에 몰리브덴(Mo), 알루미늄(Al), 알루미늄 합금(AlNd) 및 구리(Cu)와 같은 도전성 금속 그룹 중 선택된 하나 또는 그 이상을 증착하여 소스 및 드레인 금속층(미도시)을 형성하고 이를 패턴하여, 상기 게이트 배선(도 3의 120)과 수직하게 교차하는 데이터 배선(도 3의 130)과, 상기 데이터 배선에서 연장된 소스 전극(132)과, 이와는 이격된 드레인 전극(134)을 형성한다.Next, one selected from the group of conductive metals such as molybdenum (Mo), aluminum (Al), aluminum alloy (AlNd), and copper (Cu) on the
여기서, 상기 게이트 전극(125), 액티브 및 오믹 콘택층(140, 141)과, 소스 및 드레인 전극(132, 134)을 포함하여 박막트랜지스터(T)를 이룬다.The thin film transistor T includes the
도 5c에 도시한 바와 같이, 상기 소스 및 드레인 전극(132, 134) 등이 형성된 기판(100) 상부 전면에 질화 실리콘(SiNx) 또는 산화 실리콘(SiO2) 등과 같은 무기 절연물질 그룹 중에서 선택된 하나, 또는 아크릴(acryl)계 수지(resin)와 벤조사이클로부텐(benzocyclobutene:BCB)을 포함하는 유기절연물질 그룹 중 선택된 하나로 보호막(155)을 형성한다.As shown in FIG. 5C, one selected from the group of inorganic insulating materials such as silicon nitride (SiNx) or silicon oxide (SiO 2 ) on the entire upper surface of the
다음으로, 상기 드레인 전극(134)의 일부에 대응하는 보호막(155)을 패턴하여, 상기 드레인 전극(134)의 일부를 노출하는 드레인 콘택홀(CH2)을 형성한다.Next, the
도 5d에 도시한 바와 같이, 상기 드레인 콘택홀(CH2)을 포함하는 보호막(155) 상에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나로 화소 전극(도 3의 160)을 형성한다.As shown in FIG. 5D, a transparent conductive metal group including indium tin oxide (ITO) and indium zinc oxide (IZO) is selected on the
이때, 상기 화소 전극(도 3의 160)은 드레인 전극(134)과 접촉하는 연장부(160a)와, 상기 연장부(160a)에서 상기 제 1 및 제 2 공통 전극(170, 180)과 보호막(155)을 사이에 두고 수직 교차하도록 구성된 다수의 수평부(160b)와, 상기 다수의 수평부(160b)를 하나로 연결하는 수직부(도 3의 160c)를 포함한다.In this case, the
전술한 바와 같이, 블랙 구현시에는 화소 전극(도 3의 160)이 플로팅 상태가 되도록 하여 제 1 및 제 2 공통 전극(170, 180) 간에 발생되는 횡전계를 통해 액정의 배열을 조절할 수 있고, 화이트 또는 그레이 구현시에는 게이트 전압의 변동과 화소 전극(도 3의 160)의 전압을 유기적으로 조절하여 화소 전극(도 3의 160)과, 제 1 및 제 2 공통 전극(170, 180) 간에 발생하는 전기장의 세기를 조절하는 것을 통해 액정의 배열을 자유자재로 변경하여 화이트 또는 그레이 상태시 대비비를 향상할 수 있다.As described above, when the black is implemented, the arrangement of the liquid crystals may be adjusted through the transverse electric field generated between the first and second
이상으로, 전술한 공정을 통해 본 발명의 제 1 실시예에 따른 횡전계 방식 액정표시장치용 어레이 기판을 제작할 수 있다.As described above, the array substrate for the transverse electric field type liquid crystal display device according to the first embodiment of the present invention can be manufactured through the above-described process.
따라서, 본 발명에서는 제 1 및 제 2 공통 전극과 화소 전극이 바둑판 형상을 이루도록 화소 설계하는 것을 통해 대비비를 개선할 수 있다.Therefore, in the present invention, the contrast ratio can be improved by designing the pixel such that the first and second common electrodes and the pixel electrode have a checkerboard shape.
--- 제 2 실시예 ------ Second Embodiment ---
본 발명의 제 2 실시예는 제 1 및 제 2 박막트랜지스터와 각각 연결되는 제 1 및 제 2 화소 전극을 분리 구동하도록 설계하고, 상기 제 1 화소 전극과는 평행하게 맞물리고 제 2 화소 전극과는 수직하게 교차하도록 공통 전극을 구성하여, 상기 제 1 및 제 2 화소 전극과 공통 전극이 바둑판 형상을 이루도록 화소 설계하는 것을 특징으로 한다.The second embodiment of the present invention is designed to separately drive the first and second pixel electrodes connected to the first and second thin film transistors, respectively, in parallel with the first pixel electrode and with the second pixel electrode. The common electrode may be configured to vertically intersect, and the pixel design may be performed such that the first and second pixel electrodes and the common electrode form a checkerboard shape.
이러한 구성은 각 전극에 걸리는 전압을 유기적으로 제어할 수 있어, 액정의 움직임을 유도하는 것을 통해 블랙 상태와 화이트 또는 그레이 구현시 대비비를 개선할 수 있는 장점이 있다.Such a configuration has an advantage of being able to control the voltage applied to each electrode organically, thereby inducing the movement of the liquid crystal to improve the contrast ratio in the black state and white or gray implementation.
도 6은 본 발명의 제 2 실시예에 따른 횡전계 방식 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이다.6 is a plan view illustrating unit pixels of an array substrate for a transverse electric field type liquid crystal display device according to a second exemplary embodiment of the present invention.
도시한 바와 같이, 기판(200) 상에 도전성 금속으로 이루어진 제 1 및 제 2 게이트 배선(220, 221)을 평행하게 이격하여 구성한다. 또한, 상기 제 1 및 제 2 게이트 배선(220, 221)과 평행하게 이격된 공통 배선을 구성한다.As illustrated, the first and
그리고, 상기 제 1 및 제 2 게이트 배선(220, 221)과 수직하게 교차하는 데이터 배선(230)을 구성한다.The
이때, 상기 제 1 및 제 2 게이트 배선(220, 221)과 상기 데이터 배선(230)이 수직 교차하여 정의하는 영역을 화소 영역(P)이라 하며, 이러한 교차점에는 제 1 게이트 전극(225a)과, 상기 제 1 게이트 전극(225a)과 그 일부가 중첩되는 제 1 소스 전극(232a)및 제 1 드레인 전극(234a)과 이들 사이에 개재된 제 1 액티브층(240a) 및 제 1 오믹 콘택층(미도시)을 포함하여 제 1 박막트랜지스터(T1)가 구성되고, 상기 제 2 게이트 배선(221)과 데이터 배선(230)의 교차점에는 제 2 게이트 전극(225b)과, 상기 제 2 게이트 전극(225b)과 그 일부가 중첩되는 제 2 소스 전극(232b)및 제 2 드레인 전극(234b)과 이들 사이에 개재된 제 2 액티브층(240b) 및 제 2 오믹 콘택층(미도시)을 포함하여 제 2 박막트랜지스터(T2)가 구성된다.In this case, an area defined by the vertical crossing of the first and
상기 화소 영역(P)에는 상기 제 1 드레인 전극(234a)과 접촉하는 제 1 화소 전극(260)과, 상기 제 2 드레인 전극(234b)과 접촉하는 제 2 화소 전극(290)과, 상기 공통 배선(250)에서 수직 연장된 공통 전극(270)을 구성한다.The pixel region P includes a
상기 제 1 화소 전극(260)은 상기 제 1 드레인 전극(234a)과 접촉하는 수평부(260a)와 상기 수평부(260a)에서 상기 화소 영역(P)으로 수직하게 분기된 다수의 수직부(260b)를 포함하고, 상기 제 2 화소 전극(290)은 상기 공통 전극(270)과 수직하게 교차하는 다수의 수평부(290a)와, 상기 수평부(290a)를 일측에서 하나로 연결하는 수직부(290b)로 구성되며, 상기 수평부(290a)의 일측에서 수직 및 수평하게 굴절 연장된 연결배선(280)을 통해 상기 제 2 드레인 전극(234b)과 연결되는 형태로 구성한다.The
따라서, 상기 제 1 화소 전극의 수직부(260b)와, 상기 제 2 화소 전극의 수평부(290a)가 수직 교차된 형태로 구성되고, 상기 제 1 및 제 2 박막트랜지스터(T1, T2)를 통해 분리 구동하는 것을 특징으로 한다. Accordingly, the
또한, 상기 공통 배선(250)에서 상기 화소 영역(P)으로 수직하게 다수개 분기된 공통 전극(270)을 상기 제 1 화소 전극 수직부(260b)와 평행하게 엇갈려 구성함으로써, 상기 공통 전극(270)과 제 1 화소 전극 수직부(260b)와 제 2 화소 전극 수평부(290a)가 바둑판 형상을 이루도록 화소 설계하는 것을 특징으로 한다.In addition, the
전술한 구성은 제 1 및 제 2 박막트랜지스터(T1, T2)를 통해 제 1 및 제 2 화소 전극(260, 290)을 분리 구동할 수 있으며, 상기 제 1 화소 전극 수직부(260b)와 공통 전극(270)을 서로 평행하게 엇갈려 구성한 상태에서, 상기 제 2 화소 전극 수평부(290a)를 이들과 수직 교차하여 바둑판 형상을 이루도록 화소 설계하는 데 그 특징이 있다.The above-described configuration may separately drive the first and
이러한 구성은 제 1 및 제 2 게이트 신호를 분리 구동할 수 있어, 각 전극의 전압을 제어하여 블랙, 화이트 또는 그레이 구현시 대비비를 향상할 수 있는 장점을 갖는다.This configuration has the advantage of being able to separately drive the first and second gate signals, thereby controlling the voltage of each electrode to improve the contrast ratio when implementing black, white or gray.
이에 대해, 이하 첨부한 도면을 참조하여 상세히 설명한다.This will be described below in detail with reference to the accompanying drawings.
도 7a 내지 도 7c는 블랙, 화이트 및 그레이 상태를 나타낸 각각의 회로도이다.7A-7C are respective circuit diagrams showing black, white and gray states.
우선, 도 7a는 블랙 상태를 나타낸 단면도로 도시한 바와 같이, 블랙을 구현하기 위해 제 2 게이트 배선(221)에 -5V를 인가하여 제 2 화소 전극(290)을 플로팅 상태가 되도록 유지한 상태에서, 상기 제 1 게이트 배선(220)에 25V를 인가하여 제 1 화소 전극(260)을 스위칭시킨다.First, as shown in a cross-sectional view showing a black state, FIG. 7A is a state in which the
그런 다음, 상기 제 1 화소 전극(260)에 1V, 상기 공통 전극(270)에 0V를 인가하면, 상기 공통 전극(270)과 제 1 화소 전극(260) 간의 전압차에 의해 양 전극(260, 270) 사이에 개재된 액정의 수평 배열도가 높아져 식(1)에서 설명한 바와 같이 S=1을 만족할 수 있다. 따라서, 블랙 휘도는 높아져 대비비가 향상된다.Next, when 1 V is applied to the
도 7b는 화이트 상태를 나타낸 단면도로 도시한 바와 같이, 화이트를 구현하기 위해 제 1 게이트 배선(220)과 제 2 게이트 배선(221)에 25V씩 인가하여 제 1 및 제 2 박막트랜지스터(T1, T2)를 각각 스위칭시키고, 제 1 및 제 2 화소 전극(260, 290)으로 7V씩 인가된 상태에서 공통 전극(270)에 0V를 인가하여 세 전 극(260, 270, 290) 사이에 걸리는 전기장의 세기를 통해 액정의 배열도를 조절할 수 있다.7B is a cross-sectional view showing a white state, in order to implement white, first and second thin film transistors T1 and T2 are applied to the
즉, 세 전극(260, 270, 290)의 전압을 유기적으로 결정하여 액정의 움직임을 유도하는 것을 통해 화이트 상태시 대비비를 향상할 수 있다.That is, the contrast ratio in the white state may be improved by organically determining the voltages of the three
마지막으로, 도 7c는 그레이 상태를 나타낸 단면도로 도시한 바와 같이, 그레이를 구현하기 위해서는 제 1 및 제 2 게이트 배선(220, 221)에 25V를 인가하여 제 1 및 제 2 박막트랜지스터(T1, T2)를 각각 스위칭시키고, 제 1 화소 전극(260)에는 3V, 제 2 화소 전극(290)에는 1V를 각각 인가한 상태에서 공통 전극(270)에 0V를 인가하여 세 전극(260, 270, 290) 사이에 개재된 액정의 배열을 조절하는 것을 통해 그레이 상태시 대비비를 향상할 수 있다.7C is a cross-sectional view showing a gray state, in order to implement gray, 25V is applied to the first and
도 7a 내지 도 7c에서 설명한 수치는 일예에 불과하며, 액정의 특성이나 성질에 따라서 달라질 수 있다는 것은 자명한 사실일 것이다.7A to 7C are only examples, and it will be apparent that the values may vary depending on the characteristics or properties of the liquid crystal.
이를 요약하면, 블랙 상태에서는 제 2 화소 전극(290)을 플로팅 상태가 되도록 유지하고, 제 1 화소 전극(260)과 공통 전극(270) 간에 발생되는 횡전계를 통해 액정이 균일하게 수평 배열되도록 할 수 있고, 화이트 또는 그레이 상태에서는 공통 전극(270)에 일정한 전압을 인가한 상태에서, 분리 구동되는 제 1 및 제 2 화소 전극(260, 290)에 인가되는 전압을 유기적으로 제어하여 세 전극(260, 270, 290) 간에 발생하는 전기장의 세기를 제어하는 것을 통해, 액정의 배열을 자유자재로 변경하여 화이트 또는 그레이 상태시 대비비를 개선할 수 있는 것을 특징으로 한다.In summary, in the black state, the
이하, 첨부한 도면을 참조하여 본 발명의 제 2 실시예에 따른 횡전계 방식 액정표시장치용 어레이 기판의 제조방법에 대해 설명한다.Hereinafter, a method of manufacturing an array substrate for a transverse electric field type liquid crystal display device according to a second embodiment of the present invention will be described with reference to the accompanying drawings.
도 8a 내지 도 8d는 도 6의 Ⅷ-Ⅷ선을 따라 절단하여 공정 순서에 의해 나타낸 공정 단면도이다.8A to 8D are cross-sectional views illustrating the process sequence by cutting along the line VII-VII of FIG. 6.
도 8a에 도시한 바와 같이, 기판(200) 상에 도전성 금속 그룹 중에서 선택된 하나를 증착하고 이를 패턴하여, 일 방향으로 제 1 게이트 배선(도 6의 220)과, 상기 제 1 게이트 배선에서 연장된 제 1 게이트 전극(225a)과, 상기 제 1 게이트 배선과 평행하게 이격된 제 2 게이트 배선(도 6의 220)및 상기 제 2 게이트 배선에서 연장된 제 2 게이트 전극(도 6의 225b)을 각각 형성한다.As shown in FIG. 8A, one selected from a group of conductive metals is deposited on the
이와 동시에, 상기 제 1 게이트 배선(도 6의 220)과 전단의 제 2 게이트 배선(도 6의 221)의 사이 구간에서 평행하게 이격하여 구성된 공통 배선(도 6의 250)과, 상기 공통 배선에서 수직하게 다수개 분기된 공통 전극(270)을 형성한다.At the same time, common wiring (250 in FIG. 6) configured to be spaced in parallel in a section between the first gate wiring (220 in FIG. 6) and the second gate wiring (221 in FIG. 6) in the front end, and in the common wiring, A plurality of vertically branched
다음으로, 상기 제 1 게이트 전극(225a)과 제 2 게이트 전극(도 6의 225b) 등이 형성된 기판(200) 상부 전면에 질화 실리콘(SiNx) 또는 산화 실리콘(SiO2) 등과 같은 무기 절연물질 그룹 중에서 선택된 하나로 게이트 절연막(245)을 형성한다.Next, an inorganic insulating material group such as silicon nitride (SiNx) or silicon oxide (SiO 2 ) on an upper surface of the
도 8b에 도시한 바와 같이, 상기 게이트 절연막(245)이 형성된 기판(200) 상에 순수 비정질 실리콘층(미도시)과 불순물 비정질 실리콘층(미도시)을 적층 형성하고 이를 패턴하여, 상기 제 1 게이트 전극(225a)과 그 일부가 중첩되는 제 1 액티브층(240a) 및 제 1 오믹 콘택층(241a)과, 상기 제 2 게이트 전극(도 6의 225b) 과 그 일부가 중첩되는 제 2 액티브층(도 6의 240b) 및 제 2 오믹 콘택층(미도시)을 각각 형성한다.As shown in FIG. 8B, a pure amorphous silicon layer (not shown) and an impurity amorphous silicon layer (not shown) are stacked and patterned on the
다음으로, 상기 제 1 액티브 및 오믹 콘택층(240a, 241a)과 제 2 액티브 및 오믹 콘택층(미도시)이 형성된 기판(200) 상에 몰리브덴(Mo), 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu)와 같은 도전성 금속 그룹 중 선택된 하나 또는 그 이상을 증착하여 소스 및 드레인 금속층(미도시)을 형성하고 이를 패턴하여, 상기 제 1 및 제 2 게이트 배선(도 6의 220, 221)과 수직 교차하는 데이터 배선(도 6의 230)과, 상기 데이터 배선에서 연장되고 상기 제 1 게이트 전극(225a)과 그 일부가 중첩되는 제 1 소스 전극(232a)및, 이와는 이격된 제 1 드레인 전극(234a)과, 상기 데이터 배선에서 연장되고 상기 제 2 게이트 전극(도 6의 225b)과 그 일부가 중첩되는 제 2 소스 전극(도 6의 232b)및, 이와는 이격된 제 2 드레인 전극(도 6의 234b)을 각각 형성한다.Next, molybdenum (Mo), aluminum (Al), and aluminum alloy (AlNd) are formed on the
따라서, 상기 제 1 게이트 전극(225a)과, 제 1 액티브 및 오믹 콘택층(240a, 240b)과, 제 1 소스 및 드레인 전극(232a, 234a)을 포함하는 제 1 박막트랜지스터(T1)와, 도 6에 도시한 상기 제 2 게이트 전극(225b)과, 제 2 액티브층(240b) 및 제 2 오믹 콘택층(미도시)과, 제 2 소스 및 드레인 전극(232b, 234b)을 포함하는 제 2 박막트랜지스터(T2)를 각각 형성한다.Accordingly, a first thin film transistor T1 including the
따라서, 상기 제 1 및 제 2 박막트랜지스터(T1, T2)는 분리 구동이 가능한 것을 특징으로 한다.Accordingly, the first and second thin film transistors T1 and T2 may be separated and driven.
이와 동시에, 상기 공통 전극(270)과 수직하게 교차하는 다수의 수평 부(290a)와, 상기 수평부(290a)를 일측에서 하나로 연결하는 수직부(290b)로 구성되며, 상기 수평부(290a)의 일측에서 수직 및 수평하게 굴절 연장된 연결배선(280)을 통해 상기 제 2 드레인 전극(234b)과 연결되는 제 2 화소 전극(290)을 형성한다.At the same time, a plurality of
도 8c에 도시한 바와 같이, 상기 제 1 소스 및 드레인 전극(232a, 234a) 등이 형성된 기판(200) 상부 전면에 질화 실리콘(SiNx) 또는 산화 실리콘(SiO2) 등과 같은 무기 절연물질 그룹 중에서 선택된 하나 또는 아크릴(acryl)계 수지(resin)와 벤조사이클로부텐(benzocyclobutene:BCB)을 포함하는 유기절연물질 그룹 중 선택된 하나로 보호막(255)을 형성한다.As shown in FIG. 8C, an inorganic insulating material group, such as silicon nitride (SiNx) or silicon oxide (SiO 2 ), is selected on the entire upper surface of the
다음으로, 상기 제 1 드레인 전극(234a)의 일부에 대응하는 보호막(255)을 패턴하여, 상기 제 1 드레인 전극(234a)을 노출하는 드레인 콘택홀(CH3)을 형성한다.Next, a
도 8d에 도시한 바와 같이, 상기 드레인 콘택홀(CH3)을 포함하는 보호막(255) 상에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나로 상기 제 1 드레인 전극(234a)과 접촉하는 제 1 화소 전극(도 6의 260)을 형성한다.As shown in FIG. 8D, a transparent conductive metal group including indium tin oxide (ITO) and indium zinc oxide (IZO) is selected on the
상기 제 1 화소 전극(도 6의 260)은 제 1 드레인 전극(234a)과 접촉하는 수평부(260a)와, 상기 수평부(260a)에서 화소 영역(P)으로 수직하게 분기된 다수의 수직부(260b)를 포함한다.The
이때, 상기 제 1 화소 전극 수직부(260b)는 상기 공통 전극(270)과 평행하게 엇갈리고, 상기 제 2 화소 전극 수평부(290a)와 보호막(255)을 사이에 두고 수직 교차하도록 구성함으로써, 상기 제 1 화소 전극 수직부(260b)및 제 2 화소 전극 수평부(290a)와 공통 전극(270)이 바둑판 형상을 이루도록 화소 설계하는 것을 특징으로 한다.In this case, the first pixel electrode
이상으로, 전술한 공정을 통해 본 발명의 제 2 실시예에 따른 횡전계 방식 액정표시장치용 어레이 기판을 제작할 수 있다.As described above, the array substrate for the transverse electric field type liquid crystal display device according to the second embodiment of the present invention can be manufactured through the above-described process.
따라서, 본 발명에서는 공통 전극 또는 화소 전극을 분리 구동하고, 화소를 바둑판 형상으로 설계하여 각 전압에 따른 전기장의 세기를 제어하는 것을 통해 액정의 배열도를 향상하여 대비비를 개선할 수 있다.Therefore, in the present invention, the common electrode or the pixel electrode is separately driven, and the pixel is designed in a checkerboard shape to control the intensity of the electric field according to each voltage, thereby improving the arrangement ratio of the liquid crystal, thereby improving the contrast ratio.
본 발명은 공통 전극 또는 화소 전극을 분리 구동할 수 있도록 구성하고, 화소를 바둑판 형상으로 설계하여 각 신호 배선에 따른 전압을 제어하는 것을 통해 그 사이에 개재된 액정의 배열을 조절함으로써, 대비비의 개선을 통한 고화질을 구현하는 효과가 있다.The present invention is configured to separately drive the common electrode or the pixel electrode, and by adjusting the arrangement of the liquid crystal interposed therebetween by controlling the voltage according to each signal wiring by designing the pixel in a checkerboard shape, It is effective to realize high quality through improvement.
Claims (20)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070019020A KR101349946B1 (en) | 2007-02-26 | 2007-02-26 | An Array substrate of In-Plane Switching Mode Liquid Crystal Display Device and the method for fabricating thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070019020A KR101349946B1 (en) | 2007-02-26 | 2007-02-26 | An Array substrate of In-Plane Switching Mode Liquid Crystal Display Device and the method for fabricating thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20080079017A true KR20080079017A (en) | 2008-08-29 |
KR101349946B1 KR101349946B1 (en) | 2014-01-13 |
Family
ID=39880842
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070019020A KR101349946B1 (en) | 2007-02-26 | 2007-02-26 | An Array substrate of In-Plane Switching Mode Liquid Crystal Display Device and the method for fabricating thereof |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101349946B1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109164655A (en) * | 2018-09-28 | 2019-01-08 | 合肥鑫晟光电科技有限公司 | Array substrate, display device and its preparation and driving method, base plate preparation method |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3132483B2 (en) * | 1998-09-17 | 2001-02-05 | 日本電気株式会社 | In-plane switching LCD |
KR100566811B1 (en) * | 2000-04-19 | 2006-04-03 | 엘지.필립스 엘시디 주식회사 | In Plane Switching mode Liquid crystal display device |
KR101189143B1 (en) * | 2004-03-31 | 2012-10-10 | 엘지디스플레이 주식회사 | In-Plane Switching mode Liquid crystal display device |
JP2007033610A (en) | 2005-07-25 | 2007-02-08 | Casio Comput Co Ltd | Liquid crystal display element |
-
2007
- 2007-02-26 KR KR1020070019020A patent/KR101349946B1/en active IP Right Grant
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CN109164655B (en) * | 2018-09-28 | 2021-03-23 | 合肥鑫晟光电科技有限公司 | Array substrate, display device, manufacturing and driving methods of array substrate and display device, and substrate manufacturing method |
US11410586B2 (en) | 2018-09-28 | 2022-08-09 | Hefei Xinsheng Optoelectronics Technology Co., Ltd. | Array substrate and manufacturing method thereof, display device and driving method thereof and manufacturing method of display substrate |
Also Published As
Publication number | Publication date |
---|---|
KR101349946B1 (en) | 2014-01-13 |
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