KR20080076268A - Delay circuit structure using wordline boosting voltage and method for operating therefore - Google Patents

Delay circuit structure using wordline boosting voltage and method for operating therefore Download PDF

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KR20080076268A KR1020070015993A KR20070015993A KR20080076268A KR 20080076268 A KR20080076268 A KR 20080076268A KR 1020070015993 A KR1020070015993 A KR 1020070015993A KR 20070015993 A KR20070015993 A KR 20070015993A KR 20080076268 A KR20080076268 A KR 20080076268A
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Abstract

A delay circuit structure using a word line boosting voltage and an operation method thereof are provided to increase efficiency by increasing operation speed of a semiconductor memory device. According to a delay circuit structure using a word line boosting voltage as comprising a plurality of delay units, a control part(100) generates a first level voltage controlling a word line boosting voltage in a semiconductor memory device through voltage dividing. A power supply part(200) controls a second level voltage supplied to the delay unit by using the first level voltage. A delay unit part(300) is constituted with the plurality of delay units in a chain, and delays an inputted signal. The control part comprises a voltage divider connected between a word line boosting voltage port and a ground port.

Description

워드라인 승압전압을 이용한 딜레이회로 구조 및 동작방법 {Delay circuit structure using wordline boosting voltage and method for operating therefore}Delay circuit structure using wordline boosting voltage and method for operating therefore}

도 1은 종래기술에 따른 딜레이회로 구조도이고, 1 is a schematic diagram of a delay circuit according to the prior art,

도 2는 본 발명의 일 실시 예에 따른 딜레이 회로의 블록 다이어그램이고,2 is a block diagram of a delay circuit according to an embodiment of the present invention;

도 3은 도 2에 따른 딜레이회로 구조도이고,3 is a diagram illustrating a delay circuit according to FIG. 2;

도 4는 본 발명의 다른 실시 예에 따른 딜레이회로 구조도이고, 4 is a diagram illustrating a delay circuit according to another embodiment of the present invention;

도 5는 본 발명의 또 다른 실시 예에 따른 딜레이회로 구조도이다. 5 is a diagram illustrating a delay circuit according to another embodiment of the present invention.

*도면의 주요부분들에 대한 참조 부호들의 설명* * Description of reference signs for the main parts of the drawings *

100: 컨트롤부 200: 전원공급부100: control unit 200: power supply unit

300: 딜레이 유닛부 D100: 딜레이회로300: delay unit unit D100: delay circuit

NTR10: 엔모스 트랜지스터 IVT40: 인버터 NTR10: NMOS transistor IVT40: inverter

PTR40: 피모스 트랜지스터 NTR40: 엔모스 트랜지스터 PTR40: PMOS transistor NTR40: NMOS transistor

본 발명은 워드라인 승압전압을 이용한 딜레이회로 구조 및 동작방법에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치의 오동작을 줄일 수 있고, 동작속도를 높여 보다 높은 효율성 증대를 위한 워드라인 승압전압을 이용한 딜레이회로 구조 및 동작방법에 관한 것이다.The present invention relates to a delay circuit structure and an operation method using a word line boost voltage. More specifically, a delay using a word line boost voltage for reducing the malfunction of the semiconductor memory device and increasing the operation speed can be increased. It relates to a circuit structure and an operation method.

일반적으로, 반도체 메모리 장치는 다양한 종류의 소자들이 내장되어 있다. 상기 내장되는 다양한 종류의 소자들을 효율적으로 제어하기 위해, 반도체 메모리 장치는 외부에서 인가되는 전압레벨과 상이한 여러 가지 종류의 전압레벨들을 함께 사용하고 있다. In general, a semiconductor memory device includes various kinds of devices. In order to efficiently control the various types of devices embedded therein, the semiconductor memory device uses various types of voltage levels different from those applied from the outside.

이 중, 외부에서 인가되는 전압레벨보다 높은 레벨의 전압을 필요로 하는 경우가 있는데, 이를 위한 별도의 전압발생회로가 상기 반도체 메모리 장치 내에 구비된다. 이 때, 대표적인 회로가 승압전압 발생회로이다. 상기 승압전압 발생회로는 워드라인 인에이블을 위한 워드라인 승압전압을 발생하는 회로로써 반도체 메모리 장치 내에 대표적으로 사용된다. Among these, there is a case where a voltage higher than a voltage level applied from the outside is required, and a separate voltage generation circuit is provided in the semiconductor memory device. At this time, a representative circuit is a boosted voltage generation circuit. The boosted voltage generation circuit is typically used in a semiconductor memory device as a circuit for generating a wordline boosted voltage for word line enable.

디램을 예를 들면, 메모리 셀을 구성하는 액세스 트랜지스터의 게이트 부분이 워드라인과 연결될 때, 상기 워드라인의 인에이블을 위해서 상기 반도체 메모리 장치의 내부 또는 외부전압이 아닌 상기 내부전압의 전압레벨을 일정부분 끌어올린 승압전압이 이용된다. 왜냐하면, 상기 워드라인이 길어 저항이나 캐패시턴스(Capacitance) 로 인해 상기 워드라인의 인에이블 소요 시간이 길어질 수 있기 때문이다. 또한, 메모리 셀의 데이터의 리드(Read)시 상기 액세스 트랜지 스터의 문턱전압(Threshold voltage)의 영향없이 비트라인으로 데이터가 디벨롭(develop)되거나, 데이터의 라이트(Write)시 메모리 셀의 데이터 저장 커패시터로 상기 액세스 트랜지스터의 문턱전압의 영향없이 전송하기 위함이다. For example, when a gate portion of an access transistor constituting a memory cell is connected to a word line, a DRAM may set a voltage level of the internal voltage, not an internal or external voltage of the semiconductor memory device, to enable the word line. A partially boosted voltage is used. This is because the length of the word line may be long, and thus the time required for enabling the word line may be increased due to resistance or capacitance. In addition, when the data of the memory cell is read, the data is developed to a bit line without the influence of the threshold voltage of the access transistor, or when the data is written, the data of the memory cell. This is for transmitting to the storage capacitor without the influence of the threshold voltage of the access transistor.

이와 같이 상기 워드라인에 높은 레벨의 전압이 인가되면, 상기 워드라인 인에이블 시간이 단축되어 상기 워드라인 인에이블 동작 수행 후, 연속적으로 수행되는 비트라인 센싱 인에이블 동작시간 또한 단축된다. As such, when a high level voltage is applied to the word line, the word line enable time is shortened, and the bit line sensing enable operation time which is continuously performed after the word line enable operation is also shortened.

결과적으로, 상기 워드라인 승압전압이 높아지게 되면 상기 워드라인 인에이블부터 비트라인 센싱 인에이블까지의 소요시간을 줄일 수 있게 되므로, 상기 비트라인 센싱(Bit Line Sensing) 딜레이회로의 딜레이 값이 자동적으로 줄어들게 된다.As a result, when the word line boost voltage is increased, the time required from the word line enable to the bit line sensing enable can be reduced, so that the delay value of the bit line sensing delay circuit is automatically reduced. do.

따라서 상기 워드라인 승압전압에 높은 레벨의 전압이 인가됨에 따라, 상기 딜레이회로의 딜레이 값 또한 유동적으로 변화되어야 할 필요가 있다. Therefore, as a high level voltage is applied to the word line boost voltage, the delay value of the delay circuit needs to be changed flexibly.

특히, 상기 워드라인 승압전압에 높은 레벨의 전압 인가 시, 반도체 메모리 장치의 외부 환경 등에 의해, 변동폭이 큰 워드라인 승압전압이 인가될 수 있다. 이 때에도 상기 워드라인 승압전압의 변동폭에 연동하여 상기 딜레이회로의 딜레이 값 역시 상술한 바처럼 유동적으로 변화되어야 한다. In particular, when a high level voltage is applied to the word line boost voltage, a word line boost voltage having a large fluctuation range may be applied due to an external environment of the semiconductor memory device. In this case, the delay value of the delay circuit should also be changed in fluid as described above in conjunction with the fluctuation range of the word line boost voltage.

하지만 종래의 딜레이회로를 살펴보면, 상기 워드라인 승압전압이 변동함에 따라, 상기 딜레이회로에서 발생되는 딜레이 값은 유동적으로 변화되지 않는다. However, referring to the conventional delay circuit, as the word line voltage rises, the delay value generated in the delay circuit does not change fluidly.

상기 종래의 딜레이회로의 구조를 살펴보면 다음과 같다. Looking at the structure of the conventional delay circuit as follows.

도 1은 종래기술에 따른 딜레이회로 구조도이다. 1 is a structural diagram of a delay circuit according to the prior art.

도 1에 도시된 바와 같이, 상기 딜레이회로(D10)는 다수의 인버터(10)들을 시리즈로 연결하여 구비되는 구조로 이루어져 있다. 다수의 상기 인버터(10)들을 통해 입력신호의 출력을 지연시키는 역할로 상기 딜레이 회로(D10)가 사용되고 있다.As shown in FIG. 1, the delay circuit D10 has a structure in which a plurality of inverters 10 are connected in series. The delay circuit D10 is used to delay the output of the input signal through the plurality of inverters 10.

하지만 상기 딜레이회로(D10)는 상기 워드라인 승압전압과 연동되지 않으므로, 상기 워드라인 승압전압이 높은 레벨의 전압으로 인가됨에 따라 상기 딜레이회로(D10)에서 발생되는 딜레이 값은 변화되지 않는다. However, since the delay circuit D10 is not interlocked with the word line boost voltage, the delay value generated by the delay circuit D10 does not change as the word line boost voltage is applied at a high level.

또는 상기 워드라인 승압전압에 변동폭이 큰 레벨전압이 인가 시에도 상기 워드라인 승압전압의 변동폭에 연동하여 상기 딜레이회로의 딜레이 값 역시 상술한 바처럼 유동적으로 변화되지 않는다. Alternatively, even when a level voltage having a large fluctuation range is applied to the word line boost voltage, the delay value of the delay circuit does not change fluidly as described above in conjunction with the fluctuation range of the word line boost voltage.

즉, 상기 워드라인 승압전압에 높은 레벨의 전압이 인가되거나, 변동폭이 큰 레벨의 전압이 인가됨에 따라 상기 딜레이회로의 딜레이 값이 유동적으로 변화하지 않음으로 인해, 상기 반도체 메모리 장치가 오동작을 일으키게 된다.In other words, the delay value of the delay circuit does not change dynamically when a high level voltage is applied to the word line boost voltage or a voltage having a large fluctuation range is applied, thereby causing the semiconductor memory device to malfunction. .

따라서 상기 반도체 메모리 장치에 인가되는 상기 워드라인 승압전압레벨의 변동폭을 줄이고, 상기 워드라인 승압전압레벨에 따라 유동적으로 딜레이 값을 변화시켜 상기 반도체 메모리 장치에 유리하게 조절하는 방안이 필요하게 되었다. Accordingly, there is a need for a method of reducing the fluctuation of the word line boost voltage level applied to the semiconductor memory device and controlling the delay value in a flexible manner according to the word line boost voltage level.

따라서 본 발명의 목적은 상술한 바와 같은 종래기술의 문제점을 극복할 수 있는 워드라인 승압전압을 이용한 딜레이회로 구조 및 동작방법을 제공하는 데 있 다. Accordingly, an object of the present invention is to provide a delay circuit structure and operation method using a word line boost voltage that can overcome the problems of the prior art as described above.

본 발명의 다른 목적은 반도체 메모리 장치의 오동작을 줄이는 워드라인 승압전압을 이용한 딜레이회로 구조 및 동작방법을 제공하는 데 있다. Another object of the present invention is to provide a delay circuit structure and operation method using a word line boost voltage to reduce the malfunction of a semiconductor memory device.

본 발명의 또 다른 목적은 반도체 메모리 장치의 동작속도를 높여 효율성을 증대 시키는 워드라인 승압전압을 이용한 딜레이회로 구조 및 동작방법을 제공하는 데 있다. It is still another object of the present invention to provide a delay circuit structure and an operation method using a word line boost voltage for increasing efficiency by increasing an operation speed of a semiconductor memory device.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른, 워드라인 승압전압을 이용한 딜레이회로 구조는 복수개의 딜레이 유닛들이 체인 형태로 구비된다. According to an aspect of the present invention for achieving some of the above technical problems, according to the present invention, the delay circuit structure using the word line boost voltage is provided with a plurality of delay units in the form of a chain.

반도체 메모리 장치 내 워드라인 승압전압을 전압분배를 통해 컨트롤한 제1레벨전압을 발생하는 컨트롤부와 상기 제1레벨전압을 이용하여 상기 딜레이 유닛의 전원으로 공급되는 제2레벨전압을 컨트롤하는 전원공급부와 상기 복수개의 딜레이 유닛들이 체인 형태로 구성되며, 입력되는 신호를 일정 딜레이 후 출력하는 딜레이 유닛부를 구비한다. 상기 컨트롤부는 상기 워드라인 승압전압단자와 접지전원단자 사이에 연결되는 전압분배기를 구비한다. 상기 전원공급부는 상기 반도체 메모리 장치의 내부전원전압 단자와 상기 딜레이 유닛들 각각에 연결되는 복수의 컨트롤 유닛들을 구비한다. 상기 딜레이 유닛들 각각은 상기 컨트롤 유닛들 각각을 통하여 전원을 공급받는 인버터들임을 특징으로 한다. 상기 딜레이회로 구조는 상기 제1레벨전압에 의해 컨트롤 되지 않고, 상기 반도체 메모리 장치의 내부전원전압을 전원으로 하며 상기 딜레이 유닛들과 체인형태로 구성되는 복수개의 인버터들을 더 구 비한다. 상기 딜레이회로 구조는 상기 딜레이 유닛들에서 출력된 딜레이신호가 상기 제2레벨전압보다 낮은 레벨의 전압을 가질 때 상기 딜레이 신호의 레벨을 변동시키는 레벨 시프터를 더 구비한다. A control unit for generating a first level voltage in which the word line step-up voltage in the semiconductor memory device is controlled through voltage distribution and a power supply unit for controlling a second level voltage supplied to the delay unit using the first level voltage. And a plurality of delay units are configured in a chain form, and have a delay unit unit configured to output an input signal after a predetermined delay. The control unit includes a voltage divider connected between the word line boost voltage terminal and a ground power supply terminal. The power supply unit includes a plurality of control units connected to an internal power supply voltage terminal of the semiconductor memory device and each of the delay units. Each of the delay units may be inverters which are supplied with power through each of the control units. The delay circuit structure is not controlled by the first level voltage, and further includes a plurality of inverters which are configured as a power source and which are configured in chain form with the delay units. The delay circuit structure further includes a level shifter for varying the level of the delay signal when the delay signals output from the delay units have a voltage lower than the second level voltage.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 양상에 따라, 본 발명에 따른, 워드라인 승압전압을 이용한 딜레이회로 동작방법은 딜레이 유닛들이 체인 형태로 구비되는 딜레이회로 동작방법이다. 상기 딜레이 유닛들의 전원과 연동된 워드라인 승압전압에 의해, 상기 워드라인 승압전압의 변동에 따라 딜레이 값이 조절되는 것을 특징으로 한다. 상기 딜레이 값의 조절은, 상기 워드라인 승압전압이 전압 분배되어 제1레벨전압으로 생성되는 제1단계와 상기 제1레벨전압을 통하여 컨트롤되는 제2레벨전압을 생성하는 제2단계와 상기 제2레벨전압이 상기 딜레이 유닛들 각각에 전원으로 공급되는 제3단계와 상기 딜레이 유닛들이 동작하는 제4단계를 구비함을 특징으로 한다. 상기 딜레이 유닛들에서 출력되는 딜레이 신호의 레벨이 상기 제2레벨전압보다 낮을 때, 레벨 시프터를 동작시키는 단계를 더 구비함을 특징으로 한다. According to another aspect of the present invention for achieving some of the above technical problem, according to the present invention, a method of operating a delay circuit using a word line boost voltage is a delay circuit operating method in which delay units are provided in a chain form. The delay value may be adjusted according to the variation of the word line boost voltage by the word line boost voltage interlocked with the power of the delay units. The delay value may be adjusted by a first step in which the word line boost voltage is divided by a voltage to generate a first level voltage, and a second step of generating a second level voltage controlled through the first level voltage. And a fourth step in which a level voltage is supplied to each of the delay units as a power source, and a fourth step in which the delay units operate. And operating a level shifter when the level of the delay signal output from the delay units is lower than the second level voltage.

본 발명의 구성에 따르면, 반도체 메모리 장치의 오동작을 줄이고, 동작속도를 높여 효율성을 증대시킬 수 있다.According to the configuration of the present invention, the malfunction of the semiconductor memory device can be reduced, and the operation speed can be increased to increase the efficiency.

이하에서는 본 발명의 일 실시 예가, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없 이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings without any intention other than to provide a thorough understanding of the present invention to those skilled in the art.

도 2는 본 발명의 일 실시예에 따른 딜레이 회로구조의 블록 다이어그램이다. 2 is a block diagram of a delay circuit structure according to an embodiment of the present invention.

도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 딜레이회로 구조는 컨트롤부(100), 전원공급부(200), 및 딜레이 유닛부(300)를 구비한다.As shown in FIG. 2, a delay circuit structure according to an embodiment of the present invention includes a control unit 100, a power supply unit 200, and a delay unit unit 300.

상기 컨트롤부(100)는 반도체 메모리 장치에서 발생된 워드라인 승압전압(VPP)을 입력받고, 상기 컨트롤부(100)를 통해 컨트롤된 상기 워드라인 승압전압(이하, " 제1전압레벨"이라 한다.)이 전원공급부(200)로 인가된다. The control unit 100 receives the word line boost voltage VPP generated in the semiconductor memory device and controls the word line boost voltage (hereinafter, referred to as “first voltage level”) controlled by the control unit 100. .) Is applied to the power supply 200.

상기 전원공급부(200)는 외부전압(Vext)을 통해 전원공급을 받는다. 따라서 상기 인가된 제1전압레벨(V1)에 의해 상기 외부전압레벨(Vext)이 컨트롤된다. 이 때, 상기 컨트롤된 상기 외부전압레벨(이하, "제2레벨전압"이라 한다.)이 딜레이 유닛부(300)에 인가된다. 상기 외부전압레벨(Vext)은 상기 반도체 메모리 장치의 내부 전원전압(VDD)레벨을 가질 수 있다.The power supply unit 200 receives power through an external voltage Vext. Therefore, the external voltage level Vext is controlled by the applied first voltage level V1. At this time, the controlled external voltage level (hereinafter referred to as "second level voltage") is applied to the delay unit 300. The external voltage level Vext may have an internal power supply voltage VDD level of the semiconductor memory device.

상기 딜레이 유닛부(300)로 상기 제2레벨전압(V2)이 공급되고, 딜레이 신호가 입력된다. 따라서 상기 입력된 딜레이 신호가 상기 딜레이 유닛부(300)를 통해 일정딜레이 후 지연되어 출력됨으로써, 상기 워드라인 승압전압(VPP)에 연동하여 딜레이 값이 변화되는 워드라인 승압전압을 이용한 딜레이회로의 동작이 수행된다. The second level voltage V2 is supplied to the delay unit 300, and a delay signal is input. Therefore, since the input delay signal is delayed and output after the predetermined delay through the delay unit 300, an operation of a delay circuit using a word line boost voltage in which a delay value is changed in conjunction with the word line boost voltage VPP. This is done.

상기 딜레이회로를 좀 더 구체적으로 살펴보면 다음과 같다. Looking at the delay circuit in more detail as follows.

도 3는 도 2에 따른 딜레이회로 구조도이다. 3 is a diagram illustrating a delay circuit according to FIG. 2.

도 3에 도시된 바와 같이, 워드라인 승압전압을 이용한 딜레이회로 구조는 컨트롤부(100)와 상기 컨트롤부(100)에서 컨트롤된 전압을 인가받는 다수의 전원공급부(200)가 구비되고, 상기 전원공급부(200)와 딜레이 유닛부(300)가 체인 형태로 구비된다. As shown in FIG. 3, the delay circuit structure using the word line boost voltage includes a control unit 100 and a plurality of power supply units 200 to which the voltage controlled by the control unit 100 is applied. The supply unit 200 and the delay unit unit 300 are provided in a chain form.

상기 컨트롤부(100)는 반도체 메모리 장치 내 워드라인 전원공급을 위해 생성된 워드라인 승압전압(VPP)단자와 접지전원단자(GND) 사이에 구비된다. 이 때, 상기 컨트롤부(100)는 상기 워드라인 승압전압을 인가받아 저항들(R1, R2)을 통해 전압 분배하여 제1레벨전압을 생성한다. The control unit 100 is provided between the word line step-up voltage VPP terminal and the ground power terminal GND generated for the word line power supply in the semiconductor memory device. At this time, the control unit 100 receives the word line voltage boosted voltage and divides the voltage through the resistors R1 and R2 to generate a first level voltage.

상기 전원공급부(200)는 상기 컨트롤부(100)와 연결되어 상기 제1레벨전압에 의해 컨트롤되며, 외부전압(Vext)단자와 상기 딜레이 유닛부(300) 사이에 구비된다. 이 때 상기 전원공급부(200)는 다수의 엔모스 트랜지스터(NTR10)들을 구비한다. The power supply unit 200 is connected to the control unit 100 and controlled by the first level voltage, and is provided between an external voltage Vext terminal and the delay unit unit 300. In this case, the power supply unit 200 includes a plurality of NMOS transistors NTR10.

상기 딜레이 유닛부(300)는 상기 전원공급부(200)와 접지전원(GND)단자 사이에 구비된다. 이 때, 상기 딜레이 유닛부(300)는 다수의 인버터(IVT40)들을 구비한다.The delay unit 300 is provided between the power supply 200 and the ground power (GND) terminal. In this case, the delay unit 300 includes a plurality of inverters IVT40.

상기 전원공급부(200)의 엔모스 트랜지스터(NTR10)에 직렬연결로 딜레이 유닛부(300)의 인버터(IVT40)가 구비되어 상기 엔모스 트랜지스터(NTR10)의 소스(source) 부분과 상기 인버터(IVT40)를 구성하는 피모스 트랜지스터(PTR40)의 소스(source) 부분이 서로 연결된다. The inverter IVT40 of the delay unit 300 is connected to the NMOS transistor NTR10 of the power supply 200 in series so that a source portion of the NMOS transistor NTR10 and the inverter IVT40 are provided. Source portions of the PMOS transistor PTR40 constituting the P are connected to each other.

상기 워드라인 승압전압(VPP)을 이용한 딜레이회로 구조의 동작방법을 살펴보면 다음과 같다. 반도체 메모리 장치의 워드라인 전원공급을 위해서 상기 반도체 메모리 장치의 내부전원전압(VDD)레벨을 일정부분 끌어올린 상기 워드라인 승압전압(VPP)이 상기 딜레이회로(D100) 내 컨트롤부(100)에 공급된다. The operation method of the delay circuit structure using the word line boost voltage VPP is as follows. The word line step-up voltage VPP, which raises the internal power supply voltage VDD level of the semiconductor memory device, is supplied to the control unit 100 in the delay circuit D100 to supply word lines of the semiconductor memory device. do.

이 때, 상기 워드라인 승압전압(VPP)은 상기 반도체 메모리 장치의 외부환경 등에 의해, 실제로 변동하는 워드라인 승압전압(VPP)이 상기 컨트롤부(100)로 인가된다. 상기 인가된 워드라인 승압전압(VPP)은 상기 컨트롤부(100)의 저항들을 통해 전압 분배된다. 이 때, 상기 전압 분배된 상기 워드라인 승압전압(VPP)을 제1레벨전압이라 한다. In this case, the word line boost voltage VPP is applied to the control unit 100 due to the external environment of the semiconductor memory device. The applied word line boost voltage VPP is voltage-divided through the resistors of the control unit 100. In this case, the voltage-divided word line boosted voltage VPP is referred to as a first level voltage.

상기 제1전압레벨은 외부전압(Vext)단자와 접지전원(GND)단자 사이에 구비되는 전원공급부(200)로 인가된다. 상기 전원공급부(200)는 엔모스 트랜지스터(NTR10)를 구비하여, 상기 제1레벨전압이 상기 엔모스 트랜지스터(NTR10)의 게이트(Gate) 부분으로 인가된다. 상기 엔모스 트랜지스터(NTR10)의 드레인(Drain) 부분으로 외부전압(Vext)레벨이 공급전원으로 인가된다. The first voltage level is applied to the power supply unit 200 provided between the external voltage Vext terminal and the ground power supply GND terminal. The power supply unit 200 includes an NMOS transistor NTR10, and the first level voltage is applied to a gate portion of the NMOS transistor NTR10. The external voltage Vext level is applied to the drain portion of the NMOS transistor NTR10 as a supply power source.

따라서 상기 제1레벨전압에 의해 컨트롤되는 상기 엔모스 트랜지스터(NTR10)를 통해, 상기 외부전압(Vext)레벨이 상기 엔모스 트랜지스터(NTR10)의 소스(source) 부분으로 출력된다. 이를 "제2레벨전압"이라 한다.Therefore, the external voltage Vext level is output to the source portion of the NMOS transistor NTR10 through the NMOS transistor NTR10 controlled by the first level voltage. This is called a "second level voltage."

이 때, 상기 엔모스 트랜지스터(NTR10)의 소스 부분에서 출력된 외부전압(Vext)레벨은 상기 엔모스 트랜지스터(NTR10)의 문턱전압(Threshold voltage)에 의해, 원래 가진 상기 외부전압(Vext)레벨에서 상기 문턱전압(Threshold voltage)레벨만큼 낮아진 "제2레벨전압"으로 출력된다. At this time, the external voltage Vext level output from the source portion of the NMOS transistor NTR10 is set at the external voltage Vext level originally possessed by the threshold voltage of the NMOS transistor NTR10. It is output as a "second level voltage" lowered by the threshold voltage level.

상기 제2레벨전압은 상기 전원공급부(200)와 접지전원(GND)단자 사이에 구비 된 딜레이 유닛부(300)로 입력된다. 상기 딜레이 유닛부(300)는 인버터(IVT40)로 이루어지며, 상기 제2레벨전압은 상기 인버터(IVT40)를 구성하는 피모스 트랜지스터(PTR40)의 소스 부분으로 인가된다. 이 때, 상기 딜레이 유닛부(300)로 외부 신호가 입력된다. 상기 외부 신호는 상기 딜레이 유닛부(300)에서 일정 딜레이를 위해 입력되는 외부 입력신호이다. The second level voltage is input to the delay unit 300 provided between the power supply 200 and the ground power (GND) terminal. The delay unit 300 includes an inverter IVT40, and the second level voltage is applied to a source portion of the PMOS transistor PTR40 constituting the inverter IVT40. At this time, an external signal is input to the delay unit 300. The external signal is an external input signal input by the delay unit unit 300 for a predetermined delay.

예를 들어, 상기 외부 신호가 "0"인 경우, 상기 인버터(IVT40)의 엔모스 트랜지스터(NTR40)는 턴 오프(Turn off) 상태가 되고, 상기 피모스 트랜지스터(PTR40)는 턴 온(Turn on) 상태가 되면서 상기 피모스 트랜지스터(PTR40)의 소스 부분으로 인가된 제2레벨전압이 상기 인버터(IVT40)의 출력단으로 출력된다. For example, when the external signal is "0", the NMOS transistor NTR40 of the inverter IVT40 is turned off, and the PMOS transistor PTR40 is turned on. ) And the second level voltage applied to the source portion of the PMOS transistor PTR40 is output to the output terminal of the inverter IVT40.

또는 상기 외부 신호가 "1" 인 경우, 상기 인버터(IVT40)의 피모스 트랜지스터(PTR40)는 턴 오프(Turn off) 상태가 되고, 상기 엔모스 트랜지스터(NTR40)는 턴 온(Turn on) 상태가 되므로, 접지전원(GND)단자와 연결되어 상기 인버터(IVT40)의 출력단에서는 "0"이 출력된다. Alternatively, when the external signal is "1", the PMOS transistor PTR40 of the inverter IVT40 is turned off, and the NMOS transistor NTR40 is turned on. Therefore, "0" is output from the output terminal of the inverter IVT40 by being connected to the ground power supply GND terminal.

상기 인버터(IVT40)의 출력 딜레이 신호는 다음 인버터(IVT41)의 입력 딜레이 신호가 된다. The output delay signal of the inverter IVT40 becomes the input delay signal of the next inverter IVT41.

이하, 상기 다음 인버터(IVT41)에서도 이전 인버터(IVT40)에서 발생하는 동작들이 반복됨으로써, 상기 워드라인 승압전압(VPP)에 연동하여 상기 딜레이 신호를 일정시간 동안 딜레이(Delay) 시키는 동작을 수행하게 된다. Hereinafter, operations occurring in the previous inverter IVT40 are also repeated in the next inverter IVT41 to perform an operation of delaying the delay signal for a predetermined time in association with the word line boost voltage VPP. .

이 때, 변동폭이 큰 상기 워드라인 승압전압(VPP)이 상기 딜레이회로(D100)에 인가되는 경우도 발생한다. 이러한 경우, 상기 딜레이회로(D100)가 상기 워드라 인 승압전압(VPP)에 민감하게 반응하여 상기 딜레이회로(D100)에서 발생되는 딜레이 값의 변동폭 또한 커지게 되므로, 이를 줄이고자 상기 딜레이회로(D100)에 이어 제2딜레이회로를 추가로 구비할 수 있다. 이 때, 상기 제2딜레이회로의 일부를 종래의 딜레이회로로 대체할 수 있다.At this time, the word line boost voltage VPP having a large fluctuation range may be applied to the delay circuit D100. In this case, since the delay circuit D100 reacts sensitively to the word line voltage boosted voltage VPP, the variation range of the delay value generated in the delay circuit D100 also increases, so that the delay circuit D100 may be reduced. ) May further include a second delay circuit. In this case, a part of the second delay circuit may be replaced with a conventional delay circuit.

도 4는 본 발명의 다른 실시 예에 따른 딜레이 회로 구조도이다. 4 is a diagram illustrating a delay circuit according to another embodiment of the present invention.

도 4에 도시된 바와 같이, 상기 딜레이회로 구조는 도 3에서 상술한 제1딜레이회로(D200)에 다른 제2딜레이회로(D250)를 추가로 구비하거나, 도 3의 상기 제1딜레이회로(D200)의 일부를 상기 제2딜레이회로(D250)와 같은 종래의 딜레이회로로 대체하여 구성될 수 있다.As shown in FIG. 4, the delay circuit structure may further include another second delay circuit D250 in addition to the first delay circuit D200 described with reference to FIG. 3, or the first delay circuit D200 of FIG. 3. ) May be replaced with a conventional delay circuit such as the second delay circuit D250.

상기 워드라인 승압전압(VPP)을 이용한 딜레이회로 구조는 컨트롤부(110)와 상기 컨트롤부(110)에서 컨트롤된 전압을 인가받는 다수의 전원공급부(210)가 구비되고, 상기 전원공급부(210)와 딜레이 유닛부(310)가 체인 형태로 구비된다. The delay circuit structure using the word line boost voltage VPP includes a control unit 110 and a plurality of power supply units 210 to which the voltage controlled by the control unit 110 is applied, and the power supply unit 210. Delay unit unit 310 is provided in a chain form.

상기 컨트롤부(110)는 반도체 메모리 장치 내 워드라인 전원공급을 위해 생성된 워드라인 승압전압(VPP)단자와 접지전원(GND)단자 사이에 구비된다. 이 때, 상기 컨트롤부(110)는 직렬로 연결된 저항들(R11, R12)로 구비된다. The control unit 110 is provided between the word line step-up voltage VPP terminal and the ground power supply GND terminal generated for the word line power supply in the semiconductor memory device. At this time, the control unit 110 is provided with resistors R11 and R12 connected in series.

상기 전원공급부(210)는 상기 컨트롤부(110)와 연결되어 외부전압(Vext)단자와 접지전원(GND)단자 사이에 구비된다. 이 때 상기 전원공급부(210)는 복수개의 컨트롤 유닛으로 구비되는데 예를 들어, 엔모스 트랜지스터(NTR20)들로 구비될 수 있다. The power supply unit 210 is connected to the control unit 110 is provided between the external voltage (Vext) terminal and the ground power (GND) terminal. In this case, the power supply unit 210 may include a plurality of control units, for example, NMOS transistors NTR20.

상기 딜레이 유닛부(310)는 상기 전원공급부(210)와 접지전원(GND)단자 사이 에 구비된다. 이 때, 상기 딜레이 유닛부(310)는 다수의 인버터(IVT50)들로 구비된다.The delay unit 310 is provided between the power supply 210 and the ground power (GND) terminal. At this time, the delay unit unit 310 is provided with a plurality of inverters (IVT50).

상기 제1딜레이회로(D200) 구조에 추가되는 상기 제2딜레이회로(D250) 구조는 상기 딜레이 유닛부(310)에 연속하여 상기 딜레이 유닛부(310)의 출력신호를 다시 입력받아 이를 출력하는 복수 개의 인버터(410)들이 체인 형태로 구비된다. The second delay circuit (D250) structure added to the first delay circuit (D200) structure may receive a plurality of output signals from the delay unit unit 310 in succession to the delay unit unit 310 and output the same. Inverters 410 are provided in a chain form.

이 때, 상기 제2딜레이회로(D250)는 상기 외부전압레벨(Vext)을 공급전원으로 사용한다.In this case, the second delay circuit D250 uses the external voltage level Vext as a power supply.

도 4에 따른 딜레이회로의 동작방법을 살펴보면 다음과 같다. Looking at the operation method of the delay circuit according to Figure 4 as follows.

상기 컨트롤부(110)는 반도체 메모리 장치 내에서 워드라인 인에이블(Enable)을 위해 생성된 워드라인 승압전압(VPP)을 인가받아 이를 전압 분배한다. 상기 전압 분배된 워드라인 승압전압(이하, "제1레벨전압"이라 한다.)이 상기 컨트롤부(110)와 연결된 전원공급부(210)로 인가된다. The control unit 110 receives a word line boost voltage VPP generated for word line enable in the semiconductor memory device and divides the voltage. The voltage-divided word line boost voltage (hereinafter, referred to as a “first level voltage”) is applied to the power supply unit 210 connected to the control unit 110.

상기 전원공급부(210)는 상기 전원공급부(210)의 공급전원으로 사용되는 외부전압(Vext)레벨을 인가받는다. 즉, 상기 전원공급부(210)로 구비되는 엔모스 트랜지스터(NTR20)의 게이트(Gate) 부분에 상기 제1레벨전압이, 드레인(Drain) 부분에 상기 외부전압(Vext)레벨이 각각 인가된다. The power supply unit 210 receives an external voltage Vext level used as a supply power supply of the power supply unit 210. That is, the first level voltage is applied to the gate portion of the NMOS transistor NTR20 of the power supply unit 210, and the external voltage Vext level is applied to the drain portion.

상기 제1레벨전압에 의해 상기 엔모스 트랜지스터(NTR20)가 턴 온(Turn on) 상태가 되면서 상기 외부전압(Vext)레벨이 상기 엔모스 트랜지스터(NTR20)의 소스(Source) 부분을 통해 출력된다. 이 때, 상기 엔모스 트랜지스터(NTR20)가 갖는 문턱전압(Threshold Voltage)으로 인해 상기 공급된 외부전압(Vext)레벨 보다 문턱 전압레벨 만큼 낮은 레벨의 전압이 출력된다. 상기 엔모스 트랜지스터(NTR20)의 소스 부분으로 출력된 전압을 이하 "제2레벨전압"이라 한다. The NMOS transistor NTR20 is turned on by the first level voltage, and the external voltage Vext level is output through the source portion of the NMOS transistor NTR20. At this time, a voltage having a level lower than the supplied external voltage Vext level is output by the threshold voltage of the NMOS transistor NTR20. The voltage output to the source portion of the NMOS transistor NTR20 is hereinafter referred to as a "second level voltage".

상기 제2레벨전압은 다시 상기 전원공급부(210)와 접지전원(GND)단자 사이에 구비되는 딜레이 유닛부(310)로 공급된다. 상기 딜레이 유닛부(310)는 복수개의 인버터(IVT50)들로 구비되어, 상기 제2레벨전압은 첫 번째 상기 인버터(IVT50)의 피모스 트랜지스터(PTR50)로 인가된다. 이 때, 상기 제2레벨전압은 상기 피모스 트랜지스터(PTR50)의 소스 부분으로 인가되고, 딜레이 신호가 상기 인버터(IVT50)의 게이트 부분으로 입력된다. The second level voltage is again supplied to the delay unit 310 provided between the power supply 210 and the ground power (GND) terminal. The delay unit 310 is provided with a plurality of inverters IVT50, and the second level voltage is applied to the PMOS transistor PTR50 of the first inverter IVT50. In this case, the second level voltage is applied to the source portion of the PMOS transistor PTR50, and a delay signal is input to the gate portion of the inverter IVT50.

예를 들어, 상기 외부 신호가"0"인 상태가 상기 인버터(IVT50)으로 입력되는 경우, 상기 인버터(IVT50)로 구비되는 피모스 트랜지스터(PTR50)와 접지전원(GND)단자 사이에 병렬로 구비되는 엔모스 트랜지스터(NTR50)는 턴 오프(Turn on) 상태가 된다. For example, when the state in which the external signal is "0" is input to the inverter IVT50, the external signal is provided in parallel between the PMOS transistor PTR50 and the ground power supply GND terminal provided in the inverter IVT50. The NMOS transistor NTR50 to be turned is turned on.

한편, 상기 인버터(IVT50)로 구비되어 상기 제2레벨전압을 인가받은 피모스 트랜지스터(PTR50)는 턴 온(Turn on) 상태가 되어, 상기 제2레벨전압과 연결된다. 따라서 상기 제2레벨전압이 상기 인버터(IVT50)의 출력단을 통해 출력된다. On the other hand, the PMOS transistor PTR50, which is provided as the inverter IVT50 and receives the second level voltage, is turned on and is connected to the second level voltage. Therefore, the second level voltage is output through the output terminal of the inverter IVT50.

이 때, 상기 인버터(IVT50)의 출력단을 "노드(Node) A"라고 할 때, 상기 노드 A의 상태가 다음 인버터(IVT51)의 입력단을 통해 입력된다. At this time, when the output terminal of the inverter IVT50 is referred to as "node A", the state of the node A is input through the input terminal of the next inverter IVT51.

상술한 동작에 연속하여, 상기 전원공급부(210)와 딜레이 유닛부(310)의 두 번째 동작이 수행된다. 상술한 바와 같이, 상기 제1레벨전압과 외부전압(Vext)레벨에 의해, 제2레벨전압이 상기 전원공급부(210)를 통해 생성된다. Continuously, the second operation of the power supply unit 210 and the delay unit unit 310 is performed. As described above, the second level voltage is generated through the power supply unit 210 by the first level voltage and the external voltage Vext level.

상기 제2레벨전압은 다시 상기 딜레이 유닛부(310)로 인가된다. 상기 제2레벨전압은 상기 딜레이 유닛부(310)를 구성하는 인버터(IVT51)의 피모스 트랜지스터(PTR51)로 인가된다. 이 때, 이전 인버터(IVT50)에서 출력된 신호 즉, 노드 A의 상태가 상기 다음 인버터(IVT51)의 게이트 부분으로 인가된다. The second level voltage is applied to the delay unit 310 again. The second level voltage is applied to the PMOS transistor PTR51 of the inverter IVT51 constituting the delay unit 310. At this time, the signal output from the previous inverter IVT50, that is, the state of the node A, is applied to the gate portion of the next inverter IVT51.

예를 들어, 상기 노드 A의 상태가 "1"인 경우, 상기 인버터(IVT51)의 피모스 트랜지스터(PTR51)는 턴 오프(Turn off) 상태가 되고, 상기 인버터(IVT51)의 엔모스 트랜지스터(NTR51)는 턴 온(Turn off) 상태가 되어, 상기 접지전원(GND)단자와 연결된다. 이로써, 상기 인버터(IVT51)의 출력단은 "0"이 출력된다. For example, when the state of the node A is "1", the PMOS transistor PTR51 of the inverter IVT51 is turned off, and the NMOS transistor NTR51 of the inverter IVT51 is turned off. ) Is turned off and is connected to the ground power supply (GND) terminal. As a result, "0" is output to the output terminal of the inverter IVT51.

이와 같이, 상기 딜레이회로는 제1딜레이회로(D200)를 통해, 상기 워드라인 승압전압(VPP)에 연동하여 상기 딜레이 신호를 딜레이 시킨 후, 다시 제2딜레이회로(D250)로 입력된다. As described above, the delay circuit is delayed in response to the word line boost voltage VPP through the first delay circuit D200 and then input to the second delay circuit D250.

상기 제2딜레이회로(D250)는 복수개의 인버터(410)들로 구비된다. 상기 외부전압(Vext)레벨을 공급전원으로 사용하고, 상기 컨트롤부(110) 즉, 상기 워드라인 승압전압(VPP)과 연결되지 않는다. 따라서 큰 변동폭의 상기 워드라인 승압전압(VPP)이 상기 컨트롤부(110)에 인가되어도 상기 제2딜레이회로(250)에는 영향을 미치지 않는다. The second delay circuit D250 is provided with a plurality of inverters 410. The external voltage Vext level is used as a supply power source, and is not connected to the control unit 110, that is, the word line boost voltage VPP. Therefore, even if the word line boost voltage VPP having a large fluctuation range is applied to the control unit 110, the second delay circuit 250 is not affected.

즉, 상기 워드라인 승압전압(VPP)의 변동폭이 커짐에 따라 상기 딜레이회로에서 발생하는 딜레이 값이 변경되어야 한다. 이 때, 상기 딜레이회로는 상기 워드라인 승압전압(VPP)과 연결되는 제1딜레이회로(D200)와 상기 워드라인 승압전압(VPP)과 연결되지 않는 제2딜레이회로(D250)가 함께 구비되어, 상기 워드라인 승 압전원(VPP)의 변동폭에 맞춰 적절한 딜레이 값을 생성하게 된다. That is, the delay value generated in the delay circuit should be changed as the variation width of the word line boost voltage VPP increases. In this case, the delay circuit includes a first delay circuit D200 connected to the word line boost voltage VPP and a second delay circuit D250 not connected to the word line boost voltage VPP. An appropriate delay value is generated according to the fluctuation range of the word line boost power supply VPP.

도 4에 있어서, 상기 딜레이회로에 상기 딜레이 유닛부(310) 내 두 번째 인버터(IVT51)으로 입력되는 노드 A의 상태가 상기 인버터(IVT51)에 인가되는 제2레벨전압보다 낮을 경우에 동작하기 위해서, 상기 제1딜레이회로(D200)와 제2딜레이회로(D250) 사이에 레벨 시프터(Level Shifter)가 구비될 수 있다. In FIG. 4, in order to operate when the state of the node A input to the second inverter IVT51 in the delay unit unit 310 to the delay circuit is lower than the second level voltage applied to the inverter IVT51. A level shifter may be provided between the first delay circuit D200 and the second delay circuit D250.

도 5는 본 발명의 또 다른 실시 예에 따른 딜레이회로 구조도이다. 5 is a diagram illustrating a delay circuit according to another embodiment of the present invention.

도 5에 도시된 바와 같이, 상기 딜레이회로 구조는 상술한 제1딜레이회로(D300)와 제2딜레이회로(D350) 사이에 레벨 시프터(500)가 추가로 구비된다. 상기 레벨 시프터(500)란, 입력단에 인가되는 전압레벨을 출력단에서 일정 수준만큼의 전압레벨을 끌어 올리는 특징을 포함하는 회로이다. As shown in FIG. 5, the delay circuit structure further includes a level shifter 500 between the first delay circuit D300 and the second delay circuit D350. The level shifter 500 is a circuit including a voltage level applied to an input terminal to increase the voltage level by a predetermined level from the output terminal.

상기 워드라인 승압전압을 이용한 딜레이회로 구조는 컨트롤부(120)와 상기 워드라인 승압전압을 이용하여 컨트롤된 제1레벨전압을 전원으로 하는 제1딜레이 유닛들과 상기 제1레벨전압과 상관없이, 내부전원전압을 전원으로 사용하는 제2딜레이 유닛들을 체인 형태로 구성하는 딜레이 유닛부를 구비한다. The delay circuit structure using the word line boost voltage is independent of the first delay units using the first level voltage controlled using the control unit 120 and the word line boost voltage and the first level voltage. And a delay unit unit configured to form second delay units that use an internal power supply voltage as a chain.

상기 컨트롤부(120)는 반도체 메모리 장치 내 워드라인 전원공급을 위해 생성된 워드라인 승압전압(VPP)단자와 접지전원(GND)단자 사이에 구비된다. 이 때, 상기 컨트롤부(120)는 직렬로 연결된 저항들(R21, R22)로 구비된다. The control unit 120 is provided between the word line step-up voltage VPP terminal and the ground power supply GND terminal generated for the word line power supply in the semiconductor memory device. At this time, the control unit 120 is provided with resistors R21 and R22 connected in series.

상기 딜레이 유닛부의 제1딜레이 유닛들은 외부전압(Vext)단자와 접지전원(GND) 단자 사이에 상기 컨트롤부(120)와 연결되는 적어도 하나 이상의 엔모스 트랜지스터(NTR30)와 인버터(IVT60)가 체인형태로 구비된다. 상기 제2딜레이 유닛 들은 상기 컨트롤부(120)와 상관없이 적어도 하나 이상의 인버터(420)로 구비된다. In the first delay units of the delay unit, at least one NMOS transistor NTR30 and an inverter IVT60 connected to the control unit 120 are connected between an external voltage Vext terminal and a ground power supply terminal GND. It is provided with. The second delay units are provided as at least one inverter 420 regardless of the control unit 120.

이 때, 상기 제1딜레이 유닛들과 제2딜레이 유닛들 사이에 레벨시프터(500)가 구비된다. At this time, the level shifter 500 is provided between the first delay units and the second delay units.

또는, 상기 워드라인 승압전압을 이용한 딜레이회로 구조는 상기 제1딜레이 유닛들과 제2딜레이 유닛들이 혼합되어 구비될 수도 있다. Alternatively, the delay circuit structure using the word line boost voltage may include a mixture of the first delay units and the second delay units.

상기 도 5에 따른 딜레이회로 내 상기 제1딜레이 유닛들의 동작방법은 상술한 도 4에 따른 딜레이회로의 동작방법과 동일하므로 이를 생략한다. The operation method of the first delay units in the delay circuit of FIG. 5 is the same as the operation method of the delay circuit of FIG.

상기 제1딜레이 유닛들 중 첫 번째 제1딜레이 유닛의 출력단을 "노드(Node) B"라 한다. 상기 노드 B의 레벨이 상기 제1딜레이 유닛들 중 두 번째 제1딜레이 유닛의 엔모스 트랜지스터(NTR31)에서 출력되는 제1레벨전압보다 낮을 때, 상기 레벨 시프터(500)가 동작된다. The output terminal of the first first delay unit of the first delay units is referred to as a "node B". When the level of the node B is lower than the first level voltage output from the NMOS transistor NTR31 of the second first delay unit of the first delay units, the level shifter 500 is operated.

상기 레벨 시프터가 동작됨으로 인해, 상기 노드 B의 레벨이 일정 수준만큼 끌어 올려지고 나서, 엔모스 트랜지스터(NTR31)와 인버터(IVT61)로 구비되는 두 번째 제1딜레이 유닛의 입력단이 입력된다. As the level shifter is operated, the level of the node B is raised by a predetermined level, and then an input terminal of the second first delay unit provided with the NMOS transistor NTR31 and the inverter IVT61 is input.

이와 같은 방법을 통해 딜레이된 상기 딜레이 신호는 다시 제2딜레이 유닛으로 인가되어 추가 딜레이 동작이 수행된다. The delayed signal delayed through the above method is applied to the second delay unit to perform an additional delay operation.

즉, 상기 노드 B의 레벨이 상기 제2레벨전압보다 낮을 때, 전류누설(Current leakage)이 많이 발생할 수 있게 된다. 따라서 상기 레벨 시프터(500)를 동작시켜, 상기 제2레벨전압보다 상대적으로 낮은 레벨의 상기 노드 B의 상태를 일정 수준만큼 끌어올려 전류누설을 방지 및 최소화 시킨다. That is, when the level of the node B is lower than the second level voltage, a large amount of current leakage may occur. Therefore, the level shifter 500 is operated to raise and lower the state of the node B at a level lower than the second level voltage by a predetermined level to prevent and minimize current leakage.

결과적으로, 도 5에 따른 딜레이회로는 상기 제1딜레이 유닛과 제2딜레이 유닛에 의해 워드라인 승압전압에 연동하여 적절한 딜레이 값이 생성되고, 추가적으로 레벨 시프터가 동작됨에 따라 상기 딜레이회로에서 발생되는 전류누설을 방지 및 최소화 시킬 수 있다. As a result, in the delay circuit of FIG. 5, an appropriate delay value is generated by the first delay unit and the second delay unit in conjunction with a word line boost voltage, and additionally, a current generated in the delay circuit as the level shifter is operated. Leakage can be prevented and minimized.

따라서 상기 딜레이회로는 상기 워드라인 승압전압에 높은 레벨의 전압이 인가되거나, 변동폭이 큰 레벨의 전압이 상기 워드라인 승압전압에 인가되어도 모두 적용될 수 있다. Accordingly, the delay circuit may be applied even if a high level voltage is applied to the word line boost voltage or a voltage having a large variation range is applied to the word line boost voltage.

이 때, 상기 딜레이 유닛들은 인버터를 기본구조로 하고 있으나, 버퍼를 이용한 딜레이 유닛구조도 가능하고, 기타 딜레이를 위해 이용되는 모든 딜레이 유닛들이 포함될 수 있다. At this time, the delay units have an inverter as a basic structure, but a delay unit structure using a buffer is also possible, and all delay units used for other delays may be included.

상술한 바와 같이, 본 발명은 반도체 메모리 장치의 오동작을 줄이고, 효율성을 높일 수 있는 효과가 있다. As described above, the present invention has the effect of reducing the malfunction of the semiconductor memory device and increasing the efficiency.

상기한 실시 예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대 상기 인버터가 두개의 트랜지스터로 이루어진 기본 구조를 가지는 것만을 설명하고 있으나 상기 인버터는 동일한 동작을 수행하는 모든 등가회로를 포함할 수 있다. The description of the above embodiments is merely given by way of example with reference to the drawings for a more thorough understanding of the present invention, and should not be construed as limiting the present invention. In addition, it will be apparent to those skilled in the art that various changes and modifications can be made without departing from the basic principles of the present invention. For example, although the inverter has only a basic structure consisting of two transistors, the inverter may include all equivalent circuits that perform the same operation.

이상 설명한 바와 같이, 본 발명에 따르면, 반도체 메모리 장치의 워드라인 승압전압에 연동하여, 상기 워드라인 승압전압에 의해 컨트롤된 외부전압레벨이 상기 딜레이회로로 공급되므로, 높은 레벨전압이 상기 워드라인 승압전압에 인가될 시, 상기 딜레이 회로의 딜레이 값이 조절된다. 따라서 상기 반도체 메모리 장치의 오동작을 줄이고, 동작속도를 높여 효율성 증대를 기대 할 수 있다. As described above, according to the present invention, since the external voltage level controlled by the word line boost voltage is supplied to the delay circuit in conjunction with the word line boost voltage of the semiconductor memory device, a high level voltage is applied to the word line boost voltage. When applied to a voltage, the delay value of the delay circuit is adjusted. Therefore, it is possible to reduce the malfunction of the semiconductor memory device and increase the operation speed to increase efficiency.

Claims (11)

복수의 딜레이 유닛들을 구비하는 워드라인 승압전압을 이용한 딜레이회로 구조에 있어서,In a delay circuit structure using a word line step-up voltage having a plurality of delay units, 반도체 메모리 장치 내 워드라인 승압전압을 전압분배를 통해 컨트롤한 제1레벨전압을 발생하는 컨트롤부와;A control unit generating a first level voltage obtained by controlling the word line boost voltage in the semiconductor memory device through voltage distribution; 상기 제1레벨전압을 이용하여 상기 딜레이 유닛의 전원으로 공급되는 제2레벨전압을 컨트롤하는 전원공급부와;A power supply unit controlling a second level voltage supplied to the delay unit using the first level voltage; 상기 복수의 딜레이 유닛들이 체인 형태로 구성되며, 입력되는 신호를 일정 딜레이 후 출력하는 딜레이 유닛부를 구비함을 특징으로 하는 딜레이회로 구조. And a plurality of delay units are configured in a chain form and have a delay unit unit for outputting an input signal after a predetermined delay. 제1항에 있어서, The method of claim 1, 상기 컨트롤부는 상기 워드라인 승압전압단자와 접지단자 사이에 연결되는 전압분배기를 구비함을 특징으로 하는 딜레이회로 구조. And the control unit has a voltage divider connected between the word line boost voltage terminal and a ground terminal. 제1항에 있어서, The method of claim 1, 상기 전원공급부는 상기 반도체 메모리 장치의 내부전원전압 단자와 상기 딜레이 유닛들 각각에 연결되는 복수의 컨트롤 유닛들을 구비함을 특징으로 하는 딜 레이회로 구조. And the power supply unit includes a plurality of control units connected to the internal power supply voltage terminals of the semiconductor memory device and the delay units, respectively. 제3항에 있어서,The method of claim 3, 상기 딜레이 유닛들 각각은 상기 컨트롤 유닛들 각각을 통하여 전원을 공급받는 인버터들임을 특징으로 하는 딜레이회로 구조. Each of the delay units is an inverter supplied with power through each of the control units. 제1항 또는 제4항에 있어서, The method according to claim 1 or 4, 상기 딜레이회로 구조는 상기 제1레벨전압에 컨트롤됨이 없이 상기 반도체 메모리 장치의 내부전원전압을 전원으로 하며 상기 딜레이 유닛들과 체인형태로 구성되는 복수개의 인버터들을 더 구비함을 특징으로 하는 딜레이회로 구조.  The delay circuit structure may include a plurality of inverters configured to supply power to an internal power supply voltage of the semiconductor memory device without being controlled by the first level voltage and are configured in a chain form with the delay units. rescue. 제5항에 있어서,The method of claim 5, 상기 딜레이회로 구조는 상기 딜레이 유닛들에서 출력된 딜레이신호가 상기 제2레벨전압보다 낮은 레벨을 가질 때 상기 딜레이 신호의 레벨을 변동시키는 레벨 시프터를 더 구비함을 특징으로 하는 딜레이회로 구조. And the delay circuit structure further comprises a level shifter for varying the level of the delay signal when the delay signals output from the delay units have a lower level than the second level voltage. 복수의 딜레이 유닛들을 구비하는 워드라인 승압전압을 이용한 딜레이회로 구조에 있어서,In a delay circuit structure using a word line step-up voltage having a plurality of delay units, 반도체 메모리 장치 내 워드라인 승압전압을 전압분배를 통해 컨트롤한 제1레벨 전압을 발생하는 컨트롤부와;A controller configured to generate a first level voltage in which the word line boost voltage in the semiconductor memory device is controlled through voltage distribution; 상기 제1레벨전압에 의해 상기 반도체 메모리 장치의 내부전원전압을 컨트롤한 제2레벨전압을 전원으로 하는 적어도 하나의 제1딜레이 유닛과, 상기 제1레벨전압과는 관계없이 상기 내부전원전압을 전원으로 하는 적어도 하나의 제2딜레이 유닛을 체인형태로 구성한 딜레이 유닛부를 구비함을 특징으로 하는 딜레이 회로구조. At least one first delay unit using a second level voltage whose internal power supply voltage of the semiconductor memory device is controlled by the first level voltage, and the internal power supply voltage regardless of the first level voltage. And a delay unit comprising a chain structure of at least one second delay unit. 제7항에 있어서,The method of claim 7, wherein 상기 딜레이회로 구조는 상기 제1딜레이 유닛에서 출력된 딜레이신호가 상기 제2레벨전압보다 낮은 레벨을 가질 때 상기 딜레이 신호의 레벨을 변동시키는 레벨 시프터를 더 구비함을 특징으로 하는 딜레이회로 구조. And the delay circuit structure further comprises a level shifter for varying the level of the delay signal when the delay signal output from the first delay unit has a lower level than the second level voltage. 딜레이 유닛들이 체인 형태로 구성되는 딜레이회로 동작방법에 있어서:In a delay circuit operation method in which delay units are configured in a chain form: 상기 딜레이 유닛들의 전원과 연동된 워드라인 승압전압에 의해, 상기 워드라인 승압전압의 변동에 따라 딜레이 값이 조절되는 것을 특징으로 하는 딜레이회 로 동작방법. And a delay value adjusted according to a change in the word line boost voltage by a word line boost voltage interlocked with a power supply of the delay units. 제9항에 있어서, The method of claim 9, 상기 딜레이 값의 조절은, The adjustment of the delay value is, 상기 워드라인 승압전압이 전압 분배되어 제1레벨전압으로 생성되는 제1단계와;A first step of dividing the word line boost voltage into a first level voltage; 상기 제1레벨전압을 통하여 컨트롤되는 제2레벨전압을 생성하는 제2단계와;Generating a second level voltage controlled through the first level voltage; 상기 제2레벨전압이 상기 딜레이 유닛들 각각에 전원으로 공급되는 제3단계와;A third step of supplying the second level voltage to each of the delay units as a power source; 상기 딜레이 유닛들이 동작하는 제4단계를 구비함을 특징으로 하는 딜레이회로 동작방법.And a fourth step of operating the delay units. 제10항에 있어서, The method of claim 10, 상기 딜레이 유닛들에서 출력되는 딜레이 신호의 레벨이 상기 제2레벨전압보다 낮을 때, 레벨 시프터를 동작시키는 단계를 더 구비함을 특징으로 하는 딜레이회로 동작방법. And operating a level shifter when the level of the delay signal output from the delay units is lower than the second level voltage.
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