KR20080074611A - Semiconductor device - Google Patents
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Abstract
Description
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 퓨즈 회로도이다.1 is a fuse circuit diagram illustrating a semiconductor device according to example embodiments of the inventive concept.
도 2는 본 발명의 일실시예에 따른 반도체 장치의 퓨즈부를 설명하기 위한 레이아웃도이다.2 is a layout diagram illustrating a fuse unit of a semiconductor device according to an embodiment of the present invention.
도 3은 도 2의 AA'선을 따라 절단한 단면도이다.3 is a cross-sectional view taken along line AA ′ of FIG. 2.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 퓨즈부를 설명하기 위한 레이아웃도이다.4 is a layout diagram illustrating a fuse unit of a semiconductor device according to another embodiment of the present invention.
도 5는 도 4의 BB'선을 따라 절단한 단면도이다.FIG. 5 is a cross-sectional view taken along line BB ′ of FIG. 4.
(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
1: 퓨즈 회로 10: 반도체 기판1: fuse circuit 10: semiconductor substrate
20: 층간 절연막 30: 메탈간 절연막20: interlayer insulating film 30: intermetallic insulating film
FA: 퓨즈부 F1: 제1 퓨즈FA: Fuse part F1: First fuse
F2: 제2 퓨즈 C1, C2, C3: 컨택F2: second fuse C1, C2, C3: contact
본 발명은 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device.
반도체 회로에는 다양한 목적을 위한 퓨즈 회로가 사용된다. 예를 들면, 메모리 회로들은 일반적으로 메모리 리던던시를 구현하기 위해 퓨즈 회로를 사용한다. DRAM과 같은 메모리 소자는 수많은 메모리 셀로 구성되는데, 이 중 한 개의 셀에 결함이 발생하더라도 전체가 불량품으로 판정된다. 하지만, 소량의 셀에만 결함이 발생하는 경우에도 메모리 소자를 불량품으로 폐기한다면 수율면에 있어 비효율적이다. 따라서, 메모리 소자에 미리 설치해둔 리던던시 메모리 셀을 이용하여 불량셀을 대체함으로써 수율을 높일 수 있다.In semiconductor circuits, fuse circuits for various purposes are used. For example, memory circuits generally use fuse circuits to implement memory redundancy. Memory elements such as DRAMs are made up of numerous memory cells, all of which are determined to be defective even if one cell fails. However, even if only a small number of cells are defective, if the memory device is disposed of as defective, it is inefficient in terms of yield. Therefore, the yield can be improved by replacing the defective cells by using the redundant memory cells pre-installed in the memory device.
또한, 반도체에서 퓨즈 기술은 전자 칩 확인(electronic chip identification)을 수행하기 위해 사용될 수 있다. 칩 확인은 웨이퍼 및 웨이퍼에서 X/Y 좌표 위치(coordinate location)를 포함하는 각 칩의 자료를 확인하는 것으로, 그 결과 제조 업체는 임의의 집적 회로에 관련된 공정 데이터를 쉽게 검색할 수 있다.In addition, fuse technology in semiconductors can be used to perform electronic chip identification. Chip identification identifies data on each chip, including the X / Y coordinate location on the wafer and on the wafer, so that manufacturers can easily retrieve process data associated with any integrated circuit.
이와 같은 퓨즈 회로에는 레이저(laser)를 이용한 레이저 퓨즈 회로와 전압 인가에 따른 저항 소자의 특성을 이용한 이-퓨즈(Electrical Fuse, E-Fuse) 회로가 있다. 이중, 레이저 퓨즈 회로는 웨이퍼 레벨(wafer level)에서 레이저에 의해 퓨즈 소자가 블로잉(blowing, 이하에서는 '커팅'이라고도 함)되어 전기적으로 절연된다. 이-퓨즈 회로는 패키지 레벨(package level)에서 전기적인 바이어스, 예컨데 과전류에 의해 퓨즈 소자를 커팅되어 전기적으로 절연된다.Such fuse circuits include a laser fuse circuit using a laser and an electric fuse (E-Fuse) circuit using characteristics of a resistor according to voltage application. Among them, the laser fuse circuit is electrically insulated by blowing the fuse element (hereinafter also referred to as 'cutting') by the laser at the wafer level. The e-fuse circuit cuts and fuses the fuse element by electrical bias at package level, such as overcurrent.
이러한 종래의 반도체 장치는 레이저 퓨즈 회로 또는 이-퓨즈 회로 중 어느 하나만을 포함하므로, 웨이퍼 레벨 또는 패키지 레벨 중 어느 하나의 레벨에서만 퓨즈 소자를 커팅해야 한다.Since such a conventional semiconductor device includes only either a laser fuse circuit or an e-fuse circuit, the fuse device must be cut only at either the wafer level or the package level.
본 발명이 이루고자 하는 기술적 과제는 웨이퍼 레벨 및 패키지 레벨에서 커팅 가능한 퓨즈 회로를 포함하는 반도체 장치를 제공하는 것이다.An object of the present invention is to provide a semiconductor device including a fuse circuit that can be cut at the wafer level and at the package level.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. The technical problem of the present invention is not limited to the technical problem mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 반도체 장치는, 레이저에 의해 또는 전기적으로 커팅되는 퓨즈부 및 퓨즈 커팅 신호에 응답하여 퓨즈부와 그라운드를 커플링하여 전류패스를 형성하는 트랜지스터를 포함한다.A semiconductor device according to an aspect of the present invention for achieving the above technical problem is a transistor that is coupled to the fuse portion and ground by a fuse or electrically cut by a laser or electrically coupled to form a current path. Include.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따른 반도체 장치는, 전원 전압과 그라운드 사이에 형성되어 레이저에 의해 또는 전기적으로 커팅되는 퓨즈부로서, 반도체 기판과, 상기 반도체 기판 상에 형성된 제1 퓨즈와, 상기 반도체 기판 상에 형성된 제2 퓨즈와, 상기 제1 퓨즈와 상기 제2 퓨즈를 커플링하는 컨택을 포함하는 퓨즈부 및 퓨즈 커팅 신호에 응답하여 상기 퓨즈부와 그라운드를 커플링하여 전류패스를 형성하는 트랜지스터로서, 상기 전류패스는 상기 전원 전압, 상기 제2 퓨즈, 상기 컨택, 상기 제1 퓨즈 및 상기 그라운드가 순차적으로 이어져 형성된다.A semiconductor device according to another aspect of the present invention for achieving the above technical problem is a fuse portion formed between a power supply voltage and ground and cut by a laser or electrically, the semiconductor substrate and a first formed on the semiconductor substrate A fuse including a fuse, a second fuse formed on the semiconductor substrate, a contact coupling the first fuse and the second fuse, and a fuse cut to the ground in response to a fuse cutting signal to generate a current; A transistor forming a path, wherein the current path is formed by successively connecting the power supply voltage, the second fuse, the contact, the first fuse, and the ground.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and the drawings.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention, and the general knowledge in the art to which the present invention pertains. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. Thus, in some embodiments, well known process steps, well known device structures and well known techniques are not described in detail in order to avoid obscuring the present invention. Like reference numerals refer to like elements throughout.
소자(elements) 또는 층이 다른 소자 또는 층 "위(on)", "접속된(connected to)" 또는 "커플링된(coupled to)"이라고 지칭되는 것은 다른 소자 바로 위에, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)", "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. Elements or layers referred to as "on", "connected to" or "coupled to" other elements or layers are directly connected to other elements directly on top of the other elements. Or both coupled or intervening with other layers or other elements in between. On the other hand, when a device is referred to as "directly on", "directly connected to" or "directly coupled to", it means that it does not intervene with another device or layer in between. Indicates. Like reference numerals refer to like elements throughout.
비록 제1, 제2 등이 다양한 소자, 구성요소, 영역, 배선, 층 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소, 영역, 배선, 층 및/또는 섹션 들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소, 영역, 배선, 층 또는 섹션들을 다른 소자, 구성요소, 영역, 배선, 층 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소, 제1 영역, 제1 배선, 제1 층 또는 제1 섹션은 본 발명의 기술적 사상내에서 제2 소자, 제2 구성요소, 제2 영역, 제2 배선, 제2 층 또는 제2 섹션일 수도 있음은 물론이다. Although the first, second, etc. are used to describe various elements, components, regions, wirings, layers and / or sections, these elements, components, regions, wirings, layers and / or sections are defined by these terms. Of course, it is not limited. These terms are only used to distinguish one element, component, region, wiring, layer or section from another element, component, region, wiring, layer or section. Accordingly, the first element, the first component, the first region, the first wiring, the first layer, or the first section, which will be described below, may be referred to as the second element, the second component, or the second region within the spirit of the present invention. Of course, it may also be a second wiring, a second layer or a second section.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다. The spatially relative terms " below ", " beneath ", " lower ", " above ", " upper " It may be used to easily describe the correlation of a device or components with other devices or components. Spatially relative terms are to be understood as including terms in different directions of the device in use or operation in addition to the directions shown in the figures. For example, when flipping a device shown in the figure, a device described as "below" or "beneath" of another device may be placed "above" of another device. Thus, the exemplary term "below" can encompass both an orientation of above and below. The device can also be oriented in other directions, so that spatially relative terms can be interpreted according to orientation.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상 의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. In this specification, the singular also includes the plural unless specifically stated otherwise in the phrase. As used herein, “comprises” and / or “comprising” refers to a component, step, operation and / or element that is one or more of the other components, steps, operations and / or elements. It does not exclude existence or addition.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은한 이상적으로 또는 과도하게 해석되지 않는다. Unless otherwise defined, all terms used in the present specification (including technical and scientific terms) may be used in a sense that can be commonly understood by those skilled in the art. In addition, the terms defined in the commonly used dictionaries are not ideally or excessively interpreted unless they are specifically defined clearly.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. Embodiments described herein will be described with reference to cross-sectional views, which are ideal schematic diagrams of the invention. Accordingly, the shape of the exemplary diagram may be modified by manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention are not limited to the specific forms shown, but also include variations in forms generated by the manufacturing process. For example, the etched regions shown at right angles may be rounded or have a predetermined curvature. Accordingly, the regions illustrated in the figures have schematic attributes, and the shape of the regions illustrated in the figures is intended to illustrate a particular form of region of the device and not to limit the scope of the invention.
도 1을 참조하여 본 발명의 실시예들에 따른 반도체 장치를 설명한다. 도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 퓨즈 회로도이다.A semiconductor device according to example embodiments of the present invention will be described with reference to FIG. 1. 1 is a fuse circuit diagram illustrating a semiconductor device according to example embodiments of the inventive concept.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 장치의 퓨즈 회로(1)는 퓨즈부(FA)와, 전류패스를 형성하는 컷팅 드라이버 트랜지스터(MN1)를 포함한다. Referring to FIG. 1, a
퓨즈부(FA)는 레이저에 의해 또는 전기적으로 커팅된다. 이러한 퓨즈부(FA_1)는 전기적으로 커팅되는 제1 퓨즈(F1)와, 레이저에 의해 커팅되는 제2 퓨 즈(F2_1)를 포함하고, 제1 퓨즈(F1)와 제2 퓨즈(F2_1)는 직렬로 연결된다. 제1 퓨즈(F1)와 제2 퓨즈(F2)가 직렬로 연결되어 있으므로, 제1 퓨즈(F1)와 제2 퓨즈(F2)중 어느 하나가 커팅되면, 퓨즈부(FA)는 전기적으로 단락(open)된다.The fuse part FA is cut by the laser or electrically. The fuse part FA_1 includes a first fuse F1 electrically cut and a second fuse F2_1 cut by a laser, and the first fuse F1 and the second fuse F2_1 are in series. Leads to. Since the first fuse F1 and the second fuse F2 are connected in series, when any one of the first fuse F1 and the second fuse F2 is cut, the fuse unit FA is electrically shorted ( open).
먼저, 퓨즈부(FA)가 레이저에 의해 단락되는 경우를 설명한다. 웨이퍼 레벨에서 제2 퓨즈(F2)가 레이저에 의해 커팅됨으로써 퓨즈부(FA)가 전기적으로 단락될 수 있다. First, the case where the fuse part FA is short-circuited by a laser is demonstrated. Since the second fuse F2 is cut by the laser at the wafer level, the fuse part FA may be electrically shorted.
좀더 구체적으로 설명하면, 반도체 장치는, 주로 실리콘 재질의 기판 상에 설정된 회로 패턴을 반복적으로 형성하여, 집적회로를 갖는 셀(cell)들을 형성하는 페브리케이션(farication, FAB) 공정과, 셀들의 전기적 특성을 검사하는 검사 공정(electrical die sorting, EDS)과, 셀들이 형성된 기판을 칩(chip)단위로 패키징(packaging)하는 어셈블리(assembly)공정을 통해 제조된다. 이중, 검사 공정은 셀들을 검사하여 불량 셀을 선별하고 리페어가 가능한 셀들을 리페어 하는 리페어 공정을 포함하는데, 리페어 공정은, 불량 셀에 연결된 퓨즈를 레이저를 이용하여 커팅하고, 칩 내에 내장된 리던던시 셀(redundancy cell)과 대체시키는 공정이다. 즉, 퓨즈 회로가 불량 셀과 연결된 경우, 웨이퍼 레벨의 리페어 공정 단계에서 레이저에 의해, 제2 퓨즈(F2)가 커팅된다. More specifically, a semiconductor device may include a fabrication (FAB) process of repeatedly forming a circuit pattern set mainly on a silicon substrate to form cells having an integrated circuit, and It is manufactured through an inspection process for inspecting electrical characteristics (electrical die sorting, EDS) and an assembly process for packaging the substrate on which the cells are formed (chip). Among these, the inspection process includes a repair process that inspects cells to select defective cells and repairs repairable cells. The repair process includes cutting a fuse connected to the defective cells using a laser, and a redundancy cell embedded in the chip. It is a replacement process with redundancy cells That is, when the fuse circuit is connected to the defective cell, the second fuse F2 is cut by the laser in the wafer-level repair process step.
다음으로, 퓨즈부(FA)가 전기적으로 단락되는 경우를 설명한다. 패키지 레벨에서 불량 셀을 리던던시 셀로 대체시키기 위해 제1 퓨즈(F1)가 전기적으로 커팅됨으로써, 퓨즈부(FA)가 전기적으로 단락된다. Next, the case where the fuse part FA is electrically shorted is demonstrated. At the package level, the first fuse F1 is electrically cut to replace the defective cell with the redundancy cell, so that the fuse unit FA is electrically shorted.
좀더 구제척으로 설명하면, 먼저, 퓨즈부(FA)의 일단은 외부 전원 전압(Vcc) 에 연결되고, 퓨즈부(FA_1)의 타단은 컷팅 드라이버 트랜지스터(MN1)와 연결된다. 여기서 컷팅 드라이버 트랜지스터(MN1)는 퓨즈 커팅 신호(EFUSE_CUT)에 응답하여 퓨즈부(FA)의 타단과 그라운드를 커플링하는 전류패스를 형성한다.In more detail, first, one end of the fuse unit FA is connected to an external power supply voltage Vcc, and the other end of the fuse unit FA_1 is connected to the cutting driver transistor MN1. The cutting driver transistor MN1 forms a current path coupling the other end of the fuse part FA to ground in response to the fuse cutting signal EFUSE_CUT.
트랜지스터들(M1, M2, M3, M4)은 전류소모가 거의 없고 제1 노드(N1)와 제2 노드(N2)를 서로 반대의 상태로 만들어 주는상보형 래치(CL)(complementary latch)를 이루고 있다. 초기에 파워 업(power-up)시 제1 노드(N1)와 제2 노드(N2)의 상태는 각 노드의 기생 부하(parasitic loading)에 따라 임의의 상태가 된다.The transistors M1, M2, M3, and M4 form a complementary latch (CL) that has little current consumption and makes the first node N1 and the second node N2 opposite. have. In the initial stage of power-up, the state of the first node N1 and the second node N2 becomes an arbitrary state according to the parasitic loading of each node.
초기신호(INIT_SET)에 의해 제어되는 트랜지스터들(M5, M6)과 트랜지스터들(M3, M4)는 전류 감지증폭기를 구성한다. 초기신호(INIT_SET)로서 반도체 장치 내의 모드 레지스터 셋트(Mode Register Set, MRS)의 출력신호가 사용될 수 있다.The transistors M5 and M6 and the transistors M3 and M4 controlled by the initial signal INIT_SET constitute a current sensing amplifier. As an initial signal INIT_SET, an output signal of a mode register set (MRS) in a semiconductor device may be used.
한편 제1 노드(N1)와 제2 노드(N2)의 초기전압을 정해 주기 위해, 퓨즈부(FA)의 저항값보다 저항(R1)의 저항값이 크게 설정된다. 퓨즈부(FA)와 저항(R1) 간의 저항값 차이에 의해 미세한 전류차이가 발생되며 이에 따라 트랜지스터들(M5, M6, M3, M4) 에 의해 형성되는 전류 감지증폭기에 의해 미세한 전압차이가 제1 노드(N1)와 제2 노드(N2) 사이에 발생된다.Meanwhile, in order to determine initial voltages of the first node N1 and the second node N2, the resistance value of the resistor R1 is set larger than the resistance value of the fuse part FA. The minute current difference is generated by the difference in resistance between the fuse unit FA and the resistor R1. Accordingly, the minute voltage difference is caused by the current sensing amplifiers formed by the transistors M5, M6, M3, and M4. It is generated between the node N1 and the second node N2.
초기신호(INIT_SET)가 예컨데, 하이 레벨에서 로우 레벨로 천이하면, 트랜지스터들(M1, M2, M3, M4)에 의해 구성되는 상보형 래치(CL)가 제1 노드(N1)와 제2 노드(N2) 간의 미세한 전압 차이를 크게 한다.For example, when the initial signal INIT_SET transitions from the high level to the low level, the complementary latch CL constituted by the transistors M1, M2, M3, and M4 becomes the first node N1 and the second node ( Increase the minute voltage difference between N2).
다음에 컷팅 퓨즈 커팅 신호(EFUSE_CUT)가 하이 레벨로 천이하면 컷팅 드라이버 트랜지스터(MN1)가 턴온되어 순간적으로 많은 전류가 흐르게 되는데, 이때, 제2 퓨즈(F2)는 끊어지지 않지만 제1 퓨즈(F1)가 끊어지게 되며, 퓨즈부(FA)의 저항값이 저항(R1)의 저항값보다 커지게 된다.Next, when the cutting fuse cutting signal EFUSE_CUT transitions to a high level, the cutting driver transistor MN1 is turned on so that a large amount of current flows instantaneously. At this time, the second fuse F2 is not blown, but the first fuse F1 is cut. Is cut off, and the resistance value of the fuse part FA is greater than the resistance value of the resistor R1.
그 이후에 초기신호(INIT_SET)가 하이 레벨로 천이하면, 이때에 다시 상기 전류 감지증폭기가 동작하여 미세한 전압차이를 제1 노드(N1)와 제2 노드(N2) 사이에 발생시키고, 초기신호(INIT_SET)가 로우 레벨로 천이하면 상기 트랜지스터들(M1, M2, M3, M4)에 의해 형성되는 상기 상보형 래치(CL)에 의해 제1 노드(N1) 및 제2 노드(N2)의 전압은 퓨즈부(FA)를 컷팅하기 전의 전압과는 반대가 된다. 이로써, 상기 상보형 래치(CL)가 퓨즈부(FA)가 끊겼다는 정보를 래치하게 된다.After that, when the initial signal INIT_SET transitions to a high level, the current sensing amplifier is operated again to generate a minute voltage difference between the first node N1 and the second node N2, and the initial signal ( When INIT_SET transitions to a low level, the voltage of the first node N1 and the second node N2 is fused by the complementary latch CL formed by the transistors M1, M2, M3, and M4. It is opposite to the voltage before cutting the negative FA. As a result, the complementary latch CL latches information indicating that the fuse unit FA is blown.
이러한 동작을 통해, 퓨즈 회로가 불량 셀과 연결된 경우, 패키지 레벨에서 전기적으로 제2 퓨즈(F2)가 커팅된다.Through this operation, when the fuse circuit is connected to the defective cell, the second fuse F2 is electrically cut at the package level.
다시 말해서, 퓨즈 회로(1)가 불량 셀과 연결된 경우 리던던시 셀과 대체시키기 위해, 커팅되어야 한다. 불량 셀의 선별은 웨이퍼 레벨에서 이루어질 수 있고, 또는 패키지 레벨에서 이루어질 수 있다. 즉, 웨이퍼 레벨에서 불량 셀의 선별이 이루어진 경우, 레이저를 이용하여 퓨즈부(FA)를 커팅하고, 또는 웨이퍼 레벨에서 불량 셀로 선별되지 않고 패키지 레벨에서 블량 셀로 선별된 경우, 퓨즈부(FA)는 전기적으로 커팅된다. 따라서, 반도체 장치의 생산에 있어서, 불량률을 최소화할 수 있다.In other words, when the
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치를 좀더 구체적으로 설명한다.Hereinafter, a semiconductor device according to example embodiments will be described in more detail with reference to the accompanying drawings.
먼저 도 2 및 도 3을 참조하여 본 발명의 일 실시예에 따른 반도체 장치를 설명한다. 도 2는 본 발명의 일실시예에 따른 반도체 장치의 퓨즈부를 설명하기 위한 레이아웃도이고, 도 3은 도 2의 AA'선을 따라 절단한 단면도이다.First, a semiconductor device according to example embodiments of the present inventive concepts will be described with reference to FIGS. 2 and 3. 2 is a layout diagram illustrating a fuse unit of a semiconductor device according to an embodiment of the present invention, and FIG. 3 is a cross-sectional view taken along line AA ′ of FIG. 2.
도 2 및 도 3을 참조하면, 퓨즈부(FA_1)는 반도체 기판(10)과, 상기 반도체 기판(10) 상에 형성된 제1 퓨즈(F1)와, 상기 제1 퓨즈(F1) 상에 형성된 제1 퓨즈(F1)와, 상기 제1 퓨즈(F1)와 상기 제2 퓨즈(F2_1)를 커플링하는 컨택(C1)을 포함한다.2 and 3, the fuse part FA_1 includes a
좀더 구체적으로 설명하면, 반도체 기판(10) 상에 층간 절연막(20)이 형성된다. 여기서, 층간 절연막(20)으로는, FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG (Undoped Silicate Glass), BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced - Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma)막 등을 사용할 수 있다. 층간 절연막(20)은 CVD 계열의 방식을 이용하여 형성될 수 있다. 여기서, CVD 계열의 방식은 ALD(Atomic Layer Deposition), PEALD(Plasma Enhanced Atomic Layer Deposition), MOCVD(Metal Organic Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등을 포함한다.In more detail, the
층간 절연막(20) 상에는 제1 퓨즈(F1)가 형성된다. 제1 퓨즈(F1)는, 절단을 필요로 하는 일정 영역(CUT_F1)에 대해 그 폭을 줄인 형태로 형성된다. 제1 퓨즈(F1)에서 폭이 줄어든 영역(CUT_F1)은 타 영역에 비해 상대적으로 높은 저항값을 갖게 되며, 과전류가 흐르게 되면 열에 의해 퓨즈가 커팅된다. 여기서 제1 퓨즈(F1)의 일단은 컷팅 드라이버 트랜지스터(MN1)와 연결될 수 있다.The first fuse F1 is formed on the
제1 퓨즈(F1) 상에는 제1 퓨즈(F1)의 상면의 일부를 노출하는 컨택홀을 구비한 메탈간 절연막(30)이 형성된다. 여기서 메탈간 절연막(30)은 실리콘 산화막(SiOx), 예를 들어, FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG (Undoped Silicate Glass), BSG (Boro Silicate Glass), PSG (Phospho Silicate Glass), BPSG (BoroPhospho Silicate Glass), PE-TEOS(Plasma Enhanced - Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(high density plasma)일 수 있다. 컨택홀에는 제1 퓨즈(F1)와 제2 퓨즈(F2_1)를 커플링하는 컨택(C1)이 형성된다. 컨택(C1)으로 인해 제1 퓨즈(F1)와 제2 퓨즈(F2_1)가 직렬로 연결된다. 즉, 전류패스는 전원 전압(Vcc), 제2 퓨즈(F2_1), 컨택(C1), 제1 퓨즈(F1), 컷팅 드라이버 트랜지스터(MN1) 및 그라운드가 순차적으로 이어져 형성된다. 이때, 컨택(C1)은 컷팅 드라이버 트랜지스터(MN1)와 연결되는 제1 퓨즈(F1)의 일단과 반대편인 타단과 연결된다. An intermetallic insulating
컨택(C1) 및 제2 층간 절연막(20) 상에는 제2 퓨즈(F2_1)가 형성된다. 여기서 제2 퓨즈(F2_1)는 제1 퓨즈(F1)와 오버랩되도록 형성될 수 있다. 제2 퓨즈(F2_1)의 일정 영역(CUT_F2)이 레이저에 의해 커팅되는데, 커팅되는 일정 영역(CUT_F2)만을 외부로 노출시키는 개구부를 가진 패턴이 제2 퓨즈(F2_1) 상에 더 형성될 수도 있다. A second fuse F2_1 is formed on the contact C1 and the second
이러한 구조의 퓨즈부(FA_1)는, 2개의 퓨즈를 포함하여도 제1 퓨즈(F1) 및 제2 퓨즈(F2_1)가 적층되므로, 퓨즈부(FA_1)의 사이즈가 증가되지 않는다. 즉, 이러한 퓨즈부(FA_1)를 포함하는 반도체 장치는, 웨이퍼 레벨 및 패키지 레벨에서 리 페어가 가능해지고, 퓨즈부(FA_1)의 사이즈가 증가되지 않는다.In the fuse part FA_1 having such a structure, since the first fuse F1 and the second fuse F2_1 are stacked even if the fuse part FA_1 includes two fuses, the size of the fuse part FA_1 does not increase. In other words, in the semiconductor device including the fuse unit FA_1, repairing is possible at the wafer level and the package level, and the size of the fuse unit FA_1 is not increased.
도 4 및 도 5를 참조하여 본 발명의 다른 실시예에 따른 반도체 장치를 설명한다. 도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 퓨즈부를 설명하기 위한 레이아웃도이고, 도 5는 도 4의 BB'선을 따라 절단한 단면도이다. 도 2 및 도 3에 도시된 구성 요소와 동일한 기능을 하는 구성 요소에 대해서는 동일한 도면 부호를 사용하고, 설명의 편의상 해당 구성 요소의 상세한 설명은 생략한다.A semiconductor device according to another exemplary embodiment of the present invention will be described with reference to FIGS. 4 and 5. FIG. 4 is a layout diagram illustrating a fuse unit of a semiconductor device according to another exemplary embodiment. FIG. 5 is a cross-sectional view taken along line BB ′ of FIG. 4. The same reference numerals are used for components having the same functions as the components illustrated in FIGS. 2 and 3, and detailed descriptions of the components are omitted for convenience of description.
도 4 및 도 5를 참조하면, 이전 실시예와 달리 제1 퓨즈(F1)와 제2 퓨즈(F2_2)는 다수의 컨택(C2, C3)을 통해 커플링되며, 메탈층(ML)을 통해 제1 퓨즈(F1)와 커팅 드라이버 트랜지스터(MN1)가 커플링된다. 퓨즈부(FA_2)는 제1 퓨즈(F1)에 과전류를 제공하기 위해 다수의 컨택(C2, C3)을 포함할 수 있다.4 and 5, unlike the previous embodiment, the first fuse F1 and the second fuse F2_2 are coupled through a plurality of contacts C2 and C3 and are formed through the metal layer ML. The 1 fuse F1 and the cutting driver transistor MN1 are coupled. The fuse part FA_2 may include a plurality of contacts C2 and C3 to provide an overcurrent to the first fuse F1.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Although embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. I can understand that. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.
상기한 바와 같은 반도체 메모리 장치에 따르면, 퓨즈의 사이즈가 증가되지 않으면서도, 웨이퍼 레벨 및 패키지 레벨에서 리페어가 가능하도록 퓨즈가 레이저에 의해 또는 전기적으로 커팅되어, 반도체 메모리 장치의 불량률을 최소화할 수 있다.According to the semiconductor memory device as described above, the fuse is cut by the laser or electrically to enable repair at the wafer level and the package level without increasing the size of the fuse, thereby minimizing the defective rate of the semiconductor memory device. .
Claims (7)
Priority Applications (1)
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| KR1020070013953A KR20080074611A (en) | 2007-02-09 | 2007-02-09 | Semiconductor device |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101113790B1 (en) * | 2010-10-15 | 2012-02-27 | 주식회사 하이닉스반도체 | Fuse circuit and memory device including the same |
-
2007
- 2007-02-09 KR KR1020070013953A patent/KR20080074611A/en not_active Application Discontinuation
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| US8477521B2 (en) | 2010-10-15 | 2013-07-02 | Hynix Semiconductor Inc. | Fuse circuit and memory device including the same |
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