KR20080074590A - Flip chip packaging method using double layer type wafer level underfill and flip chip package and semiconductor device thereof - Google Patents

Flip chip packaging method using double layer type wafer level underfill and flip chip package and semiconductor device thereof Download PDF

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KR20080074590A
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서준모
김재훈
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Abstract

A flip chip packaging method using a double layer type wafer level underfill, a flip chip package manufactured by the same, and a semiconductor device are provided to improve the reliability of an electrical and mechanical interconnection by restraining the generation of delamination and crack. A double layer type underfill layer having a different hardening temperature is formed on a surface of a semiconductor wafer on which a solder bump pattern(S110) is formed. A B-stage process is performed on the underfill layer in order to harden one layer of the double layer having a hardening temperature relatively lower than that of the other layer of the double layer of the underfill layer(S120). The semiconductor wafer is diced in a chip unit(S130). The chip from the semiconductor wafer through the dicing process is arranged on a substrate so as to direct a surface of the underfill layer to a surface of the substrate(S140). A reflow process is performed at temperature that hardens all of the double layer of the underfill layer(S150).

Description

이중층 타입의 웨이퍼 레벨 언더필을 이용한 플립 칩 패키징 방법 및 그 플립 칩 패키지와 반도체 소자{Flip chip packaging method using double layer type wafer level underfill and flip chip package and semiconductor device thereof}Flip chip packaging method using double layer type wafer level underfill and flip chip package and semiconductor device

본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 후술하는 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.The following drawings attached to this specification are illustrative of preferred embodiments of the present invention, and together with the detailed description of the invention to serve to further understand the technical spirit of the present invention, the present invention is a matter described in such drawings It should not be construed as limited to

도 1은 본 발명의 바람직한 실시예에 따른 플립 칩 패키징 방법이 수행되는 과정을 도시하는 흐름도이다.1 is a flowchart illustrating a process of performing a flip chip packaging method according to a preferred embodiment of the present invention.

도 2는 본 발명에 따라 제공되는 반도체 소자인 반도체 웨이퍼 및 반도체 칩의 가공 공정을 단계별로 도시하는 공정도이다.2 is a process chart showing step by step a process of processing a semiconductor wafer and a semiconductor chip, which is a semiconductor device provided according to the present invention.

도 3은 본 발명에 따른 플립 칩 패키지의 구성을 도시하는 단면도이다.3 is a cross-sectional view showing the configuration of a flip chip package according to the present invention.

<도면의 주요 참조부호에 대한 설명><Description of main reference numerals in the drawings>

100...반도체 웨이퍼 102...솔더 범프 패턴100 ... semiconductor wafer 102 ... solder bump pattern

103...제1 언더필 레이어 104...제2 언더필 레이어103 ... First Underfill Layer 104 ... Second Underfill Layer

200...기판 201...컨택패드200 ... Board 201 ... Contact Pad

본 발명은 언더필(underfill)을 사용하는 플립 칩 패키징에 관한 것으로서, 더욱 상세하게는 경화(cure) 특성이 개선된 웨이퍼 레벨(wafer level) 언더필을 이용한 플립 칩 패키징 방법 및 그 플립 칩 패키지와 반도체 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to flip chip packaging using underfill, and more particularly, to a flip chip packaging method using a wafer level underfill with improved cure characteristics, and a flip chip package and a semiconductor device. It is about.

반도체 패키징에 널리 사용되고 있는 플립 칩(flip chip) 본딩기술은 칩 다이와 기판 간의 열팽창계수(CTE: coefficient of thermal expansion)의 불일치로 인해 열적 사이클 이후에 어셈블리 구조에 응력이 가해져서 제품불량이 야기될 수 있는 취약점이 있다.Flip chip bonding technology, which is widely used in semiconductor packaging, can cause product defects by stressing the assembly structure after thermal cycles due to mismatches in the coefficient of thermal expansion (CTE) between the chip die and the substrate. There is a vulnerability.

이러한 문제를 방지하기 위해 칩 다이와 기판 사이의 갭을 폴리머 캡슐화제(polymeric encapsulant)로 채워 인터커넥트(interconnect) 재료를 보강하고 열적 사이클 공정에 따른 응력의 일부를 흡수시키는 다양한 언더필 공정 기술[CUF(capillary underfill), NUF(no-flow underfill), Molded underfill, Wafer level underfill 등]이 개발되었다.To avoid this problem, a variety of underfill process technologies [CUF (capillary underfill) are used to fill the gap between the chip die and the substrate with a polymeric encapsulant to reinforce the interconnect material and to absorb some of the stress from the thermal cycle process. ), NUF (no-flow underfill), Molded underfill, Wafer level underfill, etc. have been developed.

언더필 공정 기술 중 특히, 웨이퍼 레벨 언더필 공정은 반도체 웨이퍼를 각각의 칩으로 다이싱(Dicing)하기 전에 웨이퍼를 언더필 캡슐화제로 코팅함으로써 공정을 간소화하고 생산 효율을 증대시킬 수 있는 장점이 있다.Among the underfill process technologies, the wafer level underfill process has the advantage of simplifying the process and increasing production efficiency by coating the wafer with an underfill encapsulant before dicing the semiconductor wafer into individual chips.

이와 관련하여 제시된 특허의 예로는 US2000-648777호, 국내등록특허공보 제621438호, 국내공개특허공보 제2004-68145호 등을 들 수 있다.Examples of the patents presented in this regard include US 2000-648777, Korean Patent Publication No. 621438, and Korean Patent Publication No. 2004-68145.

US2000-648777호에는 범프가 형성된 웨이퍼에 언더필을 범프 높이보다 낮게 디스펜싱(dispensing) 한 후 용매 제거를 통해 고체화하고, 다이싱 공정 이후에 범프 위에 점착성 필름(tacky film)을 덮어 기판에 접합한 후 솔더 범프의 리플로우와 언더필의 경화를 동시에 진행하는 공정 방법이 개시되어 있다.In US2000-648777, the underfill is dispensed on the bumped wafer to be lower than the bump height, and then solidified by solvent removal, and after the dicing process, the adhesive film is covered on the bump and bonded to the substrate. A process method for simultaneously proceeding reflow of solder bumps and curing of underfill is disclosed.

국내등록특허공보 제621438호에는 관통전극을 갖는 반도체 칩의 상부면에 감광성 폴리머층을 형성한 이후에 배선기판의 상부면에 반도체 칩의 상부면이 향하도록 반도체 칩들을 열압착하여 3차원으로 적층된, 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법이 개시되어 있다.In Korean Patent Publication No. 621438, after forming a photosensitive polymer layer on an upper surface of a semiconductor chip having a through electrode, the semiconductor chips are thermally compressed and stacked in three dimensions so that the upper surface of the semiconductor chip faces the upper surface of the wiring board. The laminated chip package using the photosensitive polymer, and its manufacturing method are disclosed.

국내공개특허공보 제2004-68145호에는 경화온도나 경화온도 범위가 분리되어 있는 두 가지 조성물의 조합을 포함하는 웨이퍼 레벨 언더필이 개시되어 있다.Korean Laid-Open Patent Publication No. 2004-68145 discloses a wafer level underfill comprising a combination of two compositions having separate curing temperatures or curing temperature ranges.

그러나, 종래의 웨이퍼 레벨 언더필 구조는 그 표면 부근에 존재하는 필러(filler)에 의한 전기적 단선 문제를 원활히 해소할 수 없으며, B-스테이지(B-stage)나 리플로우(reflow) 공정 이후 접착성이나 전기적 접속 신뢰성이 좋지 않은 취약점이 있다.However, the conventional wafer level underfill structure does not solve the problem of electrical disconnection caused by the filler near the surface, and it is difficult to solve the problem of adhesiveness after the B-stage or reflow process. There is a weakness in the electrical connection reliability.

본 발명은 상기와 같은 점을 고려하여 창안된 것으로서, 경화 시스템이 상이한 이중층(double layer) 구조의 웨이퍼 레벨 언더필을 이용한 플립 칩 패키징 방법 및 플립 칩 패키지와, 그 반도체 웨이퍼 및 칩을 제공하는 데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above, and an object thereof is to provide a flip chip packaging method and flip chip package using a wafer level underfill of a double layer structure having different curing systems, and a semiconductor wafer and a chip thereof. There is this.

상기와 같은 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따른 플립 칩 패키징 방법은, (a) 솔더 범프 패턴이 형성된 반도체 웨이퍼의 일면에 두 층의 경화온도가 서로 다른 이중층 구조의 언더필 레이어를 형성하는 단계; (b) 상기 언더필 레이어의 이중층 중 상대적으로 경화온도가 낮은 층을 경화시키도록 상기 언더필 레이어에 대하여 B-스테이지 공정을 수행하는 단계; (c) 상기 반도체 웨이퍼를 칩 단위로 다이싱하는 단계; (d) 언더필 레이어의 표면이 기판 표면을 향하도록 상기 다이싱에 의해 분리된 칩을 기판 위에 정렬하는 단계; 및 (e) 상기 언더필 레이어의 이중층을 모두 경화시킬 수 있는 온도로 리플로우 공정을 수행하는 단계;를 포함한다.Flip chip packaging method according to a preferred embodiment of the present invention in order to achieve the above object, (a) forming a double layer underfill layer having a different curing temperature of two layers on one surface of a semiconductor wafer on which a solder bump pattern is formed; Doing; (b) performing a B-stage process on the underfill layer to cure a layer having a lower curing temperature among the double layers of the underfill layer; (c) dicing the semiconductor wafer chip by chip; (d) aligning the separated chip on the substrate so that the surface of the underfill layer faces the substrate surface; And (e) performing a reflow process at a temperature capable of curing all of the double layers of the underfill layer.

상기 단계 (a)에서는, 상기 반도체 웨이퍼 위에 차례대로 제1 언더필 레이어와 제2 언더필 레이어를 형성하는 공정이 수행되고, 상기 제1 언더필 레이어의 경화온도는 상기 제2 언더필 레이어에 비해 상대적으로 낮은 것이 바람직하다.In the step (a), a process of sequentially forming a first underfill layer and a second underfill layer on the semiconductor wafer is performed, and the curing temperature of the first underfill layer is lower than that of the second underfill layer. desirable.

상기 제1 언더필 레이어에는 필러가 포함되고, 상기 제2 언더필 레이어에는 필러가 미포함된다.A filler is included in the first underfill layer, and a filler is not included in the second underfill layer.

또한, 상기 제1 언더필 레이어에는 플럭스제가 미포함되고, 상기 제2 언더필 레이어에는 플럭스제가 포함된다.In addition, a flux agent is not included in the first underfill layer, and a flux agent is included in the second underfill layer.

상기 제1 언더필 레이어의 두께는, 상기 제1 언더필 레이어와 제2 언더필 레이어를 합친 전체 언더필 레이어 두께의 70 ~ 90%인 것이 바람직하다.The thickness of the first underfill layer is preferably 70 to 90% of the total thickness of the underfill layer obtained by combining the first underfill layer and the second underfill layer.

상기 단계 (d)에서는, 상기 칩의 솔더 범프가 상기 기판의 컨택패드와 접하도록 칩과 기판이 정렬되는 것이 바람직하다.In step (d), the chip and the substrate are preferably aligned such that the solder bumps of the chip contact the contact pads of the substrate.

상기 언더필 레이어는 스크린 인쇄법, 스텐실 인쇄법 또는 스핀 코팅법에 의해 형성될 수 있다.The underfill layer may be formed by screen printing, stencil printing, or spin coating.

본 발명의 다른 측면에 따르면, 상기와 같은 플립 칩 패키징 방법에 의해 제조된 플립칩 패키지가 제공된다.According to another aspect of the present invention, there is provided a flip chip package manufactured by the flip chip packaging method as described above.

본 발명의 또 다른 측면에 따르면, 일면에 솔더 범프 패턴과 언더필 레이어가 형성된 반도체 전공정의 웨이퍼에 있어서, 상기 언더필 레이어가, 두 층의 경화온도가 서로 다른 이중층 구조로 형성된 것을 특징으로 하는 반도체 웨이퍼가 제공된다.According to another aspect of the present invention, in the semiconductor pre-process wafer having a solder bump pattern and an underfill layer formed on one surface, the underfill layer is a semiconductor wafer, characterized in that the two layers are formed in a double layer structure having different curing temperatures Is provided.

본 발명의 또 다른 측면에 따르면, 다이싱 공정을 거쳐 제공되는, 일면에 솔더 범프 패턴과 언더필 레이어가 형성된 반도체 칩에 있어서, 상기 언더필 레이어가, 두 층의 경화온도가 서로 다른 이중층 구조로 형성된 것을 특징으로 하는 반도체 칩이 제공된다.According to another aspect of the present invention, in the semiconductor chip provided with a solder bump pattern and an underfill layer on one surface, which is provided through a dicing process, the underfill layer is formed of a double layer structure having different curing temperatures of the two layers. A semiconductor chip is provided.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Prior to this, terms or words used in the specification and claims should not be construed as having a conventional or dictionary meaning, and the inventors should properly explain the concept of terms in order to best explain their own invention. Based on the principle that can be defined, it should be interpreted as meaning and concept corresponding to the technical idea of the present invention. Therefore, the embodiments described in the specification and the drawings shown in the drawings are only the most preferred embodiment of the present invention and do not represent all of the technical idea of the present invention, various modifications that can be replaced at the time of the present application It should be understood that there may be equivalents and variations.

도 1 및 도 2에는 본 발명의 바람직한 실시예에 따라 제공되는 플립 칩 패키 징 공정이 도시되어 있다.1 and 2 illustrate a flip chip packaging process provided in accordance with a preferred embodiment of the present invention.

도 1 및 도 2를 참조하면, 먼저 도 2의 (a) 내지 (c)에 나타난 바와 같이 반도체 웨이퍼(100)의 활성면에 대하여 패터닝(patterning)(101)을 한 후 솔더 범프 패턴(102)을 형성한다(단계 S100).1 and 2, first, as shown in FIGS. 2A through 2C, patterning 101 is performed on an active surface of a semiconductor wafer 100, and then a solder bump pattern 102 is formed. (Step S100).

이후 솔더 범프 패턴(102)이 형성된 반도체 웨이퍼의 활성면에 도 2의 (d)와 같이 제1 언더필 레이어(1st underfill layer)(103)를 형성하고, 다시 도 2의 (e)와 같이 제1 언더필 레이어(103) 위에 제2 언더필 레이어(2nd underfill layer)(104)를 형성하여 이중층 구조의 언더필 레이어를 갖는 반도체 웨이퍼를 제작한다(단계 S110).Thereafter, a first underfill layer 103 is formed on the active surface of the semiconductor wafer on which the solder bump pattern 102 is formed, as shown in FIG. 2D, and again, as illustrated in FIG. A second underfill layer 104 is formed on the underfill layer 103 to produce a semiconductor wafer having a double layer underfill layer (step S110).

상기 제1 언더필 레이어(103)와 제2 언더필 레이어(104)는 스크린 인쇄(screen printing), 스텐실 인쇄(stencil printing) 또는 스핀 코팅(spin coating) 공정에 의해 형성 가능하다.The first underfill layer 103 and the second underfill layer 104 may be formed by screen printing, stencil printing, or spin coating.

제1 언더필 레이어(103)는 제2 언더필 레이어(104)에 비해 상대적으로 낮은 온도에서 경화되는 경화 시스템을 갖는다.The first underfill layer 103 has a curing system that cures at a relatively lower temperature than the second underfill layer 104.

제1 언더필 레이어(103)는 열경화성 반응 수지와, 적어도 하나 이상의 열개시제와, 에폭시 등의 가교 가능 수지와, 필러를 주성분으로 하고, 제2 언더필 레이어(104)는 열경화성 반응 수지와, 적어도 하나 이상의 열개시제와, 에폭시 등의 가교 가능 수지와, 플럭스(flux)제를 주성분으로 한다.The first underfill layer 103 includes a thermosetting reaction resin, at least one thermal initiator, a crosslinkable resin such as epoxy, and a filler, and the second underfill layer 104 includes a thermosetting reaction resin, and at least one The main component is a thermal initiator, crosslinkable resin such as epoxy, and a flux agent.

바람직하게, 제1 언더필 레이어(103)에는 필러가 포함되는 반면, 제2 언더필 레이어(104)에는 필러가 미포함된다. 또한, 제1 언더필 레이어(103)에는 플럭스제 가 미포함되는 반면, 제2 언더필 레이어(104)에는 플럭스제가 포함된다.Preferably, the filler is included in the first underfill layer 103, while the filler is not included in the second underfill layer 104. In addition, the flux agent is not included in the first underfill layer 103, while the flux agent is included in the second underfill layer 104.

열경화성 반응 수지로는 비닐에테르, 비닐 실란, 스티렌 화합물, 신나밀 화합물을 가진 비스말레이미드 화합물, 잠재성 아민 또는 이미다졸 경화제를 가진 열경화성 에폭시 화합물 등이 채용되는 것이 바람직하다. 이러한 열경화성 반응 수지의 함량은 전체 언더필에 대하여 5 ~ 30중량%가 적절하다.As the thermosetting reaction resin, a vinyl ether, vinyl silane, a styrene compound, a bismaleimide compound having a cinnamil compound, a thermosetting epoxy compound having a latent amine or an imidazole curing agent, or the like is preferably employed. The content of such a thermosetting resin is 5 to 30% by weight based on the total underfill.

개시제로는 benzoyl peroxide, cumyl peroxide 등의 organic peroxide, Azobisisobutyronitrile과 같은 azo계열의 열개시제와, acetophenone, benzophenone, benzaldehyde 등과 같은 UV 경화제가 0.1~ 10 중량% 채용되는 것이 바람직하다.As an initiator, it is preferable that 0.1-10 wt% of organic peroxides such as benzoyl peroxide, cumyl peroxide, azo-based thermal initiators such as Azobisisobutyronitrile, and UV curing agents such as acetophenone, benzophenone, benzaldehyde and the like are employed.

에폭시 수지로는 비스페놀-A 및 비스페놀-F의 단일 작용성 및 다작용성 글리시딜 에테르, 지방족 및 방향족 에폭시류, 포화 및 불포화 에폭시류, 지환식 에폭시 수지 등이나 이들의 조합이 채용되는 것이 바람직하다. 이러한 에폭시 수지의 함량은 전체 언더필에 대하여 10 ~ 70중량%가 적절하다.As the epoxy resin, it is preferable to employ monofunctional and polyfunctional glycidyl ethers of bisphenol-A and bisphenol-F, aliphatic and aromatic epoxys, saturated and unsaturated epoxys, alicyclic epoxy resins, and the like, or a combination thereof. . The content of such an epoxy resin is appropriately 10 to 70% by weight based on the total underfill.

제1 언더필 레이어(103)에 함유되는 필러는 내습성 향상과 열팽창 계수의 조절을 위하여, 비전도성 실리카, 탄산칼슘 등의 무기 필러나 아크릴고무, 테트라 플루오로에틸렌과 같은 유기필러가 사용 가능하다. 제1 언더필 레이어(103)에 대한 필러의 함량은 30 ~ 70 중량%가 적절하다. As the filler contained in the first underfill layer 103, an inorganic filler such as non-conductive silica, calcium carbonate, an organic filler such as acrylic rubber, or tetrafluoroethylene may be used for improving moisture resistance and adjusting the coefficient of thermal expansion. The content of the filler with respect to the first underfill layer 103 is 30 to 70% by weight is appropriate.

제2 언더필 레이어(104)에 함유되는 플럭스제는 기판의 컨택패드(contact pad)로부터 금속 산화물을 제거하고, 재산화 반응을 방지하는 작용을 한다. 이러한 플럭스제로는 카르복시산 또는 카르복시산 무수물과 폴리세바식 폴리안하이드라이 드, 로진 검, 도데칸디오익 애시드 및 이들의 조합이 채용되는 것이 바람직하다.The flux agent contained in the second underfill layer 104 serves to remove metal oxides from the contact pads of the substrate and prevent reoxidation reactions. As such flux agent, carboxylic acid or carboxylic anhydride and polyceva polyanhydride, rosin gum, dodecanedioic acid, and combinations thereof are preferably employed.

그밖에 제1 언더필 레이어(103)와 제2 언더필 레이어(104)에는 아민계, 무수물계, amide계 등에 해당하는 경화제가 1 ~ 10 중량%로 더 함유되는 것이 바람직하다.In addition, it is preferable that the first underfill layer 103 and the second underfill layer 104 further contain 1 to 10% by weight of a curing agent corresponding to an amine-based, anhydride-based, amide-based, or the like.

한편, 제1 언더필 레이어(103)의 두께는, 제1 언더필 레이어(103)와 제2 언더필 레이어(104)를 합친 전체 언더필 레이어 두께의 70 ~ 90%의 값을 갖는 것이 바람직하다.Meanwhile, the thickness of the first underfill layer 103 preferably has a value of 70 to 90% of the total thickness of the underfill layer in which the first underfill layer 103 and the second underfill layer 104 are combined.

제1 언더필 레이어(103)의 두께가 전체 언더필 레이어 두께의 70% 미만으로 지나치게 얇아지는 경우에는 필러를 충분히 충진할 수 없어 열팽창 계수 특성이 좋지 않은 문제 등이 발생하고, 제1 언더필 레이어(103)의 두께가 전체 언더필 레이어 두께의 90%를 초과하여 지나치게 두꺼워지는 경우에는 리플로우 공정시 기판쪽에 과도하게 분포되는 필러에 의해 전기적 단선이 생길 우려가 크고, 제2 언더필 레이어(104)의 두께를 충분히 확보할 수 없으므로 제2 언더필 레이어(104)의 유동 특성이 저하되는 문제가 발생한다.If the thickness of the first underfill layer 103 becomes too thin, less than 70% of the total underfill layer thickness, the filler may not be sufficiently filled, resulting in problems such as poor thermal expansion coefficient characteristics, and the first underfill layer 103. If the thickness of the overfill layer becomes too thick, exceeding 90% of the total underfill layer thickness, there is a high possibility that electrical breakage occurs due to the fillers excessively distributed on the substrate side during the reflow process, and the thickness of the second underfill layer 104 is sufficiently increased. Since it cannot be ensured, a problem occurs that the flow characteristic of the second underfill layer 104 is lowered.

계속해서, 예컨대 100 ~ 150℃의 열을 가하여 제1 언더필 레이어(103)를 경화시키는 B-스테이지 공정이 진행되고(단계 S120), 이후 도 2의 (f)와 같이 반도체 웨이퍼를 칩 단위로 다이싱하여 칩들을 분리하는 공정이 진행된다(단계 S130).Subsequently, for example, a B-stage process of curing the first underfill layer 103 by applying heat of 100 to 150 ° C. is performed (step S120), and then, as shown in FIG. The process of separating the chips by the process proceeds (step S130).

다이싱 공정을 통해 분리된 칩은 도 3에 나타난 바와 같이 기판(200)에 정렬된 후 리플로우 공정을 거쳐 본딩된다(단계 S140 및 S150). 여기서, 반도체 칩 다이(100')와 기판(200) 간의 정렬은 반도체 칩에 형성된 제2 언더필 레이어(104)의 표면이 기판(200) 표면을 향하도록 기판(200) 위에 올려지되, 반도체 칩의 솔더 범프(102)가 기판(200)의 컨택패드(201)와 접촉하도록 수행된다.The chips separated through the dicing process are aligned with the substrate 200 as shown in FIG. 3 and then bonded through the reflow process (steps S140 and S150). Here, the alignment between the semiconductor chip die 100 ′ and the substrate 200 is mounted on the substrate 200 so that the surface of the second underfill layer 104 formed on the semiconductor chip faces the surface of the substrate 200, and thus The solder bumps 102 are performed to contact the contact pads 201 of the substrate 200.

리플로우 공정에 따라, 예컨대 250℃의 열을 가하면 제1 언더필 레이어(103)와 더불어 제2 언더필 레이어(104)가 경화되어 칩과 기판(200) 사이에 인터커넥션을 형성하게 된다.According to the reflow process, for example, applying 250 ° C. heat causes the second underfill layer 104 to cure together with the first underfill layer 103 to form an interconnection between the chip and the substrate 200.

실험예Experimental Example 1 One

본 실험예 1에서, 제1 언더필 레이어는 비스페놀A-에피클로히드린 에폭시 45 중량%, 2-페녹시에틸 아크릴레이트 24.5 중량%, 부틸페닐 말레이미드 25 중량%, 코발트 네오데카노에이트 1.5 중량%, 다이큐밀 퍼옥사이드 2 중량%, 메틸헥사 하이드로 프탈산 무수물 2 중량% 및 용융실리카 60 중량%를 포함하고, 제2 언더필 레이어는 비스페놀A-에피클로히드린 에폭시 62중량%, 2-페녹시에틸 아크릴레이트 24 중량%, 2-페닐-4메틸 이미다졸 10 중량%, 다이큐밀 퍼옥사이드 2 중량%, 메틸헥사 하이드로 프탈산 무수물 2 중량% 및 폴리세바식 폴리안하이드라이드 10 중량%를 포함하는 조성을 사용하였으며, 공융솔더(eutectic solder)를 플럭스하여 B-스테이지 처리 및 기판과의 인터커넥션의 신뢰성에 대한 실험을 실시하였다.In Experimental Example 1, the first underfill layer was 45 wt% bisphenol A-epiclohydrin epoxy, 24.5 wt% 2-phenoxyethyl acrylate, 25 wt% butylphenyl maleimide, 1.5 wt% cobalt neodecanoate , 2 wt% dicumyl peroxide, 2 wt% methylhexahydrophthalic anhydride and 60 wt% molten silica, the second underfill layer comprising 62 wt% bisphenol A-epiclohydrin epoxy, 2-phenoxyethyl acrylic A composition comprising 24% by weight, 10% by weight 2-phenyl-4methyl imidazole, 2% by weight dicumyl peroxide, 2% by weight methylhexahydrophthalic anhydride and 10% by weight polycebaic polyanhydride was used. We tested the reliability of the B-stage treatment and the interconnection with the substrate by fluxing the eutectic solder.

직경이 20mil인 공융솔더볼을 칩 위에 형성시키고, 스텐실 처리에 의해 상기 제1 언더필 레이어와 제2 언더필 레이어를 전체 약 20mil의 두께로 유리 슬라이드의 상면에 코팅했다.A eutectic solder ball having a diameter of 20 mil was formed on the chip, and the first underfill layer and the second underfill layer were coated on the upper surface of the glass slide by a stencil treatment to a total thickness of about 20 mil.

또한, 언더필 레이어가 코팅된 유리 슬라이드를 진공오븐 내에 투입한 후 진공도 73.6cmHg의 진공하에서 130℃로 50분간 가열하여 B-스테이지 처리를 하였으 며, 이후 언더필 레이어의 코팅면이 FR-4 기판의 구리 마감처리 표면을 향하도록 유리 슬라이드를 뒤집어서 FR-4 기판 위에 올린 다음 상기 FR-4 기판을 240℃로 예열되어 있는 가열판 위에 올려놓았다.In addition, the glass sheet coated with the underfill layer was placed in a vacuum oven, and then heated to 130 ° C. for 50 minutes under a vacuum of 73.6 cmHg, and then subjected to B-stage treatment. The glass slide was turned upside down on the FR-4 substrate to face the finish surface and the FR-4 substrate was then placed on a heating plate preheated to 240 ° C.

관찰 결과 솔더볼의 면적이 증가되었고, 유리 슬라이드가 기판 상면으로 내려 앉는 것을 확인할 수 있었다. 이로부터 솔더가 플럭스되었으며, 칩과 기판사이에 인터커넥션이 형성되었음을 알 수 있다.As a result of observation, the area of the solder balls was increased, and it was confirmed that the glass slides down to the upper surface of the substrate. This shows that the solder was fluxed and an interconnect was formed between the chip and the substrate.

한편, B-스테이지 처리시에는 평탄하고 비점착성이며 공극(Void)이 없는 코팅이 형성된 것을 확인할 수 있었다.On the other hand, during the B-stage treatment, it was confirmed that a flat, non-adhesive, void-free coating was formed.

실험예Experimental Example 2 2

본 실험예 2에서는 상기 실험예 1의 조성 중 다이큐밀 퍼옥사이드 제제와 메틸헥사 하이드로 프탈산 무수물의 대체제를 사용하고 나머지는 동일한 조건으로 실험을 실시하였다.In Experimental Example 2, the composition of Experimental Example 1 was used as a substitute for the dicumyl peroxide formulation and methylhexahydrophthalic anhydride, and the rest was performed under the same conditions.

제1 언더필 레이어와 제2 언더필 레이어의 조성 중에, 다이큐밀 퍼옥사이드 대신에 부틸 퍼옥토에이트 2 중량%를 사용하고, 메틸헥사 하이드로 프탈산 무수물 대신에 피로멜리트산 이무수물 2 중량%를 사용하였으며, 공융솔더를 플럭스하여 B-스테이지 처리 및 기판과의 인터커넥션의 신뢰성에 대한 실험을 실시하였다.During the composition of the first underfill layer and the second underfill layer, 2% by weight of butyl peroctoate was used instead of dicumyl peroxide, and 2% by weight of pyromellitic dianhydride was used instead of methylhexahydrophthalic anhydride. Solder was fluxed to test the reliability of the B-stage treatment and interconnection with the substrate.

B-stage 가열시간이 경과한 후 FR-4기판위에 유리 슬라이드를 FR-4 기판 위에 올려 놓은 후 최고 온도 250℃로 설정한 리플로우 전형 온도 프로파일을 가진 리플로우 오븐에 통과시켰다.After the B-stage heating time had elapsed, the glass slides were placed on the FR-4 substrate and passed through a reflow oven with a reflow typical temperature profile set at a maximum temperature of 250 ° C.

관찰 결과 실험예 1과 마찬가지로 솔더볼의 면적이 증가되었고, 슬라이드는 기판상으로 내려앉았는데, 이로부터 솔더가 플럭스되었으며, 칩과 기판사이에 인터커넥션이 형성되었음을 알 수 있다.As a result of the observation, the area of the solder ball was increased and the slide was settled on the substrate as in Experimental Example 1, and it was found that the solder was fluxed and an interconnection was formed between the chip and the substrate.

또한, 언더필의 필렛(Fillet) 형성도 매우 양호함을 확인할 수 있는데, 이로부터 언더필의 유동성과 젖음성이 우수함을 알 수 있다.In addition, it can be seen that the fillet (Fillet) formation of the underfill is also very good, from this it can be seen that the fluidity and wettability of the underfill is excellent.

이상에서 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.Although the present invention has been described above by means of limited embodiments and drawings, the present invention is not limited thereto and will be described below by the person skilled in the art to which the present invention pertains. Of course, various modifications and variations are possible within the scope of the claims.

본 발명에 따르면 경화 시스템과, 필러/플럭스 유무 특성이 상이한 이중층의 언더필 구조를 통해 전기적, 기계적 인터커넥션의 신뢰도를 높일 수 있으며, 공정을 단순화함으로써 공정비용을 절감할 수 있다.According to the present invention, the curing system and the double layer underfill structure having different filler / flux properties may increase reliability of electrical and mechanical interconnection, and process cost may be reduced by simplifying the process.

또한, B-스테이지 공정시 비점착성이며 공극이 없는 언더필 코팅이 가능하고, 리플로우 공정시 층간들뜸(Delamination)이나 크랙(crack)의 발생을 억제할 수 있는 장점이 있다.In addition, the B-stage process, non-tacky, void-free underfill coating is possible, there is an advantage that can suppress the occurrence of delamination (crack) or crack (cracks) during the reflow process.

Claims (21)

(a) 솔더 범프 패턴이 형성된 반도체 웨이퍼의 일면에 두 층의 경화온도가 서로 다른 이중층 구조의 언더필 레이어를 형성하는 단계;(a) forming an underfill layer of a double layer structure having different curing temperatures of two layers on one surface of a semiconductor wafer on which a solder bump pattern is formed; (b) 상기 언더필 레이어의 이중층 중 상대적으로 경화온도가 낮은 층을 경화시키도록 상기 언더필 레이어에 대하여 B-스테이지 공정을 수행하는 단계;(b) performing a B-stage process on the underfill layer to cure a layer having a lower curing temperature among the double layers of the underfill layer; (c) 상기 반도체 웨이퍼를 칩 단위로 다이싱하는 단계;(c) dicing the semiconductor wafer chip by chip; (d) 언더필 레이어의 표면이 기판 표면을 향하도록 상기 다이싱에 의해 분리된 칩을 기판 위에 정렬하는 단계; 및(d) aligning the separated chip on the substrate so that the surface of the underfill layer faces the substrate surface; And (e) 상기 언더필 레이어의 이중층을 모두 경화시킬 수 있는 온도로 리플로우 공정을 수행하는 단계;를 포함하는 플립 칩 패키징 방법.(e) performing a reflow process at a temperature capable of curing all of the double layers of the underfill layer. 제1항에 있어서,The method of claim 1, 상기 단계 (a)에서, 상기 반도체 웨이퍼 위에 차례대로 제1 언더필 레이어와 제2 언더필 레이어를 형성하는 공정이 수행되고,In the step (a), a process of sequentially forming a first underfill layer and a second underfill layer on the semiconductor wafer is performed, 상기 제1 언더필 레이어의 경화온도가 상기 제2 언더필 레이어에 비해 상대적으로 낮은 것을 특징으로 하는 플립 칩 패키징 방법.And a curing temperature of the first underfill layer is lower than that of the second underfill layer. 제2항에 있어서,The method of claim 2, 상기 제1 언더필 레이어에는 필러가 포함되고, 상기 제2 언더필 레이어에는 필러가 미포함된 것을 특징으로 하는 플립 칩 패키징 방법.And a filler included in the first underfill layer, and no filler included in the second underfill layer. 제3항에 있어서,The method of claim 3, 상기 제1 언더필 레이어에 대한 필러의 함량이 30 ~ 70중량%인 것을 특징으로 하는 플립 칩 패키징 방법.Flip chip packaging method, characterized in that the content of the filler to the first underfill layer is 30 to 70% by weight. 제2항에 있어서,The method of claim 2, 상기 제1 언더필 레이어에는 플럭스제가 미포함되고, 상기 제2 언더필 레이어에는 플럭스제가 포함된 것을 특징으로 하는 플립 칩 패키징 방법.And a flux agent is not included in the first underfill layer, and a flux agent is included in the second underfill layer. 제2항에 있어서,The method of claim 2, 상기 제1 언더필 레이어의 두께는, 상기 제1 언더필 레이어와 제2 언더필 레이어를 합친 전체 언더필 레이어 두께의 70 ~ 90%인 것을 특징으로 하는 플립 칩 패키징 방법.The thickness of the first underfill layer is flip chip packaging method, characterized in that 70 to 90% of the total thickness of the underfill layer combined with the first underfill layer and the second underfill layer. 제1항에 있어서,The method of claim 1, 상기 단계 (d)에서, 상기 칩의 솔더 범프가 상기 기판의 컨택패드와 접하도록 정렬시키는 것을 특징으로 하는 플립 칩 패키징 방법.And in step (d), aligning the solder bumps of the chip to contact the contact pads of the substrate. 제1항에 있어서,The method of claim 1, 상기 언더필 레이어는 스크린 인쇄법, 스텐실 인쇄법 및 스핀 코팅법 중 선택된 어느 하나의 공정에 의해 형성되는 것을 특징으로 하는 플립 칩 패키징 방법.And the underfill layer is formed by any one of a screen printing method, a stencil printing method, and a spin coating method. 제1항 내지 제8항 중 어느 하나의 항의 플립 칩 패키징 방법에 의해 제조된 플립칩 패키지.A flip chip package manufactured by the flip chip packaging method of any one of claims 1 to 8. 일면에 솔더 범프 패턴과 언더필 레이어가 형성된 반도체 전공정의 웨이퍼에 있어서,In a wafer of a semiconductor preprocess, in which a solder bump pattern and an underfill layer are formed on one surface, 상기 언더필 레이어가, 두 층의 경화온도가 서로 다른 이중층 구조로 형성된 것을 특징으로 하는 반도체 웨이퍼.The underfill layer is a semiconductor wafer, characterized in that formed in a two-layer structure having different curing temperatures of the two layers. 제10항에 있어서,The method of claim 10, 상기 언더필 레이어는, 웨이퍼 표면으로부터 차례대로 형성된 제1 언더필 레이어 및 제2 언더필 레이어를 포함하고,The underfill layer comprises a first underfill layer and a second underfill layer sequentially formed from a wafer surface, 상기 제1 언더필 레이어의 경화온도가 상기 제2 언더필 레이어에 비해 상대적으로 낮은 것을 특징으로 하는 반도체 웨이퍼.And a curing temperature of the first underfill layer is lower than that of the second underfill layer. 제11항에 있어서,The method of claim 11, 상기 제1 언더필 레이어에는 필러가 포함되고, 상기 제2 언더필 레이어에는 필러가 미포함된 것을 특징으로 하는 반도체 웨이퍼.A filler is included in the first underfill layer, and a filler is not included in the second underfill layer. 제12항에 있어서,The method of claim 12, 상기 제1 언더필 레이어에 대한 필러의 함량이 30 ~ 70중량%인 것을 특징으로 하는 반도체 웨이퍼.The content of the filler to the first underfill layer is a semiconductor wafer, characterized in that 30 to 70% by weight. 제11항에 있어서,The method of claim 11, 상기 제1 언더필 레이어에는 플럭스제가 미포함되고, 상기 제2 언더필 레이어에는 플럭스제가 포함된 것을 특징으로 하는 반도체 웨이퍼.And a flux agent is not included in the first underfill layer, and a flux agent is included in the second underfill layer. 제11항에 있어서,The method of claim 11, 상기 제1 언더필 레이어의 두께는, 상기 제1 언더필 레이어와 제2 언더필 레이어를 합친 전체 언더필 레이어 두께의 70 ~ 90%인 것을 특징으로 하는 반도체 웨이퍼.The thickness of the first underfill layer is 70 to 90% of the total thickness of the underfill layer combined with the first underfill layer and the second underfill layer. 다이싱 공정을 거쳐 제공되는, 일면에 솔더 범프 패턴과 언더필 레이어가 형성된 반도체 칩에 있어서,In the semiconductor chip provided through a dicing process, a solder bump pattern and an underfill layer formed on one surface, 상기 언더필 레이어가, 두 층의 경화온도가 서로 다른 이중층 구조로 형성된 것을 특징으로 하는 반도체 칩.The underfill layer is a semiconductor chip, characterized in that formed in a two-layer structure having different curing temperatures of the two layers. 제16항에 있어서,The method of claim 16, 상기 언더필 레이어는, 다이 표면으로부터 차례대로 형성된 제1 언더필 레이어 및 제2 언더필 레이어를 포함하고,The underfill layer comprises a first underfill layer and a second underfill layer sequentially formed from a die surface, 상기 제1 언더필 레이어의 경화온도가 상기 제2 언더필 레이어에 비해 상대적으로 낮은 것을 특징으로 하는 반도체 칩.And a curing temperature of the first underfill layer is lower than that of the second underfill layer. 제17항에 있어서,The method of claim 17, 상기 제1 언더필 레이어에는 필러가 포함되고, 상기 제2 언더필 레이어에는 필러가 미포함된 것을 특징으로 하는 반도체 칩.And a filler is included in the first underfill layer, and a filler is not included in the second underfill layer. 제18항에 있어서,The method of claim 18, 상기 제1 언더필 레이어에 대한 필러의 함량이 30 ~ 70중량%인 것을 특징으로 하는 반도체 칩.The content of the filler to the first underfill layer is a semiconductor chip, characterized in that 30 to 70% by weight. 제17항에 있어서,The method of claim 17, 상기 제1 언더필 레이어에는 플럭스제가 미포함되고, 상기 제2 언더필 레이어에는 플럭스제가 포함된 것을 특징으로 하는 반도체 칩.And a flux agent is not included in the first underfill layer, and a flux agent is included in the second underfill layer. 제17항에 있어서,The method of claim 17, 상기 제1 언더필 레이어의 두께는, 상기 제1 언더필 레이어와 제2 언더필 레이어를 합친 전체 언더필 레이어 두께의 70 ~ 90%인 것을 특징으로 하는 반도체 칩.The thickness of the first underfill layer is a semiconductor chip, characterized in that 70 to 90% of the total thickness of the underfill layer combined with the first underfill layer and the second underfill layer.
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