KR20080074589A - Method for packaging semiconductor device by electrostatic and semiconductor package using the same - Google Patents
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Abstract
Description
본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 후술하는 발명의 상세한 설명과 함께 본 발명의 기술 사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.The following drawings, which are attached to this specification, illustrate exemplary embodiments of the present invention, and together with the detailed description of the present invention, serve to further understand the technical spirit of the present invention. It should not be construed as limited to.
도 1은 종래의 저흐름성 언더필 기술을 이용하여 제작한 반도체 패키지를 나타낸 도면이다.1 is a view showing a semiconductor package manufactured using a conventional low-flow underfill technology.
도 2는 종래의 실리카 필러가 함유된 언더필 수지를 이용한 반도체 패키지를 나타낸 도면이다.2 is a view showing a semiconductor package using an underfill resin containing a conventional silica filler.
도 3은 본 발명의 일 실시예에 따른 전자기장을 이용한 반도체 패키징 방법에 의해 제조된 반도체 패키지의 단면을 나타낸 도면이다.3 is a cross-sectional view of a semiconductor package manufactured by a semiconductor packaging method using an electromagnetic field according to an exemplary embodiment of the present invention.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 전자기장을 이용한 반도체 패키징 방법의 각 공정의 상태를 나타낸 도면이다.4 to 7 are diagrams showing the states of each process of the semiconductor packaging method using the electromagnetic field according to an embodiment of the present invention.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 전자기장을 이용한 반도체 패키징 방법의 공정을 나타내는 예시도이다.8 and 9 are exemplary views showing a process of a semiconductor packaging method using an electromagnetic field according to another embodiment of the present invention.
도 10은 본 발명의 또 다른 실시예에 따른 전자기장을 이용한 반도체 패키징 방법의 공정을 나타내는 예시도이다.10 is an exemplary view showing a process of a semiconductor packaging method using an electromagnetic field according to another embodiment of the present invention.
<도면의 주요 참조 부호에 대한 설명><Description of Major Reference Marks in Drawing>
110 : 제 1 반도체 디바이스 115 : 범프 전극110: first semiconductor device 115: bump electrode
120 : 제 2 반도체 디바이스 130 : 언더필 수지120: second semiconductor device 130: underfill resin
135 : 필러135: filler
본 발명은 반도체 디바이스를 전기적으로 접속되도록 실장하는 방법에 관한 것으로서, 보다 상세하게는 언더필 수지를 이용하여 미세한 반도체 칩을 패키징하는 방법 중 저흐름성 언더필 방식(No Flow Underfill)을 이용한 반도체 패키징 방법에 관한 것이다.BACKGROUND OF THE
일반적으로, 반도체 산업에서 집적회로에 대한 패키징 기술은 소형화, 미세화에 대한 요구 및 실장 신뢰성을 증진시키기 위하여 개발되고 있다. 즉, 보다 작고 보다 정교한 전자 장치들에 대한 수요는 전자 산업을 보다 높은 입/출력(I/O) 밀도를 지원할 수 있을 뿐만 아니라 보다 작은 다이 영역에서 향상된 수행성능을 갖는 개선된 집적 회로 패키지 쪽으로 계속 추진시키고 있다.In general, packaging technologies for integrated circuits in the semiconductor industry are being developed to increase the demand for miniaturization and miniaturization and to increase mounting reliability. In other words, the demand for smaller and more sophisticated electronics continues to drive the electronics industry towards improved integrated circuit packages that can support higher input / output (I / O) densities as well as improved performance in smaller die areas. It is pushing.
이러한 요구에 따라 반도체 실장시에 언더필을 이용하는 언더필 기술들이 개발되고 있는데, 이러한 언더필 기술은 플립 칩 기술의 성공을 위한 중요한 요소 중 하나이며, 언더필 기술 개발을 통해 계속 발전하고 있다.According to these requirements, underfill technologies using underfill in semiconductor mounting are being developed. Such underfill technology is one of the important factors for the success of flip chip technology, and continues to be developed through the development of underfill technology.
언더필 기술 중 저흐름성 언더필 기술은 기존에 구분된 공정으로 진행되던 솔더범퍼의 재흐름 공정과 언더필 경화 공정을 동시에 진행할 수 있는 것이다. 이러한 방법은 언더필 봉지제의 점도와 반도체 패키지 크기의 제한이 없고, 기존 방식에 비해 공정의 높은 생산성과 효율성을 지닌 기술이다. 도 1은 이러한 저흐름성 언더필 기술을 이용하여 제작한 반도체 패키지를 나타낸다. 도 1에서와 같이, 반도체 칩(1)과 기판(3)이 언더필 수지(4)에 의해 본딩되어 있다. 반도체 칩(1)과 기판(3)은 솔더범프(2)에 의해 전지적으로 접속된다. 이때, 언더필 수지(4)는 에폭시 수지의 큰 열팽창 계수로 인해 성형품에 열응력이 발생하게 되어 변형, 이형, 균열 등의 기계적 결함이 발생하기 쉬운 문제가 있다.Among the underfill technologies, the low-flow underfill technology allows the solder bumper reflow process and the underfill curing process to be performed simultaneously. This method has no limitation on the viscosity of the underfill encapsulant and the size of the semiconductor package, and is a technology having high productivity and efficiency of the process compared to the conventional method. 1 shows a semiconductor package fabricated using this low flow underfill technology. As in FIG. 1, the
이러한 문제를 개선하기 위하여 언더필 수지에 실리카 필러를 함유하여 기계적 특성을 향상시키는 방법이 이용되었다. 도 2는 이와 같은 실리카 필러가 함유된 언더필 수지를 이용한 반도체 패키지를 나타낸 도면이다. 도 2를 살펴보면, 솔더범프(2)가 형성된 반도체 칩(1)과 기판(3) 사이에 실리카 필러(5)가 함유된 언더필 수지(4)를 이용하여 접합하였다. 이와 같은 방법은, 실리카 필러(5)로 인해서 언더필 수지(4)의 기계적 특성이 보안되어 변형, 이형 등의 기계적 결함은 줄였으나, 접착시 실리카 필러(5)가 솔더범프(2)와 기판(3)의 접속 부위(6)에 적층되는 문제가 발생한다. 이러한 기판(3)과 솔더범프(2)의 접속 부위(6)에 실리카 필러(5)가 적층됨으로 인해 반도체 패키지의 전기적 특성이 저하되고, 이는 결국 조립품 수율이 하락하는 문제로 이어지게 된다.In order to improve this problem, a method of improving the mechanical properties by using a silica filler in the underfill resin was used. 2 is a view showing a semiconductor package using an underfill resin containing such a silica filler. Referring to FIG. 2, the
본 발명은 상기와 같은 문제점을 해결하기 위해 창안된 것으로서, 필러가 포함된 언더필 수지를 이용하여 반도체 디바이스들을 접합하여도 필러가 전극에 적층되는 현상을 방지할 수 있는 반도체 패키징 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides a semiconductor packaging method capable of preventing a filler from being stacked on an electrode even when the semiconductor devices are bonded using an underfill resin containing a filler. There is this.
또한, 저흐름성 언더필 또는 웨이퍼 레벨 언더필 기술을 이용하여 반도체 패키지를 제작할 시 접속 전극의 전기적 특성과 접합부의 기계적 특성을 모두 만족시킬 수 있는 방법을 제공하는 데 다른 목적이 있다.Another object of the present invention is to provide a method capable of satisfying both the electrical characteristics of the connection electrode and the mechanical characteristics of the junction when fabricating a semiconductor package using a low flow underfill or wafer level underfill technique.
본 발명의 다른 목적 및 장점들은 하기에 설명될 것이며, 본 발명의 실시예에 의해 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 첨부된 특허 청구 범위에 나타낸 수단 및 조합에 의해 실현될 수 있다.Other objects and advantages of the invention will be described below and will be appreciated by the embodiments of the invention. Furthermore, the objects and advantages of the present invention can be realized by means and combinations indicated in the appended claims.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 전자기장을 이용한 반도체 패키징 방법은, 플립칩(flip-chip) 반도체 실장에 이용되는 봉지제인 언더필(underfill) 수지를 통하여 반도체 디바이스들을 패키징하는 방법으로서, (a) 프리큐어링(precuring)한 언더필 수지의 표면에 전하 처리를 하고, 해당 표면에 필러(filler)를 흡착시키는 단계; (b) 범프(bump) 전극을 구비한 제 1 반도체 디바이스에 상기 범프 전극의 표면을 상기 필러와 동일한 전하로 처리하는 단계; (c) 상기 언더필 수지를 상기 제 1 반도체 디바이스의 범프 전극이 형성된 면에 라미네이션(lamination)하는 단계; 및 (d) 제 2 반도체 디바이스를 상기 라미네이션한 언더필 수지면에 접착시키고 언더필 수지를 큐어링(curing)하여 완전 경화하는 단계;를 포함한다.A semiconductor packaging method using an electromagnetic field according to the present invention for achieving the above object is a method for packaging the semiconductor devices through an underfill resin which is an encapsulant used in flip-chip semiconductor mounting, ( a) performing a charge treatment on the surface of the precured underfill resin and adsorbing a filler on the surface; (b) treating the surface of the bump electrode with the same charge as the filler in a first semiconductor device having a bump electrode; (c) laminating the underfill resin to a surface on which a bump electrode of the first semiconductor device is formed; And (d) adhering a second semiconductor device to the laminated underfill resin surface and curing the underfill resin to completely cure it.
바람직하게, 상기 단계 (c)는 라미네이션 시에 상기 언더필 수지의 필러와 상기 범프 전극이 전자기적 척력에 의해 적층되지 않고 동일한 층에 배열된다.Preferably, in step (c), the filler of the underfill resin and the bump electrode are arranged in the same layer without lamination by electromagnetic repulsive force during lamination.
또한, 상기 전하 처리는, 양전하 또는 음전하를 갖는 고분자 전해질 수용액에 침지시켜 양전하 또는 음전하가 하전되도록 하는 고분자 전해질 처리인 것이 바람직하다.In addition, the charge treatment is preferably a polymer electrolyte treatment that is immersed in an aqueous polymer electrolyte solution having a positive or negative charge so that the positive or negative charge is charged.
나아가, 상기 양전하를 갖는 고분자는 함질소 고분자이고, 폴리알릴아민하이드로클로라이드, 폴리디아릴디메틸암모늄클로라이드, 폴리라이신 및 폴리에틸렌이민 중 어느 하나인 것이 바람직하다.Furthermore, the positively charged polymer is a nitrogen-containing polymer, preferably polyallylamine hydrochloride, polydiaryldimethylammonium chloride, polylysine, or polyethyleneimine.
아울러, 상기 음전하를 갖는 고분자는 카르복시산기, 술폰산기, 질산기 및 인산기 중 어느 하나를 함유하는 고분자인 것이 바람직하다.In addition, the negatively charged polymer is preferably a polymer containing any one of a carboxylic acid group, a sulfonic acid group, a nitric acid group, and a phosphoric acid group.
특히, 상기 언더필 수지는 120℃ ~ 150℃ 사이에서 프리큐어링되고 200℃ ~ 250℃ 사이에서 완전 경화하는 특성을 갖는 고분자 수지인 것이 바람직하다.In particular, the underfill resin is preferably a polymer resin having a property of precure between 120 ℃ to 150 ℃ and completely cured between 200 ℃ to 250 ℃.
또한, 상기 언더필 수지는 에폭시 계, 폴리이미드 계, 폴리에스테르 계 및 폴리아크릴레이트 계 중 어느 하나의 고분자 수지인 것이 바람직하다.In addition, the underfill resin is preferably a polymer resin of any one of epoxy, polyimide, polyester and polyacrylate.
바람직하게, 상기 필러는, 실리카(SiO2), 실리콘(), 이산화티탄(), 폴리스티렌, 폴리메틸메타크릴레이트 중 어느 하나의 콜로이드 형태이다.Preferably, the filler is in the form of a colloid of any one of silica (SiO 2 ), silicon (), titanium dioxide (), polystyrene, and polymethyl methacrylate.
추가로, 상기 범프 전극은 금(Au), 크롬(Cr), 알루미늄(Al) 및 주석(Sn) 중 어느 하나의 물질로 이루어진 것이 바람직하다.In addition, the bump electrode is preferably made of any one material of gold (Au), chromium (Cr), aluminum (Al), and tin (Sn).
바람직하게, 상기 제 1 반도체 디바이스는 플립칩 또는 마이크로칩(microchip)이고, 상기 제 2 반도체 디바이스는 배선 기판(Substrate)이다.Preferably, the first semiconductor device is a flip chip or a microchip, and the second semiconductor device is a wiring substrate.
본 발명의 다른 측면에 따르면, 플립칩(flip-chip) 반도체 실장에 이용되는 봉지제인 언더필(underfill) 수지를 통하여 반도체 디바이스들을 패키징하는 방법으로서, (a) 제 1 반도체 디바이스에 언더필 수지를 코팅하고 프리큐어링(precuring)하는 단계; (b) 상기 프리큐어링한 언더필 수지의 표면에 전하 처리를 하고, 해당 표면에 필러(filler)를 흡착시키는 단계; (c) 범프 전극을 구비한 제 2 반도체 디바이스에 상기 범프(bump) 전극의 표면을 상기 필러와 동일한 전하로 처리하는 단계; 및 (d) 상기 언더필 수지가 코팅된 면과 상기 범프 전극면이 대향하도록 상기 제 1 반도체 디바이스와 상기 제 2 반도체 디바이스를 접착시키고 언더필 수지를 큐어링(curing)하여 완전 경화하는 단계;를 포함하는 전자기장을 이용한 반도체 패키징 방법이 제공된다.According to another aspect of the present invention, a method of packaging semiconductor devices through an underfill resin, which is an encapsulant used for flip-chip semiconductor mounting, comprising: (a) coating an underfill resin on a first semiconductor device; Precuring; (b) performing a charge treatment on the surface of the precured underfill resin and adsorbing a filler on the surface; (c) treating the surface of the bump electrode with the same charge as the filler in a second semiconductor device having a bump electrode; And (d) bonding the first semiconductor device and the second semiconductor device to face the underfill resin coated surface and the bump electrode surface, and curing the underfill resin to completely cure the underfill resin. A semiconductor packaging method using an electromagnetic field is provided.
바람직하게, 상기 단계 (d)는 접착 시에 상기 언더필 수지의 필러와 상기 범프 전극이 전자기적 척력에 의해 적층되지 않고 동일한 층에 배열된다.Preferably, the step (d) is carried out in which the filler of the underfill resin and the bump electrode are arranged in the same layer without being laminated by the electromagnetic repulsive force during adhesion.
본 발명의 또 다른 측면에 따르면, 플립칩(flip-chip) 반도체 실장에 이용되는 봉지제인 언더필(underfill) 수지를 통하여 반도체 디바이스들을 패키징하는 방법으로서, (a) 프리큐어링(precuring)한 언더필 수지의 표면에 전하 처리를 하고, 해당 표면에 필러(filler)를 흡착시키는 단계; (b) 범프(bump) 전극을 구비한 제 1 반도체 디바이스에 상기 범프 전극의 표면을 상기 필러와 동일한 전하로 처리하는 단계; (c) 상기 언더필 수지를 상기 제 1 반도체 디바이스의 범프 전극이 형성된 면에 라미네이션(lamination)하는 단계; (d) 제 2 반도체 디바이스의 표면에 필러 흡착과 전하처리가 이루어진 언더필 수지층을 형성하는 단계; 및 (e) 상기 제 1 반도체 디바이스와 상기 제 2 반도체 디바이스를 언더필 수지층이 서로 대향하도록 접착시키고 언더필 수지를 큐어링(curing)하여 완전 경화하는 단계;를 포함하는 전자기장을 이용한 반도체 패키징 방법이 제공된다.According to another aspect of the present invention, a method of packaging semiconductor devices through an underfill resin, which is an encapsulant used in flip-chip semiconductor mounting, comprising: (a) a method of precuring underfill resin Performing charge treatment on the surface and adsorbing a filler on the surface; (b) treating the surface of the bump electrode with the same charge as the filler in a first semiconductor device having a bump electrode; (c) laminating the underfill resin to a surface on which a bump electrode of the first semiconductor device is formed; (d) forming an underfill resin layer on the surface of the second semiconductor device where filler adsorption and charge treatment are performed; And (e) adhering the first semiconductor device and the second semiconductor device to each other so that an underfill resin layer faces each other, and curing the underfill resin to completely cure the underfill resin. do.
바람직하게, 상기 라미네이션시와 상기 반도체 디바이스 접착시에는 상기 언더필 수지의 필러와 상기 범프 전극이 전자기적 척력에 의해 적층되지 않고 동일한 층에 배열된다.Preferably, at the time of lamination and adhesion of the semiconductor device, the filler of the underfill resin and the bump electrode are arranged in the same layer without being laminated by electromagnetic repulsive force.
본 발명의 또 다른 측면에 따르면, 상기 방법에 의해 제조된 반도체 패키지가 제공된다.According to another aspect of the invention, there is provided a semiconductor package manufactured by the above method.
이하 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따러서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Prior to this, terms or words used in the present specification and claims should not be construed as being limited to the common or dictionary meanings, and the inventors should properly explain the concept of terms in order to best explain their own invention. Based on the principle that can be defined, it should be interpreted as meaning and concept corresponding to the technical idea of the present invention. Therefore, the embodiments described in the specification and the drawings shown in the drawings are only the most preferred embodiment of the present invention and do not represent all of the technical idea of the present invention, which can be replaced at the time of the present application It should be understood that there may be various equivalents and variations.
도 3은 본 발명의 일 실시예에 따른 전자기장을 이용한 반도체 패키징 방법에 의해 제조된 반도체 패키지의 단면을 나타낸 도면이다.3 is a cross-sectional view of a semiconductor package manufactured by a semiconductor packaging method using an electromagnetic field according to an exemplary embodiment of the present invention.
도 3에 도시된 바와 같이, 상기 반도체 패키지는, 일면에 범프 전극(115)을 구비한 제 1 반도체 디바이스(110)와, 일면에 제 2 전극을 구비한 제 2 반도체 디바이스(120) 및 상기 제 1 및 제 2 반도체 디바이스(110, 120) 사이에 개재되어 범프 전극(115)과 제 2 전극을 전기적으로 접속하는 필러(135)를 함유한 언더필 수지(130)를 포함한다.As illustrated in FIG. 3, the semiconductor package includes a
상기 제 1 반도체 디바이스(110)는 반도체 실장 공정에 의해 제 2 반도체 디바이스(120) 상에 실장되는 플립칩 또는 마이크로칩이며, 상지 범프 전극(115)은 소정 패턴의 미세 피치(Pitch)로 다수 배열되는 전극이다. 상기 범프 전극(115)은 구 형상의 솔더볼(solder ball) 또는 솔더범프(solder bump)이다. 또한, 상기 범프 전극(115)은 금(Au), 크롬(Cr), 알루미늄(Al), 주석(Sn) 등의 물질로 이루어진다.The
상기 제 2 반도체 디바이스(120)는 반도체 실장 공정에 의해 제 1 반도체 디바이스(110)와 전기적으로 접속되는 배선 기판(substrate)이며, 상기 제 2 전극은 범프 전극(115)과 동일한 패턴으로 다수 배열된 스트랩 전극 또는 패드 전극이다.The
상기 언더필 수지(130)는 반도체 봉지제 또는 반도체 접합용 고분자 수지로서, 기계적 특성을 보완하기 위한 필러(135)가 함유된다. 상기 언더필 수지(130)는 고분자 수지로 120℃ ~ 150℃ 사이에서 프리큐어링 가능하고, 200℃ ~ 250℃ 사이에서 완전 경화되는 특성을 갖는 고분자 수지가 사용된다. 상기 프리큐어링은 고분자 수지의 상태를 반경화 상태로 경화시키는 공정이다. 이러한 언더필 수지(130)로 는 에폭시 계, 폴리이미드 계, 폴리에스테르 계, 폴리아크릴레이트 계 등의 고분자 수지를 예로 들 수 있다. 본 발명의 실시예에서, 상기 언더필 수지(130)는 반도체 실장을 위한 접합 공정에서 큐어링 공정에 의해 완전 경화되어 두 반도체 디바이스(110, 120) 사이를 접합시킨다.The
상기 필러(135)는 상기 언더필 수지(130)에 함유되어 있으며, 두 반도체 디바이스(110, 120)가 접합시에 언더필 수지(130)의 기계적 특성 저하를 방지하고 보완하는 기능을 수행한다. 상기 필러(135)는 수지 내에 콜로이드 형태로 존재하고, 실리카(SiO2), 실리콘(Si), 이산화티탄(TiO2), 폴리스티렌, 폴리메틸메타크릴레이트 등이 이용될 수 있다.The
본 발명의 실시예에서, 상기 제 1 반도체 디바이스(110)와 상기 제 2 반도체 디바이스(120) 사이의 접합면에 상기 언더필 수지(130) 내에 포함된 필러(135)는 도면에서와 같이, 상기 범프 전극(115)에 수직으로 적층되지 않고 동일한 층에 배열된다. 즉, 상기 제 1 반도체 디바이스(110)에 구비된 범프 전극(115)과 상기 제 2 반도체 디바이스(120)의 패드 전극(미도시)의 접촉 부분에 필러(135)가 적층되지 않고, 범프 전극(115)들 사이의 수평면상에 배열된다. 이와 같은, 필러(135)와 범프 전극(115)의 배열 구조로 인해 패키징 공정 후에 반도체 패키지의 전기적 특성이 하락하지 않도록 하여 접합신뢰성을 유지할 수 있다.In the exemplary embodiment of the present invention, the
한편, 전술한 반도체 패키지에서 상기 범프 전극(115)이 제 1 반도체 디바이스(110)가 아닌 제 2 반도체 디바이스(120)에 구비될 수 있다. 즉, 기판에 범프 전 극이 구비될 수도 있고, 반도체 칩에 범프 전극이 구비될 수도 있다. 이는 반도체 패키징 공정 및 제조 공정에 따라 작업의 용이함을 감안하여 선택되어 구비될 수 있다.In the semiconductor package described above, the
그러면, 상술한 반도체 패키지를 제조하기 위한 패키징 방법 및 공정을 도 4 내지 도 7을 통하여 설명하기로 한다.Next, a packaging method and process for manufacturing the above-described semiconductor package will be described with reference to FIGS. 4 to 7.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 전자기장을 이용한 반도체 패키징 방법의 각 공정의 상태를 나타낸 도면이다.4 to 7 are diagrams showing the states of each process of the semiconductor packaging method using the electromagnetic field according to an embodiment of the present invention.
본 발명의 일 실시예에 따른 전자기장을 이용한 반도체 패키징 방법은 먼저, 도 4에서와 같이, 언더필 수지(130)를 프리큐어링 하여 반경화시키고, 표면에 전하 처리를 한다. 전하 처리후 해당 표면에 필러(135)를 흡착하여 언더필 수지층을 준비한다. 이때에 흡착된 상기 필러(135)와 프리큐어링한 언더필 수지(130)의 최외각측 표면은 양전하 또는 음전하로 하전 된다. 여기서, 상기 전하 처리는 상기 프리큐어링된 언더필 수지(135)를 양전하 또는 음전하를 갖는 고분자 전해질 수용액에 침지시켜 그 표면에 양전하 또는 음전하가 하전 되도록 처리하는 공정이다. 상기 전해질 수용액은 농도 1 mg/ml로 준비한다.In the semiconductor packaging method using the electromagnetic field according to the exemplary embodiment of the present invention, first, as shown in FIG. 4, the
다음으로, 범프 전극(115)을 구비한 제 1 반도체 디바이스(110)를 준비한다. 준비된 제 1 반도체 디바이스(110)의 범프 전극(115) 표면에 상술한 전하 처리를 한다. 이때에는 상기 필러(135)에 하전된 전하와 동일한 전하가 범프 전극(115) 표면에 하전 되도록 전하 처리를 한다.Next, the
상술한 전하 처리 공정의 고분자 전해질 수용액에서 양전하를 갖는 고분자로 는 함질소 고분자가 이용된다. 예를 들면, 폴리알릴아민하이드로클로라이드, 폴리디아릴디메틸암모늄클로라이드, 폴리라이신, 폴리에틸렌이민 등의 고분자가 이용될 수 있다. 또한, 음전하를 갖는 고분자로는 카르복시산기, 술폰산기, 질산기, 인산기 등을 함유하고 있는 고분자가 이용될 수 있다.Nitrogen-containing polymer is used as the polymer having a positive charge in the aqueous solution of the polymer electrolyte in the above-described charge treatment process. For example, polymers such as polyallylamine hydrochloride, polydiaryldimethylammonium chloride, polylysine, polyethyleneimine and the like can be used. As the polymer having a negative charge, a polymer containing a carboxylic acid group, a sulfonic acid group, a nitric acid group, a phosphoric acid group, or the like may be used.
이와 같이 처리된 제 1 반도체 디바이스(110)와 언더필 수지(130)는 라미네이션 접합 과정을 거치게 되는데, 이때에는 도 5에서와 같은 전자기적 척력이 작용하게 된다. 도 5를 참조하면, 범프 전극(115)이 음전하로 하전된 상태인 제 1 반도체 디바이스(110)에 음전하로 하전된 필러(135)가 표면에 흡착되어 있는 언더필 수지(130)를 라미네이션한다. 라미네이션 시에는 범프 전극(115)이 구비된 면과 필러(135)가 흡착된 면이 마주하도록 대향하여 접합한다. 이때에 상기 필러(135)와 범프 전극(115)에 각각 하전된 동일한 전하로 인하여 전자기적 척력이 작용하게 된다. 이로 인해 상기 언더필 수지(130)가 상기 제 1 반도체 디바이스(110) 상에 라미네이션된 이후에는 도 6에서와 같이, 상기 필러(135)와 범프 전극(115)은 수직방향으로 적층되지 않고 수평면상의 동일한 층에 배열하게 된다.The
도 6에서와 같이 제 1 반도체 디바이스(110) 상에 언더필 수지(130)가 라미네이션되면, 필러(135)는 제 1 반도체 디바이스(110) 면 부근에 위치하게 된다. 그런 다음으로는 도 7에서와 같이, 제 2 반도체 디바이스(120)를 준비하고, 라미네이션된 언더필 수지(130)의 타측면으로 접착시킨 다음, 해당 언더필 수지(130)를 큐어링하여 완전 경화시키는 공정을 진행한다. 이때에는 물론 상기 제 2 반도체 디바이스(120)의 패드 전극 부분과 제 1 반도체 디바이스(110)의 범프 전극(115)이 대 응되어 접속되도록 접착 또는 압착시켜 두 디바이스가 전기적인 접속이 이루어지게 함은 물론이다. 이상에서와 같은 반도체 패키징 공정을 거쳐 반도체 패키지가 완성된다. 또한, 상기 제 1 반도체 디바이스(110)가 기판이고 상기 제 2 반도체 디바이스가 반도체 칩일 수도 있고, 반대로 상기 제 1 반도체 디바이스(110)가 반도체 칩이고 상기 제 2 반도체 디바이스가 기판일 수도 있다. 이는 역시 패키징 공정 또는 제조 공정의 편리에 따라 선택적으로 이용될 수 있게 하기 위함이다.As shown in FIG. 6, when the
도 8 및 도 9를 통하여 본 발명에 따른 전자기장을 이용한 반도체 패키징 방법의 다른 실시예를 설명하기로 한다.Another embodiment of a semiconductor packaging method using an electromagnetic field according to the present invention will be described with reference to FIGS. 8 and 9.
본 발명의 다른 실시예로는, 도 6에서와 같이 제 1 반도체 디바이스(110)에 언더필 수지(130)가 라미네이션된 후에, 도 8에서와 같은 제 2 반도체 디바이스(120)를 준비한다. 다른 실시예에 따라 준비된 제 2 반도체 디바이스(120)는 그 표면에 언더필 수지를 코팅하고 전하 처리가 이루어진 후 필러(135)를 흡착하여 준비한다. 이렇게 준비된 제 2 반도체 디바이스(120)는 흡착된 필러(135)가 전하 처리로 인하여 양전하 또는 음전하가 하전되어 있다. 이때에 역시 상기 도 6에서의 범프 전극(115)에 하전된 전하와 동일한 전하로 필러(135)가 하전되도록 함은 물론이다. 여기서, 상기 제 2 반도체 디바이스(120)에 언더필 수지를 코팅하고 필러(135)를 흡착하는 면은 상기 제 1 반도체 디바이스(110)의 범프 전극(115)이 형성된 면과 접촉할 면이며, 패드 전극이 형성된 면이다.In another embodiment of the present invention, after the
이와 같이 준비된 제 2 반도체 디바이스(120)는 도 9에서와 같이 필러(135)가 흡착된 면이 상기 제 1 반도체 디바이스(110)에 대향되도록 하여 접합시킨다. 이때에도 역시 상기 범프 전극(115)과 상기 필러(135)는 동일한 전하가 하전되어 있기 때문에 서로 전자기적 척력이 작용하여 수직으로 적층되지 아니한다. 따라서 상기 제 2 반도체 디바이스(120)의 접촉면을 따라서 필러(135)가 배열되되 범프 전극(115)과의 접촉면에는 필러(135)가 배열되지 않는다. 또한, 압착을 통하여 제 2 반도체 디바이스(120)의 패드 전극(미도시)과 상기 제 1 반도체 디바이스(110)의 범프 전극(115)은 접촉이 되며 따라서 두 반도체 디바이스(110, 120)는 전기적으로 접속되는 상태이다. 물론 상술한바 대로 상기 제 1 반도체 디바이스(110)의 범프 전극(115)과 상기 제 2 반도체 디바이스(120)의 패드 전극은 서로 대응되도록 접합된다. 이와 같이 접합시킨 후에는 상기 언더필 수지(130)를 큐어링하여 완전 경화시키는 공정을 진행하여 반도체 패키징 공정은 완료된다.The
다음으로, 본 발명의 또 다른 실시예를 도 10을 통하여 설명한다.Next, another embodiment of the present invention will be described with reference to FIG.
도 10을 참조하면, 제 1 반도체 디바이스(110)의 범프 전극(115) 표면을 전하 처리하여 전하가 하전되도록 준비한다. 다음 제 2 반도체 디바이스(120)에 언더필 수지를 코팅하고 프리큐어링한 후, 언더필 수지(130)의 표면에 상기 범프 전극(115) 표면에 하전된 전하와 동일한 전하가 하전되도록 전하 처리를 한다. 전하 처리된 언더필 수지(130) 표면에 필러(135)를 흡착시켜 필러(135) 역시 동일한 전하가 하전되도록 한다. 이상에서와 같이 준비된 제 1 반도체 디바이스(110)와 제 2 반도체 디바이스(120)를 각각의 전극이 마주하도록 대향하여 서로 접합시킨다. 이때에는 범프 전극(115)과 필러(135)가 동일한 전하로 하전된 상태이기 때문에 전자기적 척력이 작용하여 서로 적층되지 않는다. 따라서, 범프 전극(115)과 제 2 반도 체 디바이스의 전극이 용이하게 접속될 수 있다. 두 반도체 디바이스(110, 120)를 접합시킨 이후에는 상기 언더필 수지(130)를 큐어링하여 완전 경화시키고 반도체 패키징 공정을 완료한다. 이상에서 설명한 본 실시예의 상세한 설명 중 다른 실시예의 설명과 중복되는 내용은 생략하였다.Referring to FIG. 10, the surface of the
본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.The terms or words used in this specification and claims are not to be construed as limiting in their usual or dictionary meanings, and the inventors may appropriately define the concept of terms in order to best explain their invention in the best way possible. It should be interpreted as meaning and concept corresponding to the technical idea of the present invention based on the principle that the present invention.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.Therefore, the embodiments described in the specification and the drawings shown in the drawings are only the most preferred embodiment of the present invention and do not represent all of the technical idea of the present invention, various modifications that can be replaced at the time of the present application It should be understood that there may be equivalents and variations.
상술한 바와 같이, 본 발명은 반도체 디바이스의 패키징 시에 언더필 수지와 범프 전극의 전하 처리를 통하여 전극 접속부위에 필러가 적층되는 현상을 방지하여 반도체 디바이스의 전기적 특성의 하락을 방지할 수 있는 효과를 제공한다.As described above, the present invention has the effect of preventing the stacking of fillers on the electrode connection portion through the charge treatment of the underfill resin and the bump electrode during packaging of the semiconductor device, thereby preventing the deterioration of electrical characteristics of the semiconductor device. to provide.
또한, 반도체 디바이스의 패키징 시 언더필 수지에 포함된 필러로 인해 패키징 후 완성된 반도체 패키지의 기계적 특성을 보완할 수 있는 효과를 제공한다.In addition, the filler contained in the underfill resin during packaging of the semiconductor device provides an effect that can complement the mechanical properties of the completed semiconductor package after packaging.
Claims (17)
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Application Number | Priority Date | Filing Date | Title |
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KR1020070013903A KR20080074589A (en) | 2007-02-09 | 2007-02-09 | Method for packaging semiconductor device by electrostatic and semiconductor package using the same |
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KR101036336B1 (en) * | 2008-04-02 | 2011-05-23 | 엘지이노텍 주식회사 | method of packaging semiconductor |
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KR102047025B1 (en) * | 2019-05-07 | 2019-12-02 | 엔젯 주식회사 | Underfill method and underfill apparatus of semiconductor package |
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2007
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