KR20080073814A - Method for controlling data lines for use in semiconductor memory device - Google Patents

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Abstract

A method for controlling a data line in a semiconductor memory device is provided to prevent or minimize sensing fail during a write operation and a continuous read operation. According to a method for controlling a data line in a semiconductor memory device, a first write operation is performed by inputting data through first data lines among data lines performing interleaving with each other. A second write operation is performed by inputting external data through second data lines except the first data lines, and the data during the first write operation is latched and supplied to the first data lines continuously at the same time. A read operation is performed through the first data lines. The data lines are global input/output lines(GIO) or local input/output lines(LIO). The first data lines and the second data lines are enabled by a column address at the same time.

Description

반도체 메모리 장치의 데이터 라인 제어방법{Method for controlling data lines for use in semiconductor memory device}Method for controlling data lines for semiconductor memory device

도 1은 종래의 반도체 메모리 장치에서의 데이터 라인 제어방법을 설명하기 위한 블록도이고,1 is a block diagram illustrating a data line control method in a conventional semiconductor memory device.

도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서의 데이터 라인 제어방법을 설명하기 위한 블록도이다.2 is a block diagram illustrating a data line control method in a semiconductor memory device according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

LIO : 로컬 입출력라인 GIO : 글로벌 입출력라인LIO: Local I / O Line GIO: Global I / O Line

CA11,CA11B : 컬럼 어드레스CA11, CA11B: Column Address

본 발명은 반도체 메모리 장치의 데이터 라인 제어방법에 관한 것으로, 더욱 구체적으로는 인터리브 동작시의 주파수 제한을 해결할 수 있는 반도체 메모리 장 치의 데이터 라인 제어방법에 관한 것이다.The present invention relates to a data line control method of a semiconductor memory device, and more particularly to a data line control method of a semiconductor memory device that can solve the frequency limitation during interleaving operation.

반도체 메모리 소자는 다수개의 메모리 뱅크로 구성되고, 개별 메모리 뱅크는 메모리 셀들의 집합으로 구성됨이 일반적이다. 소자 내에서 상기 메모리 뱅크가 위치하는 영역을 코어영역이라 하며, 메모리 뱅크를 위한 입출력라인으로 구성된 메모리 뱅크들 사이의 영역을 페리영역이라 한다.A semiconductor memory device is generally composed of a plurality of memory banks, and individual memory banks are generally composed of a set of memory cells. An area where the memory bank is located in the device is called a core area, and an area between memory banks configured as input / output lines for the memory bank is called a ferry area.

상기 페리영역으로부터 전달되는 데이터는 코어영역 경계에 위치하는 라이트 드라이버를 통해 코어영역 내부로 입력되고, 페리영역으로 출력할 데이터는 코어영역 경계에 위치하는 입출력 센스앰프를 통해 출력된다.Data transmitted from the ferry area is input into the core area through a write driver located at the core area boundary, and data to be output to the ferry area is output through an input / output sense amplifier located at the core area boundary.

통상적으로 데이터 입출력핀(DQ)을 통해 입력된 데이터를 코어영역으로 전달하기 위한 데이터 버스를 글로벌 입출력(IO) 버스(GIO)라 하며, 상기 라이트 드라이버 및/또는 입출력 센스앰프와 연결되어 코어영역 내부로 연결되는 코어 영역 내 데이터 라인 버스를 로컬입출력 버스(LIO)라고 한다.In general, a data bus for transferring data input through a data input / output pin (DQ) to a core area is called a global input / output (IO) bus (GIO), and is connected to the write driver and / or input / output sense amplifier to be inside the core area. The data line bus in the core area that is connected to the bus is called a local input / output bus (LIO).

로컬입출력 버스는 활성화시에는 서로 상반된 논리값의 전위를 가지며, 비활성화시에는 동일한 프리차지 전압을 유지하는 다수개의 로컬 입출력 라인쌍으로 이루어진다. 또한, 하나의 로컬 입출력 라인쌍은 특정된 하나의 드라이버/센스앰프에 연결되며, 하나의 로컬 입출력 라인쌍으로 입출력하는 데이터들은 특정 범위의 어드레스로 한정된 메모리 셀들에 액세스하는 데이터이다.The local I / O bus has potentials of opposite logic values when activated, and consists of a plurality of local input / output line pairs that maintain the same precharge voltage when deactivated. In addition, one local input / output line pair is connected to one specified driver / sense amplifier, and data input / output with one local input / output line pair are data for accessing memory cells defined with a specific range of addresses.

즉, 어떤 데이터가 어느 로컬IO 라인쌍을 통해 입출력되는 가는 데이터가 해당되는 어드레스를 보고 판단할 수 있다.In other words, which data is inputted or outputted through which local IO line pair may be determined based on the address corresponding to the data.

한편, 최근의 메모리 스펙은 입출력 데이터가 별도로 설정된 데이터 폭 옵션 에 따라 특정 입출력핀을 통해서만 출력되는 것을 요구하고 있다. 이에 따르면, 만약 16개의 입출력핀을 가지는 메모리 소자의 경우, X16 옵션이 설정되면, 16개의 입 출력핀을 통해 데이터가 입출력되며, X8 옵션이 설정되면, 8개의 입출력핀을 통해 데이터가 입출력되며, X4 옵션이 설정되면, 4개의 입출력핀을 통해 데이터가 입출력된다.Recent memory specifications, on the other hand, require that input and output data be output only through specific input and output pins, depending on the data width options set separately. According to this, in the case of a memory device having 16 input / output pins, if the X16 option is set, data is inputted and outputted through 16 input / output pins, and if the X8 option is set, data is inputted / outputted through 8 input / output pins, When the X4 option is set, data is input and output through the four input and output pins.

16개의 입출력핀을 가지는 메모리 소자 내 하나의 메모리 뱅크에는 동일한 개수인 16개의 로컬 입출력 라인쌍을 가지는데, X16 옵션이 설정된 경우에는 로컬입출력 라인쌍은 입출력핀에 하나씩 연결되며, X8 옵션이 설정된 경우에는 2개의 로컬 입출력 라인쌍이 하나의 입출력핀에 시분할적으로 연결되며, X4 옵션이 설정된 경우에는 4개의 로컬입출력라인쌍이 하나의 입출력핀에 시분할적으로 연결된다.One memory bank in a memory device with 16 input / output pins has the same number of 16 local input / output line pairs.When the X16 option is set, the local I / O line pairs are connected to the input / output pins one by one, and the X8 option is set. Two local I / O line pairs are time-divisionally connected to one I / O pin, and four local I / O line pairs are time-divisionally connected to one I / O pin when the X4 option is set.

4개의 뱅크로 구성되는 512M 제품의 한 뱅크의 메모리 구조에서 X16 의 경우 제13로우 어드레스(RA13)이 존재하지 않아 총 64개의 메모리 블록 중 2개의 메모리 Block 이 활성화 된다. 또한 하나의 메모리 블록에서 총 32개의 로컬 입출력 라인이 존재한다. 따라서 X16 으로 동작시에 두개의 블록이 활성화되므로 총 64개의 로컬 입출력 라인이 각기 글로벌 입출력 라인에 연결되어 총 64개의 데이터가 동시에 입출력된다. X16 동작이고, 내부에서 4비트 프리페치(Prefetch) 동작을 하므로 총 64개의 입출력 데이터가 동시에 동작하는 것이다.In the memory structure of one bank of 512M products consisting of four banks, in the case of X16, the thirteenth row address RA13 does not exist, so two memory blocks of a total of 64 memory blocks are activated. In addition, there are a total of 32 local I / O lines in one memory block. Therefore, when two blocks are activated during X16 operation, a total of 64 local I / O lines are connected to the global I / O lines, and a total of 64 data are input / output at the same time. It is X16 operation and 4 bit prefetch operation is performed internally, so 64 input / output data are operated simultaneously.

X16 과 달리 X8 동작에서는 제13로우어드레스(RA13)가 존재하며 64개의 메모리 블록들 중 하나의 메모리 블록만 활성화 되며, 따라서 동시에 동작하는 로컬 입출력 라인 32개가 각기 32개의 글로벌 입출력 라인에 연결되어 32개의 데이터가 한 꺼번에 동작한다.Unlike X16, in X8 operation, there is a thirteenth low address RA13, and only one memory block of the 64 memory blocks is activated. Thus, 32 local I / O lines operating simultaneously are connected to 32 global I / O lines, respectively. Data works all at once.

X4 제품은 X8 제품과 마찬가지로 제13로우어드레스(RA13)를 가지고 있어 64개 메모리 블록들 중 한개의 블록만 동작하며, 컬럼 어드레스가 한개가 더 많아 제11컬럼 어드레스(CA11;Column Address 11)을 가지고 있다. 상기 제11컬럼 어드레스를 이용하여 한개의 블록에서 발생하는 32개의 입출력 라인 중 1/2만 액세스하게 된다. 이에 따라 한꺼번에 동작하는 입출력 라인은 16개가 되어 X4 동작을 수행하게 된다.Like the X8, the X4 has a 13th low address (RA13), so only one block of 64 memory blocks operates, and the 11th column address (CA11; Column Address 11) has more column addresses. have. Only one half of the 32 input / output lines generated in one block are accessed using the eleventh column address. As a result, there are 16 input / output lines operating at the same time to perform X4 operation.

그러나, 이렇게 하나의 칩에 X4,X8,X16 을 동시에 구현하는 구조에서는 X4 동작시에 피할 수 없는 문제를 가지고 있다. 그것은 X4일 때 제11컬럼어드레스(CA11)로 구별되는 로컬 입출력 라인이 제11컬럼어드레스(CA11)로 제어할 수 없어 제11컬럼어드레스(CA11) 및 상보제11컬럼어드레스(CA11B)에 해당하는 로컬 입출력 라인이 모두 동작하게 되는 것이다. However, the structure of simultaneously implementing X4, X8, and X16 on one chip has an unavoidable problem during X4 operation. That is, when X4, the local I / O line distinguished by the eleventh column address CA11 cannot be controlled by the eleventh column address CA11, and thus the local corresponding to the eleventh column address CA11 and the complementary eleventh column address CA11B. I / O lines will all work.

즉 라이트(Write) 동작시 로컬 입출력 라인은 글로벌 입출력 라인과 스위치를 통해 연결되게 되는데, 이 스위치(LGIOMUX)를 제어하는 신호에 의해 제11컬럼어드레스(CA11) 및 상보제11컬럼어드레스(CA11B)에 해당하는 로컬 입출력 라인이 각기 자기의 글로벌 입출력 라인에 연결되게 된다. 물론 상기 스위치(LGIOMUX) 제어 신호에 상기 컬럼 어드레스 신호 정보를 추가하면 되지만, 하나의 라인이 더 추가되므로 칩 사이즈에 영향을 미치게 된다.That is, during write operation, the local input / output line is connected to the global input / output line through a switch, and the signal is controlled to the eleventh column address CA11 and the complementary eleventh column address CA11B by a signal controlling the switch (LGIOMUX). Corresponding local I / O lines are connected to their global I / O lines. Of course, the column address signal information may be added to the switch LGIOMUX control signal, but one more line is added to affect the chip size.

도 1에서 다시 이를 설명한다.This will be described again in FIG. 1.

도 1에 도시된 바와 같이, X4 동작에서 제11컬럼어드레스(CA11) 및 상보제11컬럼어드레스(CA11B)에 해당되는 로컬 입출력 라인이 서로 인터리브(Interleave)로 동작하면서 다음에 연속하여 리드동작이 수행되는 경우를 예로 들어 설명한다.As shown in FIG. 1, in the X4 operation, the local input / output lines corresponding to the eleventh column address CA11 and the complementary eleventh column address CA11B are interleaved with each other, and a read operation is subsequently performed. The case will be described as an example.

첫 번째 클럭에서 제11컬럼어드레스(CA11)에 대응되는 로컬 입출력 라인(LIO)을 통하여 데이터(WDIO) '0'을 라이트 한 후, 두 번째 클럭에서 상보 제11컬럼어드레스(CA11B)에 해당되는 로컬 입출력 라인(LIO)을 통하여 데이터(WDIO) '1'을 라이트 한다. 첫 번째 클럭에서 데이터 '0'의 라이트를 수행한 로컬 입출력 라인(LIO)은 데이터 '0'이 입력되어 구동되는 글로벌 입출력 라인(GIO;Global I/O)에 스위치(LGIOMUX)(10b)를 통하여 연결되어 있다. 다음 두번째 라이트 명령이 오기 전에 상기 스위치(LGIOMUX)(10b)는 오프된다. After writing the data WD 0 through the local I / O line LIO corresponding to the eleventh column address CA11 at the first clock, the local corresponding to the complementary eleventh column address CA11B at the second clock. The data WD1 is written through the input / output line LIO. The local I / O line (LIO) that has written the data '0' at the first clock is connected to the global I / O (GIO) where the data '0' is input and driven through the switch (LGIOMUX) 10b. It is connected. The switch (LGIOMUX) 10b is turned off before the next second write command.

따라서 상기 로컬 입출력 라인(LIO)은 글로벌 입출력 라인(GIO)과의 연결이 끊어지고, 로컬 입출력 프리차아지 회로 및 제어 신호에 의해 로컬 입출력 라인쌍(LIO/LIOB) 가 서로 이퀄라이즈 및 프리차아지 동작을 수행하게 되며, 로컬 입출력 라인쌍(LIO/LIOB)는 이퀄라이즈되어 있으며 적당한 전압 레벨로 프리차아지되고, 다음 리드 또는 라이트 동작에 대비하게 된다. Accordingly, the local input / output line LIO is disconnected from the global input / output line GIO, and local input / output line pairs LIO / LIOB are equalized and precharged by a local input / output precharge circuit and a control signal. The local I / O line pair (LIO / LIOB) is equalized, precharged to the appropriate voltage level, and prepared for the next read or write operation.

그러나, 두 번째 라이트 명령이 상보 제11컬럼 어드레스(CA11B)에 상응하는 로컬 입출력 라인(LIO)을 액세스하게 되면, 이퀄라이즈 또는 프리차아지되어 있던 제11컬럼 어드레스(CA11)에 대응되는 로컬 입출력 라인쌍(LIO/LIOB)이 스위치 LGIOMUX)(10b)를 다시 글로벌 입출력 라인과 연결되게 된다. 스위치(LGIOMUX) 제어 신호(LIOC)에 제11컬럼 어드레스(CA11)에 대한 정보가 없으므로, 상보 제11컬럼 어 드레스(CA11B)에 해당하는 로컬 입출력 라인(LIO)을 통하여 라이트동작이 수행된다하더라도, 제11컬럼 어드레스(CA11)에 대응되는 로컬 입출력 라인(LIO)도 글로벌 입출력 라인에 어쩔 수 없이 연결되게 된다.   However, when the second write command accesses the local input / output line LIO corresponding to the complementary eleventh column address CA11B, the local input / output line corresponding to the eleventh column address CA11 that has been equalized or precharged is performed. The pair LIO / LIOB connects the switch LGIOMUX 10b to the global input / output line again. Since there is no information on the eleventh column address CA11 in the switch LGIOMUX control signal LIOC, even if a write operation is performed through the local input / output line LIO corresponding to the complementary eleventh column address CA11B, The local input / output line LIO corresponding to the eleventh column address CA11 is also inevitably connected to the global input / output line.

이렇게 상보 제11컬럼 어드레스(CA11B)에 해당되는 로컬 입출력 라인을 통하여 라이트 동작을 수행하는 동안 제11컬럼 어드레스(CA11)의 스위치(LGIOMUX)(10b)는 턴 온되어 제11컬럼 어드레스(CA11)의 로컬 입출력 라인은 제11컬럼 어드레스(CA11)에 대응되는 글로벌 입출력 라인에 연결되어 있다. 그리고, 제11컬럼 어드레스(CA11)에 대응되는 글로벌 입출력 라인은 라이트 드라이버(20b)에 의해 구동되지 않으며, 리드시 전류를 약하게 공급하는 로드 트랜지스터(20b)에 의하여 천천히 전원전압으로 프리차아지 된다.The switch LGIOMUX 10b of the eleventh column address CA11 is turned on while the write operation is performed through the local input / output line corresponding to the complementary eleventh column address CA11B. The local input / output line is connected to the global input / output line corresponding to the eleventh column address CA11. The global input / output line corresponding to the eleventh column address CA11 is not driven by the write driver 20b, but is slowly precharged to the power supply voltage by the load transistor 20b which weakly supplies a current during read.

상기 로드 트랜지스터(20b)는 리드동작시를 위해 준비된 것으로 빠른 프리차아지를 수행하지 않는다. 제11컬럼 어드레스(CA11)에 대응되는 글로벌 입출력 라인은 첫번째 라이트 동작에서 디벨롭(Develop) 된 글로벌 입출력 라인쌍(GIO/GIOB) 간 전압차를 두 번째 클럭에서 천천히 프리차아지하게 된다. 이 때 두 번째 라이트 동작시 제11컬럼 어드레스(CA11)에 해당하는 로컬 입출력 라인은 이퀄라이즈 되어 있었으나, 스위치(LGIOMUX)(10b)를 통하여 다시 아직 이퀄라이즈되지 않은 글로벌 입출력 라인에 연결되게 되어 제11컬럼 어드레스(CA11)에 대응되는 로컬 입출력 라인쌍(LIO/LIOB)에는 다시 전압차이가 발생하게 된다. The load transistor 20b is prepared for a read operation and does not perform fast precharge. The global input / output line corresponding to the eleventh column address CA11 slowly precharges the voltage difference between the developed global input / output line pairs GIO / GIOB during the first write operation at the second clock. At this time, during the second write operation, the local input / output line corresponding to the eleventh column address CA11 was equalized, but is connected to the global input / output line which has not yet been equalized again through the switch (LGIOMUX) 10b. The voltage difference occurs again in the local input / output line pair LIO / LIOB corresponding to the column address CA11.

이렇게 로컬 입출력 라인쌍(LIO/LIOB)간에 발생한 전압 차이는 상기 로드 트랜지스터(20b)에 의하여 천천히 프리차아지 되는 글로벌 입출력 라인에 연결되어 두 번째 라이트 클럭동안 천천히 프리차아지 되게 된다. 이 때 두 번째 라이트 클럭의 구간이 짧으면, 다음 클럭에서 제11컬럼 어드레스(CA11)에 대응되는 로컬 입출력 라인을 통한 리드동작을 수행할 때 동작 주파수의 제한이 생기게 된다. The voltage difference generated between the local input / output line pairs LIO / LIOB is connected to the global input / output line which is slowly precharged by the load transistor 20b, and then slowly precharged during the second write clock. At this time, if the interval of the second write clock is short, the operation frequency is limited when the read operation is performed through the local input / output line corresponding to the eleventh column address CA11 at the next clock.

즉 두 번째 라이트 동작동안 로컬 입출력 라인이 프리차아지되는데 시간이 걸리며, 충분히 프리차아지 또는 이퀄라이즈되지 않은 상태에서 두 번째 라이트 동작이 종료되게 되고, 다음 명령에서 바로 제11컬럼 어드레스(CA11)에 대응되는 로컬 입출력 라인을 통하여 리드동작이 수행되게 되면, 리드 센싱 동작의 페일이 발생될 수 있다. That is, it takes time for the local I / O line to be precharged during the second write operation, and the second write operation is terminated in a state in which the pre-charged or not equalized is enough. When the read operation is performed through the corresponding local input / output line, a fail of the read sensing operation may occur.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 반도체 메모리 장치에서의 데이터 라인 제어방법을 제공하는 데 있다.Accordingly, it is an object of the present invention to provide a data line control method in a semiconductor memory device that can overcome the above-described conventional problems.

본 발명의 다른 목적은 동작 주파수의 제한을 해결할 수 있는 반도체 메모리 장치에서의 데이터 라인 제어방법을 제공하는 데 있다. Another object of the present invention is to provide a data line control method in a semiconductor memory device that can solve the limitation of an operating frequency.

본 발명의 또 다른 목적은 라이트 동작과 연속되는 리드동작시에 센싱 페일을 방지 또는 최소화할 수 있는 반도체 메모리 장치에서의 데이터 라인 제어방법을 제공하는 데 있다.Another object of the present invention is to provide a data line control method in a semiconductor memory device that can prevent or minimize sensing failure during a read operation and a read operation.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 반도체 메모리 장치의 데이터 라인 제어방법은, 서로 인터리브 동작을 하는 데이터 라인들 중 제1데이터 라인들을 통하여 데이터가 입력되어 제1라이트 동작이 수행되는 단계와; 상기 라이트 동작에 이용된 제1데이터 라인들을 제외한 다른 데이터 라인들인 제2데이터 라인들을 통해 외부 데이터가 입력되어 제2라이트 동작이 수행되고, 이와 동시에 상기 제1데이터 라인들에는 상기 제1라이트 동작시의 데이터가 래치되어 계속적으로 공급되는 단계와; 상기 제1데이터 라인들을 통하여 리드동작이 수행되는 단계를 구비한다.According to an embodiment of the present invention for achieving some of the above technical problem, the data line control method of a semiconductor memory device according to the present invention, the data is input through the first data line of the data lines interleaving each other Performing a first write operation; External data is input through second data lines, which are other data lines except for the first data lines used in the write operation, so that a second write operation is performed, and at the same time, the first data lines are operated during the first write operation. Data is latched and continuously supplied; And performing a read operation through the first data lines.

상기 데이터 라인들은 글로벌 입출력 라인들 또는 로컬 입출력 라인들일 수 있으며, 상기 제1데이터 라인들 및 상기 제2데이터 라인들은 컬럼 어드레스에 의해 동시에 인에이블 될 수 있다.The data lines may be global input / output lines or local input / output lines, and the first data lines and the second data lines may be simultaneously enabled by column addresses.

상기한 구성에 따르면, 동작주파수 제한을 해결할 수 있으며, 리드센싱 페일을 방지할 수 있다. According to the above configuration, it is possible to solve the operating frequency limitation, it is possible to prevent the read sensing failure.

이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다. DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, without any other intention than to provide a thorough understanding of the present invention to those skilled in the art.

도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서의 데이터 라인 제어방법을 설명하기 위한 블록도이다.2 is a block diagram illustrating a data line control method in a semiconductor memory device according to an embodiment of the present invention.

도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 데이터 라인 제어를 위해서 래치(130a,130b)를 더 구비한다. 상기 래치(130a,130b)는 글로벌 입출력 라인을 통하여 공급되는 라이트 데이터(DID)를 래 치하기 위한 것이다. As shown in FIG. 2, the semiconductor memory device according to the embodiment may further include latches 130a and 130b for data line control. The latches 130a and 130b are for latching write data DID supplied through a global input / output line.

상기 래치는 외부에서 라이트 드라이버(GIO DRV)(120a,120b)에 공급되는 라이트 데이터(DID)를 래치한다. 예를 들면, 이전 라이트 동작시에 입력되었던 라이트 데이터(WDIO)를 래치하여 유지한다. 즉 제11컬럼 어드레스(CA11)에 해당되는 로컬 입출력 라인을 통한 라이트 동작 수행시에 입력되었던 데이터를 그대로 유지함을 의미한다. 이를 위해서 상기 래치에는 상기 제11컬럼 어드레스(CA11)의 정보(PETCA11b,PETCA11)를 입력으로 하여, 입력 라이트 데이터가 다음 제11컬럼어드레스(CA11)에 해당하는 데이터로 변하기 전에 오프되어 더 이상 래치가 데이터를 받아들이지 않게 하는 래치드라이버(130a,130b)를 구비할 수 있다. 이에 따라 상기 래치는 계속 그 전 데이터 상태를 유지하게 한다.  The latch latches the write data DID supplied to the write drivers GIO DRV 120a and 120b from the outside. For example, the write data WDIO input during the previous write operation is latched and maintained. That is, it means that the data input when the write operation is performed through the local input / output line corresponding to the eleventh column address CA11 is maintained. To this end, the latch inputs the information (PETCA11b, PETCA11) of the eleventh column address CA11 to the latch, and turns off the input write data before changing to data corresponding to the next eleventh column address CA11. Latch drivers 130a and 130b may be provided to prevent data from being received. As a result, the latch continues to maintain its previous data state.

그리고, 종래 기술에서 제11컬럼 어드레스(CA11)를 이용하여 글로벌 입출력 라인(GIO0을 구동 또는 오프 하고 로드 트랜지스터(120b)를 턴온시키는 방법에서, 상기 제11컬럼 어드레스(CA11)에 관계없이 글로벌 입출력 라인을 통하여 이전 데이터(WDIO)를 입력받아 구동한다. 이렇게 되면 제11컬럼 어드레스(CA11) 인터리브 라이트 동작시 글로벌 입출력 라인을 그 전 데이터를 통하여 구동하게 되고, 스위치(LGIOMUX)를 통하여 로컬 입출력 라인(LIO)을 다시 구동하게 된다. In the prior art, in the method of driving or turning off the global input / output line GIO0 using the eleventh column address CA11 and turning on the load transistor 120b, the global input / output line regardless of the eleventh column address CA11 is used. In this case, the global input / output line is driven through the previous data during the eleventh column address CA11 interleave operation, and the local input / output line LIO is performed through the switch LGIOMUX. Will be driven again.

앞의 종래 기술의 문제점에서, 두 번째 라이트 동작에서 제1컬럼 어드레스(CA11)에 대응되는 글로벌 입출력 라인(GIO)은 로드 트랜지스터(120b)로 천천히 프리차아지 되지 않고 그 전 데이터를 유지하게 되며, 대응되는 로컬 입출력 라인은 프리차아지 되었다가 다이 그 전 데이터가 실리게 된다. 따라서 로컬 입출력 라 인은 그 쌍에 있어 충분한 전압차이가 발생한다. 다시 다음 리드 동작전에 충분히 전압차이가 발생한 상기 제11컬럼 어드레스(CA11)에 대응되는 로컬 입출력 라인(LIO)은 로컬 입출력 라인 프리차아지 신호에 의해 충분히 이퀄라이즈 또는 프리차아지되게 되므로 다음 리드동작시에 페일이 발생되지 않는다. 또한, 두 번째 라이트 동작 후 리드 동작상의 주파수 제한이 사라지게 된다. 이런 동작은 제11컬럼 어드레스(CA11)와 상보 제11컬럼어드레스(CA11B)에 의한 인터리브 동작이 일어나지 않은 것처럼 로컬 입출력 라인, 글로벌 입출력 라인들이 구동되게 되는 효과를 가진다.   In the above problem of the prior art, in the second write operation, the global input / output line GIO corresponding to the first column address CA11 is not precharged slowly to the load transistor 120b and retains the previous data. The corresponding local I / O line is precharged before the die data is loaded. As a result, local I / O lines have a sufficient voltage difference across the pair. The local input / output line LIO corresponding to the eleventh column address CA11 having a sufficient voltage difference before the next read operation is sufficiently equalized or precharged by the local input / output line precharge signal. Fails not to occur. In addition, after the second write operation, the frequency limit of the read operation disappears. This operation has the effect that local input / output lines and global input / output lines are driven as if the interleaving operation by the eleventh column address CA11 and the complementary eleventh column address CA11B does not occur.

상술한 바와 같이, 제11컬럼 어드레스(CA11)와 상보 제11컬럼어드레스(CA11B)에 의한 인터리브 동작시 선택되지 않은 글로벌 입출력 라인은 이전 데이터와 동일한 데이터를 통하여 구동되게 하고, 대응되는 로컬 입출력 라인을 구동함에 따라 다음 리드동작시에 풀리 디벨럽 되어있는 로컬 입출력 라인에서 빠른 프리차아지 또는 이퀄라이즈 동작이 일어나게 함에 따라, 주파수 제한이나 리드동작 페일을 방지할 수 있게 된다.As described above, in the interleaving operation by the eleventh column address CA11 and the complementary eleventh column address CA11B, the unselected global input / output lines are driven through the same data as the previous data, and the corresponding local input / output lines are selected. As a result of the driving, a fast precharge or equalize operation occurs at a local input / output line that is fully pulled during the next read operation, thereby preventing frequency limitation or read operation failure.

상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.  The description of the above embodiments is merely given by way of example with reference to the drawings for a more thorough understanding of the present invention, and should not be construed as limiting the present invention. In addition, it will be apparent to those skilled in the art that various changes and modifications can be made without departing from the basic principles of the present invention.

이상 설명한 바와 같이, 본 발명에 따르면, 제11컬럼 어드레스와 상보 제11컬럼어드레스에 의한 인터리브 동작시 선택되지 않은 글로벌 입출력 라인은 이전 데이터와 동일한 데이터를 통하여 구동되게 하고, 대응되는 로컬 입출력 라인을 구동함에 따라 다음 리드동작시에 풀리 디벨럽 되어있는 로컬 입출력 라인에서 빠른 프리차아지 또는 이퀄라이즈 동작이 일어나게 함에 따라, 주파수 제한이나 리드동작 페일을 방지할 수 있게 된다. As described above, according to the present invention, in the interleaving operation by the eleventh column address and the complementary eleventh column address, the unselected global I / O lines are driven through the same data as the previous data, and the corresponding local I / O lines are driven. As a result, a fast precharge or equalize operation may occur in a local input / output line that is fully pulled during the next read operation, thereby preventing frequency limitation or read operation failure.

Claims (3)

반도체 메모리 장치의 데이터 라인 제어방법에 있어서:In the data line control method of a semiconductor memory device: 서로 인터리브 동작을 하는 데이터 라인들 중 제1데이터 라인들을 통하여 데이터가 입력되어 제1라이트 동작이 수행되는 단계와;Performing a first write operation by inputting data through first data lines among the data lines interleaving each other; 상기 라이트 동작에 이용된 제1데이터 라인들을 제외한 다른 데이터 라인들인 제2데이터 라인들을 통해 외부 데이터가 입력되어 제2라이트 동작이 수행되고, 이와 동시에 상기 제1데이터 라인들에는 상기 제1라이트 동작시의 데이터가 래치되어 계속적으로 공급되는 단계와;External data is input through second data lines, which are other data lines except for the first data lines used in the write operation, so that a second write operation is performed, and at the same time, the first data lines are operated during the first write operation. Data is latched and continuously supplied; 상기 제1데이터 라인들을 통하여 리드동작이 수행되는 단계를 구비함을 특징으로 하는 데이터 라인 제어방법.And performing a read operation through the first data lines. 제1항에 있어서,The method of claim 1, 상기 데이터 라인들은 글로벌 입출력 라인들 또는 로컬 입출력 라인들임을 특징으로 하는 데이터 라인 제어방법.And the data lines are global input / output lines or local input / output lines. 제2항에 있어서,The method of claim 2, 상기 제1데이터 라인들 및 상기 제2데이터 라인들은 컬럼 어드레스에 의해 동시에 인에이블 됨을 특징으로 하는 데이터 라인 제어방법.And the first data lines and the second data lines are simultaneously enabled by column addresses.
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