KR20080067466A - 지연 동기 루프 - Google Patents

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KR20080067466A
KR20080067466A KR1020070004792A KR20070004792A KR20080067466A KR 20080067466 A KR20080067466 A KR 20080067466A KR 1020070004792 A KR1020070004792 A KR 1020070004792A KR 20070004792 A KR20070004792 A KR 20070004792A KR 20080067466 A KR20080067466 A KR 20080067466A
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Abstract

본 발명의 지연 동기 루프는 직렬 연결된 복수개의 지연 셀들을 구비하고 외부 클럭 신호쌍을 인가받아 복수개의 지연 동작 개시 신호들과 테스트 모드 설정 신호의 조합에 응답하여 지연동작을 수행할 소정 개수의 지연 셀들을 선택하고, 복수개의 출력 셀 선택신호들에 응답하여 출력 동작을 수행할 한 쌍의 지연 셀들을 선택하여 지연된 클럭 신호 쌍들과 위상 합성 클럭 신호 쌍들을 출력하는 지연 체인, 마지막 지연된 클럭 신호쌍을 인가받아 복수개의 지연 동작 개시 신호들 중 일부 비트의 지연 개시 신호들과 테스트 모드 설정 신호의 조합에 응답하여 마지막 지연된 클럭 신호 쌍의 듀티비가 왜곡이 발생할 경우 기준 위상 전압을 조절함으로써 상기 듀티비를 일정하게 보정하여 증폭하는 지연 셀 전류 증폭부, 지연 체인 및 상기 지연 셀 전류 증폭부가 동작을 할 때 필요한 바이어스 전류를 개별적으로 공급하는 바이어스부를 구비하는 것을 특징으로 한다. 따라서 본 발명에 의할 경우, 지연 동기 루프의 동작에 필요한 전류량을 복수 단계로 다양하게 최적화할 수 있어 소비되는 전력을 감소시킬 수 있고, 고속 동작시 듀티 스큐 현상을 방지할 수 있으며, 반도체 메모리 장치의 실리콘 레벨 테스트시 전류량을 다양하게 변화해 가면서 테스트할 수 있다.

Description

지연 동기 루프{delay locked loop}
도 1은 종래 기술에 따른 레지스터 제어 지연 동기 루프의 내부 블록도의 일부를 간략히 도시한 도면이다.
도 2는 종래 기술에 따른 레지스터 제어 지연 동기 루프 내 제1 지연 셀의 회로도이다.
도 3은 종래 기술에 따른 레지스터 제어 지연 동기 루프 내 지연 셀 전류 증폭부의 회로도이다.
도 4는 본 발명에 따른 레지스터 제어 지연 동기 루프의 내부 블록도의 일부를 간략히 도시한 도면이다.
도 5는 본 발명에 따른 레지스터 제어 지연 동기 루프 내 제1 지연 셀의 회로도이다.
도 6은 본 발명에 따른 레지스터 제어 지연 동기 루프 내 지연 셀 전류 증폭부의 회로도이다.
본 발명은 지연 동기 루프에 관한 것으로, 특히 동작하는데 필요한 전류의 소모를 감소시켜 전력 소모를 최소화하고 반도체 메모리 장치의 테스트를 다양하게 변화해 가면서 할 수 있도록 하는 지연 동기 루프에 관한 것이다.
반도체 메모리 장치와 메모리 콘트롤러 간의 데이터 전송과 같이 클록 신호에 동기시켜 데이터를 전송하는 입출력 방식에서는 버스의 부하가 커지고 전송 주파수가 빨라짐에 따라 클록 신호와 데이터 간의 시간적 동기를 이루는 것이 매우 중요하다. 이러한 목적으로 사용될 수 있는 회로로는 위상동기루프(Phase Locked Loop, PLL)및 지연 동기 루프(Delay Locked Loop, DLL)가 있다.
그 중에서 지연 동기 루프는 기존에 사용되어 온 위상고정루프(PLL)에 비해 잡음(noise)의 영향을 덜 받는 장점이 있어 SDRAM(Synchronous DRAM), DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 동기식 반도체 메모리에서 널리 사용되고 있으며, 그 중에서도 디지털 지연 동기 루프의 일종인 레지스터 제어 지연 동기 루프가 일반화되어 사용되고 있다.
레지스터 제어 지연 동기 루프는 외부 클럭 신호 쌍(clk,clkb)과 위상 지연된 클럭 신호 쌍의 위상차가 큰 경우에는 지연 체인에서 코어스 락 (coarse lock) 동작을 하고 위상차가 작은 경우에는 위상 합성기(phase interpolator)에서 파인 락(fine lock) 동작을 한다.
여기에서 락 (lock) 동작은 외부 클럭 신호 쌍과 지연 동기 루프를 통과하여 소정 시간 지연된 후 다시 피드 백된 출력 신호를 비교하여 동기시키는 것을 말하고, 이를 위해서는 지연 동기 루프에 안정적인 전원 공급이 보장되어야 한다. 하지만, 지연 동기 루프 인에이블 명령이 입력된 시점으로부터 락 (lock) 동작 수행이 시작되기 까지 실제로 주어진 시간은 충분하지 않은 반면, 지연 동기 루프 의 공급 전원은 지연 동기 루프 인에이블 명령이 인가되는 시점에서부터 원래의 전원 레벨로 안정되기까지는 많은 시간이 소요된다.
이때, 여러 가지 동작 모드에서 동작되는 동기식 반도체 메모리 장치에서는 소비 전류를 줄이기 위하여 지연 동기 루프의 동기 시간(lock time)과 동작 속도에 따라 지연 동기 루프를 턴 온 시키거나 턴 오프 시킬 수 있는데, 처음에 반도체 메모리 장치가 턴 온 되면 지연 동기 루프는 일정한 시간 후에 외부 클럭 신호 쌍에 동기 되고, 그 후에 파워 다운 모드(power down mode)에서 반도체 메모리 장치의 소비 전류를 줄이기 위하여 지연 동기 루프를 턴 오프 시킬 수 있다.
그러나 다시 지연 동기 루프가 턴 온 될 경우, 외부 클럭 신호 쌍의 위상에 지연 동기 루프의 출력 신호의 위상이 동기 되어야 하지만, 지연 동기 루프의 출력 신호의 위상이 동기 되는 데에는 시간이 걸리므로 소비 전류를 줄이기 위하여 자유롭게 지연 동기 루프를 턴 온 또는 턴 오프 하기 어려운 난점이 있다.
한편, 최근의 대부분의 전자기기에서 저전력화를 요구하는 경향에 맞추어 지연 동기 루프에서도 동일한 특성을 구현하면서도 소비 전력을 줄이려는 연구가 진행되고 있는데, 종래에는 지연 동기 루프 자체에 흐르는 전류를 줄이기 위하여 지연 동기 루프 내부의 바이어스(Bias) 회로의 전류 양을 직접 조절함으로써 복수개의 지연 셀들과 지연 셀 전류 증폭기의 후미 전류(Tail Current) 양을 제어하고 최 적화하여 왔다.
여기에서 후미 전류란 차동 증폭기 형태에서의 후단의 접지 전압에 연결되는 바이어스 트랜지스터에 흐르는 전류를 말하는데, 종래 기술의 경우 지연 동기 루프의 특성을 보장하기 위하여 최소의 값보다 다소 큰 전류 값으로 최적화 하였었다.
도 1은 종래 기술에 따른 레지스터 제어 지연 동기 루프의 내부 블록도의 일부를 간략히 도시한 도면으로서, 바이어스부(10), 지연 체인(20), 지연 셀 전류 증폭부(30), 및 위상 합성기(40)를 구비하고, 지연 체인(20)은 직렬 연결된 복수개의 지연 셀들(DC1 내지 DCN)로 구성된다.
도 1을 참조하여 종래 기술에 따른 레지스터 제어 지연 동기 루프 각 블록들의 기능을 설명하면 다음과 같다.
바이어스부(10)는 지연 동기 루프 내 아날로그 회로들이 동작을 할 때 파워 노이즈 등에 의해서 바이어스 레벨이 흔들림으로 인한 지연 셀들(DC1 내지 DCN)의 오동작을 방지하기 위해서 항상 일정한 전류 혹은 전압을 공급한다.
지연 체인(20)은 외부로부터 클럭 신호 쌍(clk,clkb)을 인가받아 복수개의 지연 동작 개시 신호들(on[1:N])에 응답하여 지연동작을 수행할 소정개수의 지연 셀들(DC1~DCx)을 선택하고, 복수개의 출력셀 선택신호들(cs[1:N])에 응답하여 출력 동작을 수행할 한 쌍의 지연 셀들(DCx-1,DCx)을 선택하여 지연된 위상을 가지는 클럭 신호 쌍과 위상 합성 클럭 신호 쌍들을 출력한다.
지연 셀 전류 증폭부(30)는 지연 체인(20)으로부터 지연된 클럭 신호 쌍들 중 마지막 지연된 클럭 신호쌍을 인가받아 지연 동작 개시 신호에 응답하여 입력 클럭의 듀티비가 왜곡이 발생할 경우 기준 위상 전압을 조절함으로써 듀티비를 일정하게 보정한다.
위상 합성기(40)는 지연 체인(20)으로부터 위상 합성 클럭 신호 쌍들(clk1_P 내지 clk3_P, clkb1_P 내지 clkb3_P)을 공통 신호 라인을 통해 인가받아 위상 합성 동작 수행여부와 지연 량을 결정하여 위상 가변량에 따라 서로 합성하여 내부 클럭 신호 쌍(iclk,clkb)을 발생한다.
다음으로, 도 2는 종래 기술에 따른 레지스터 제어 지연 동기 루프 내 제1 지연 셀의 회로도로서, 지연 동작 개시 신호(on[1])에 응답하여 지연동작을 수행하는 제1 및 제2 클럭 신호 지연부들(511,512)과, 출력 셀 선택신호(cs[1])에 응답하여 소정시간 지연된 위상 합성 클럭 신호 쌍(ck1_P,ckb1_P)을 발생하여 위상 합성기(도 1 참조)로 전송하는 클럭출력부(513)를 구비한다.
도 2를 참조하여 종래 기술에 따른 레지스터 제어 지연 동기 루프 내 지연 셀의 각 블록들의 기능을 설명하면 다음과 같다.
제1 클럭 지연부(511)는 지연 동작 개시 신호(on[1])의 인에이블 시에 턴 온되는 제1 트랜지스터(Q1)와, 제1 트랜지스터(Q1)의 온시에 클럭 신호 쌍(clk,clkb)을 소정 시간 지연하고 반전한 출력 신호 쌍(outb1'/out1')을 발생하는 제2 및 제3 트랜지스터(Q2,Q3), 파워 노이즈 등에 의해서 인가되는 전압 레벨의 흔들림을 방지하기 위해서 항상 일정한 전류 혹은 전압을 공급받는 제1 바이어스 트랜지스터(B1) 를 구비한다.
제2 클럭 지연부(512)는 지연 동작 개시 신호(on[1])의 인에이블 시에 온되는 제4 트랜지스터(Q4)와, 제4 트랜지스터(Q4)의 온시에 제1 클럭 지연부(511)의 출력 신호 쌍(outb1'/out1')을 다시 소정 시간 지연하고 반전하여 제1 출력 신호 쌍(sl1,slb1)을 발생하는 제5 및 제6 트랜지스터(Q5,Q6), 파워 노이즈 등에 의해서 인가되는 전압 레벨의 흔들림을 방지하기 위해서 항상 일정한 전류 혹은 전압을 공급받는 제2 바이어스 트랜지스터(B2)를 구비한다.
클럭출력부(513)는 지연 동작 개시 신호(on[1])의 인에이블 시에 온되는 제7 트랜지스터(Q7)와, 제7 트랜지스터(Q7)의 인에이블 시에 제1 클럭 지연부(511)의 출력 신호 쌍(outb1'/out1')을 다시 소정 시간 지연하고 반전하여 출력 신호 쌍(out1,outb1)을 발생하는 제8 및 제9 트랜지스터(Q8,Q9)와, 출력셀 선택신호(cs[1])에 응답하여 출력 신호 쌍(out1,outb1)으로부터 위상 합성 클럭 신호 쌍(ck1_P,ckb1_P)을 발생하는 제10 및 제11 트랜지스터(Q10,Q11), 파워 노이즈 등에 의해서 인가되는 전압 레벨의 흔들림을 방지하기 위해서 항상 일정한 전류 혹은 전압을 공급받는 제3 바이어스 트랜지스터(B3)를 구비한다.
도 2를 참조하여 종래 기술에 따른 레지스터 제어 지연 동기 루프 내 지연 셀의 동작을 설명하면 다음과 같다.
지연셀(DC1)은 지연 동작 개시 신호(on[1])에 응답하여 지연동작의 수행 여부를 결정하고, 지연동작 수행시에 클럭 신호 쌍(clk,clkb)이 인가되면, 제1 및 제2 클럭 지연부(511,512)를 통해 클럭 신호 쌍(clk,clkb)을 소정시간 지연한 출력 신호 쌍(out1,outb1)을 발생한 후, 출력 신호 쌍(sl1,slb1)을 통해 뒷단의 지연셀로 전송한다.
이러한 상태에서 출력셀 선택신호(cs[1])가 인에이블되면, 클럭출력부(513)의 제10 및 제1 트랜지스터(Q10,Q11)는 제8 및 제9 트랜지스터(Q8,Q9)에 의해 발생된 출력 신호 쌍(out1,outb1)에 응답하여 위상 합성 클럭 신호 쌍(ck1_P,ckb1_P)을 발생한다.
이때, 각 블록들이 동작을 할 때 파워 노이즈 등에 의해서 바이어스 레벨이 흔들림으로 인해 지연 셀들(DC1 내지 DCN)의 오동작되는 것을 방지하기 위해서 바이어스부(도1 참조)로부터 항상 일정한 전류 혹은 전압을 공급받는다.
다음으로, 도 3은 종래 기술에 따른 레지스터 제어 지연 동기 루프 내 지연 셀 전류 증폭부의 회로도로서, 제1 클럭 신호 증폭부(521), 제2 클럭 신호 증폭부(522), 기준 위상 전압 조절부(500)를 구비한다. 제1 및 제2 클럭 신호 증폭부들(521,522)의 구성 요소들은 도 2에 나타낸 종래 기술에 따른 지연 셀의 제1 및 제2 클럭 신호 지연부들(511,512)의 구성 요소들과 동일하므로 여기에서는 상세한 설명을 생략한다.
다만, 차이점은 클럭 출력부(513) 대신에 기준 위상 전압 조절부(500)가 존재하므로 제1 클럭 신호 증폭부(521)의 출력 신호들이 제2 클럭 신호 증폭부(512)와 기준 위상 전압 조절부(500)에 인가되는 동시에 커패시터들(C1, C2)로 종단된다는 점과, 다음 단의 지연 셀 전류 증폭부가 존재하지 않아 제2 클럭 신호 증폭 부(522)의 출력 신호들이 기준 위상 전압 조절부(500)에 인가되는 동시에 커패시터들(C3, C4)로 종단된다는 점이다.
도 3을 참조하여 종래 기술에 따른 레지스터 제어 지연 동기 루프 내 지연 셀 전류 증폭부 각 블록들의 기능을 설명하면 다음과 같다.
제1 및 제2 클럭 신호 증폭부들(521,522)의 기능은 도 2에 나타낸 종래 기술에 따른 지연 셀의 제1 및 제2 클럭 신호 지연부들(511,512)의 기능과 아울러 증폭 동작을 수행하는 것을 제외하고는 동일하므로 여기에서는 상세한 설명을 생략한다.
기준 위상 전압 조절부(500)는 지연 체인(20)으로부터 제1 클럭 신호 증폭부(521)의 입력 단으로 듀티비가 틀어진 입력이 인가되는 경우 제1 클럭 신호 증폭부(521)의 출력 신호들(outb1'/out1')과 제2 클럭 신호 증폭부(522)의 출력 신호들(out1,outb1)을 이용하여 지연 셀 전류 증폭부의 기준 위상 전압을 조절함으로써 틀어진 듀티비를 정확하게 보정하여 출력한다.
도 1 내지 도 3을 참조하여 종래 기술에 따른 레지스터 제어 지연 동기 루프의 동작을 설명하면 다음과 같다.
지연 체인(20) 내 복수개의 지연 셀들(DC1 내지 DCN) 중에서 제1 내지 제3 지연 셀들(DC1 내지 DC3)을 지연한다고 가정한다면, 복수개의 지연 동작 개시 신호들(on[1:N]) 중 제1 내지 제3 지연 동작 개시 신호들(on[1:3])만 턴 온되고 나머지 지연 동작 개시 신호들(on[4:N])은 턴 오프되며, 제1 내지 제3 출력셀 선택신호들(cs[1:3])만 턴 온되고 나머지 출력셀 선택신호들(cs[4:N])은 턴 오프된다.
지연 체인(20)은 외부로부터 클럭 신호 쌍(clk,clkb)을 인가받아 제1 내지 제3 지연 동작 개시 신호들(on[1:3])에 응답하여 지연동작을 수행할 제1 내지 제3 지연 셀들(DC1 내지 DC3)을 선택하고, 제1 내지 제3 출력셀 선택신호들(cs[1:3])에 응답하여 출력 동작을 수행할 제1 내지 제3 지연 셀들(DC1 내지 DC3)을 선택하여 지연된 위상을 가지는 클럭 신호쌍을 출력하는 동시에 위상 합성 클럭 신호 쌍들(ck1_P 내지 ck3_P, ckb1_P 내지 ckb3_P)을 발생한다.
위상 합성기(40)는 지연 체인(20)으로부터 위상 합성 클럭 신호 쌍들(ck1_P 내지 ck3_P, ckb1_P 내지 ckb3_P)을 공통 신호 라인을 통해 인가받아 위상 합성 동작 수행여부와 지연 량을 결정하여 위상 가변량에 따라 서로 합성하여 내부 클럭 신호 쌍(iclk,clkb)을 발생한다.
지연 셀 전류 증폭부(30)는 지연 체인(20) 내제1 내지 제3 지연 셀들(DC1 내지 DC3)에서 지연된 클럭 신호쌍을 인가받아 입력 클럭의 듀티비가 깨지는 경우 공통 노드를 움직여 듀티비를 일정하게 유지시킨다.
예를 들어, 지연 체인(20)으로부터 인가된 지연된 클럭 신호 쌍(IN/INB)의 듀티비가 45:55 로 틀어져서 입력된 경우에 기준 위상 전압 조절부(500)는 제1 클럭 신호 증폭부(521)의 출력 신호들(outb1'/out1')과 제2 클럭 신호 증폭부(522)의 출력 신호들(out1,outb1)을 이용하여 지연 셀 전류 증폭부(30)의 기준 위상 전압을 조절함으로써 틀어진 듀티비를 50:50 으로 정확하게 보정하여 출력한다.
즉, 증폭기 구조를 갖는 지연 셀 전류 펌핑 회로(미도시)의 출력 단자에 커패시턴스가 매우 큰 커패시터를 연결하여 지연 셀 전류를 여과(filtering)하고, 지 연 셀 전류 증폭부(30)의 입력 단자(slN, slbN)에 연결한 후에 증폭된 출력을 다시 지연 셀 전류 펌핑 회로에 입력하면 입력 클럭 신호 쌍의 듀티비가 50:50이 될 때 까지 지연 셀 전류의 전압 레벨은 벌어지게 된다.
그 후에 입력 클럭 신호 쌍의 듀티비가 50:50 이 되게 되면 지연 셀 전류 커패시터에 충전되는 전하와 방전되는 전하의 양이 같아져 지연 셀 전류는 일정한 전압 레벨을 유지하게 되어 지연 체인(20)을 통하여 지연된 외부 클럭 신호 쌍의 입력 듀티비가 깨지더라도 공통 노드(Common node) 전압 즉 기준 위상 전압을 조정하여 듀티비가 일정하게 맞추어 지게 된다.
이 모든 동작 과정에서 바이어스부(10)는 지연 동기 루프 내 아날로그 회로들인 지연 체인(20)과 지연 셀 전류 증폭부(30)가 동작을 할 때 파워 노이즈 등에 의해서 바이어스 레벨이 흔들림으로 인한 지연 셀들(DC1 내지 DCN)의 오동작을 방지하기 위해서 항상 일정한 전류 혹은 전압을 공급하는데, 종래에는 지연 동기 루프의 전체의 특성을 보장하기 위하여 지연 체인(20)과 지연 셀 전류 증폭부(30) 내 제1 내지 제3 바이어스 트랜지스터들에 흐르는 후미 전류를 최소의 값보다 필요 이상으로 다소 큰 전류 값으로 최적화 하였었다.
여기에서, 반도체 메모리 장치의 동작 모드에 따라 지연 동기 루프를 턴 온 또는 턴 오프 할 경우 지연 동기 루프 전체를 턴 온시키거나 턴 오프 시키게 되어 지연 동기 루프의 불필요한 부분까지 함께 턴 온 또는 턴 오프 시키게 되므로 반도체 메모리 장치의 전체 소비 전류를 증가시키는 문제가 있었다.
또한, 레지스터 제어 지연 동기 루프는 초기에 락킹(locking)을 이루는 과정 뿐만 아니라 락킹(locking)을 완료한 이후에도 계속 동작하게 되고, 복수개의 지연 셀들(DC1 내지 DCN)을 동작 시키기 위한 전류는 바이어스부(10)로부터의 바이스 전류를 미러링(Mirroring) 하여 공급받는다.
일반적으로 특정 지연 셀들이 선택 되어 질 때 지연 체인(20)으로 인가되는 온 신호가 하이 레벨로 천이하게 되면 선택된 특정 지연 셀들이 동작을 시작 하게 되는데, 고주파수 특성과 셀 지연 시간과는 서로 반비례 관계에 있고, 셀 지연 시간은 다시 바이어스 전류량과 서로 반비례 관계에 있으므로 바이어스 전류량 감소를 위하여 특정 지연 셀들의 선택 수단으로 온 신호만을 사용하게 되면 저주파수 동작시 지연 시간량을 만족시키기 위하여 지연 셀들의 저항 값을 증가시키게 되고 이로 인해 고주파수 듀티 스큐(Duty Skew) 현상이 발생하는 문제점이 있었다.
본 발명의 목적은 지연 개시 신호와 테스트 모드 설정 신호의 조합된 신호들을 이용하여 복수개의 지연 셀들과 지연 셀 전류 증폭부 내 흐르는 전류를 복수 단계로 다양하게 제어함으로써 동작에 필요한 전류량을 조절하여 소비되는 전력을 감소시키는 지연 동기 루프를 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명의 지연 동기 루프는 직렬 연결된 복수개의 지연 셀들을 구비하고 외부 클럭 신호쌍을 인가받아 복수개의 지연 동작 개시 신호들과 테스트 모드 설정 신호의 조합에 응답하여 지연동작을 수행할 소정 개수의 지연 셀들을 선택하고, 복수개의 출력 셀 선택신호들에 응답하여 출력 동작을 수행할 한 쌍의 지연 셀들을 선택하여 지연된 클럭 신호 쌍들과 위상 합성 클럭 신호 쌍들을 출력하는 지연 체인, 지연된 클럭 신호 쌍들 중 마지막 지연된 클럭 신호쌍을 인가받아 상기 복수개의 지연 동작 개시 신호들 중 일부 비트의 지연 개시 신호들과 상기 테스트 모드 설정 신호의 조합에 응답하여 상기 마지막 지연된 클럭 신호 쌍의 듀티비가 왜곡이 발생할 경우 기준 위상 전압을 조절함으로써 상기 듀티비를 일정하게 보정하여 증폭하는 지연 셀 전류 증폭부, 지연 체인 및 상기 지연 셀 전류 증폭부가 동작을 할 때 필요한 제1 및 제2 바이어스 전류를 개별적으로 공급하는 바이어스부를 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 지연 동기 루프는 상기 위상 합성 클럭 신호 쌍들을 공통 신호 라인을 통해 인가받아 위상 합성 동작 수행여부와 지연 량을 결정하여 위상 가변량에 따라 서로 합성하여 내부 클럭 신호쌍을 발생하는 위상 합성기를 더 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 지연 동기 루프의 상기 복수개의 지연셀들 각각은 외부 클럭 신호쌍을 인가받아 상기 복수개의 지연 동작 개시 신호들 중 한 비트의 지연 개시 신호에 응답하여 지연동작을 수행한 후에 제1 지연 클럭 신호쌍을 출력하는 제1 클럭 신호 지연부, 제1 지연 클럭 신호쌍을 인가받아 상기 한 비트의 지연 개시 신호에 응답하여 지연동작을 수행한 후에 제2 지연 클럭 신호쌍을 출력하는 제2 클럭 신호 지연부, 제1 지연 클럭 신호쌍을 인가받아 상기 복수개의 출력셀 선택신호들 중 한 비트의 출력셀 선택신호에 응답하여 소정시간 지연된 위상 합성 클럭 신호쌍을 발생하는 클럭 출력부, 한 비트의 지연 개시 신호와 상기 테스트 모드 설정 신호를 인가받아 논리곱 연산한 후에 출력하여 상기 제1 및 제2 클럭 신호 지연부들과 상기 클럭 출력부의 말단에 흐르는 후미 전류량을 제어하는 후미 전류 제어부를 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 지연 동기 루프의 상기 제1 클럭 신호 지연부는 한 비트의 지연 개시 신호의 인에이블 시에 턴 온되는 제1 트랜지스터, 일측이 상기 제1 트랜지스터의 일측에 병렬 연결되고 타측이 전원 전압에 연결되어 상기 제1 트랜지스터의 턴 온시에 상기 외부 클럭 신호 쌍 각각을 소정 시간 지연하고 반전된 상기 제1 지연 클럭 신호쌍을 발생하는 제2 및 제3 트랜지스터들, 제1 트랜지스터의 타측에 직렬 연결되고 상기 바이어스부로부터 상기 제1 바이어스 전류를 공급받는 제1 바이어스 트랜지스터, 제1 트랜지스터와 상기 제1 바이어스 트랜지스터의 직렬 연결과 병렬로 연결되어 상기 제1 클럭 신호 지연부의 상기 후미 전류량을 조절하는 제1 및 제2 NMOS 트랜지스터들의 직렬 연결을 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 지연 동기 루프의 상기 제2 클럭 지연부는 한 비트의 지연 개시 신호의 인에이블 시에 턴 온되는 제4 트랜지스터, 일측이 상기 제4 트랜지스터의 일측에 병렬 연결되고 타측이 전원 전압에 연결되어 상기 제4 트랜지스터의 턴 온시에 상기 제1 지연 클럭 신호 쌍 각각을 소정 시간 지연하고 반전된 상기 제2 지연 클럭 신호쌍을 발생하는 제5 및 제6 트랜지스터들, 제4 트랜지스터의 타측에 직렬 연결되고 상기 바이어스부로부터 상기 제1 바이어스 전류를 공급받는 제2 바이어스 트랜지스터, 제4 트랜지스터와 상기 제2 바이어스 트랜지스터의 직렬 연결과 병렬로 연결되어 상기 제2 클럭 신호 지연부의 말단에 흐르는 후미 전류량을 조절하는 제3 및 제4 NMOS 트랜지스터들의 직렬 연결을 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 지연 동기 루프의 상기 클럭 출력부는 한 비트의 지연 개시 신호의 인에이블 시에 턴 온되는 제7 트랜지스터, 일측이 상기 제7 트랜지스터의 일측에 병렬 연결되어 상기 제7 트랜지스터의 턴 온시에 상기 제1 지연 클럭 신호 쌍 각각을 소정 시간 지연하고 반전된 출력 클럭 신호쌍을 발생하는 제8 및 제9 트랜지스터들, 일측이 상기 제8 및 제9 트랜지스터들 각각의 타측에 직렬 연결되고 타측이 전원 전압에 연결되어 상기 하나의 출력 셀 선택신호에 응답하여 상기 출력 클럭 신호 쌍으로부터 상기 위상 합성 클럭 신호쌍을 발생하는 제10 및 제11 트랜지스터들, 제7 트랜지스터의 타측에 직렬 연결되고 상기 바이어스부로부터 상기 제1 바이어스 전류를 공급받는 제3 바이어스 트랜지스터, 제7 트랜지스터와 상기 제3 바이어스 트랜지스터의 직렬 연결과 병렬로 연결되어 상기 클럭 출력부의 말단에 흐르는 후미 전류량을 조절하는 제5 및 제6 NMOS 트랜지스터들의 직렬 연결을 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 지연 동기 루프의 상기 후미 전류 제어부는 한 비트의 지연 개시 신호와 상기 테스트 모드 설정 신호를 인가받아 논리곱 연산하여 출력하는 반논리곱 게이트, 반논리곱 게이트의 출력을 인가받아 레벨 값을 반전하여 출력하는 인버터를 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 지연 동기 루프의 상기 지연 셀 전 류 증폭부는 지연된 클럭 신호 쌍들 중 마지막 지연된 클럭 신호쌍을 인가받아 상기 복수개의 지연 동작 개시 신호들 중 일부 비트의 지연 개시 신호들에 응답하여 증폭 동작을 수행한 후에 제1 지연 클럭 신호쌍을 출력하는 제1 클럭 신호 증폭부, 제1 지연 클럭 신호쌍을 인가받아 상기 일부 비트의 지연 개시 신호들에 응답하여 증폭 동작을 수행한 후에 제2 지연 클럭 신호쌍을 출력하는 제2 클럭 신호 증폭부, 제1 및 제2 지연 클럭 신호 쌍들을 인가받아 상기 제1 지연 클럭 신호 쌍의 듀티비가 왜곡되어 인가된 경우 상기 지연 셀 전류 증폭부의 기준 위상 전압을 조절함으로써 상기 왜곡된 듀티비를 정확하게 보정하여 클럭 신호쌍을 출력하는 기준 위상 전압 조절부, 일부 비트의 지연 개시 신호들과 상기 테스트 모드 설정 신호를 인가받아 논리곱 연산한 후에 출력하여 상기 제1 및 제2 클럭 신호 증폭부들의 상기 후미 전류량을 제어하는 후미 전류 제어부를 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 지연 동기 루프의 상기 제1 클럭 신호 증폭부는 일부 비트의 지연 개시 신호들의 인에이블 시에 턴 온되는 제1 트랜지스터, 일측이 상기 제1 트랜지스터의 일측에 병렬 연결되고 타측이 전원 전압에 연결되어 상기 제1 트랜지스터의 턴 온시에 상기 외부 클럭 신호 쌍 각각을 증폭하고 반전된 상기 제1 지연 클럭 신호쌍을 발생하는 제2 및 제3 트랜지스터들, 제1 트랜지스터의 타측에 직렬 연결되고 상기 바이어스부로부터 상기 제2 바이어스 전류를 공급받는 제1 바이어스 트랜지스터, 제1 트랜지스터와 상기 제1 바이어스 트랜지스터의 직렬 연결과 병렬로 연결되어 상기 제1 클럭 신호 증폭부의 상기 후미 전류량을 조절하는 제1 및 제2 NMOS 트랜지스터들의 직렬 연결을 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 지연 동기 루프의 상기 제2 클럭 증폭부는 일부 비트의 지연 개시 신호들의 인에이블 시에 턴 온되는 제4 트랜지스터, 일측이 상기 제4 트랜지스터의 일측에 병렬 연결되고 타측이 전원 전압에 연결되어 상기 제4 트랜지스터의 턴 온시에 상기 제1 지연 클럭 신호 쌍 각각을 증폭하고 반전된 상기 제2 지연 클럭 신호쌍을 발생하는 제5 및 제6 트랜지스터들, 제4 트랜지스터의 타측에 직렬 연결되고 상기 바이어스부로부터 상기 제2 바이어스 전류를 공급받는 제2 바이어스 트랜지스터, 제4 트랜지스터와 상기 제2 바이어스 트랜지스터의 직렬 연결과 병렬로 연결되어 상기 제2 클럭 신호 지연부의 말단에 흐르는 후미 전류량을 조절하는 제3 및 제4 NMOS 트랜지스터들의 직렬 연결을 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 지연 동기 루프의 상기 후미 전류 제어부는 일부 비트의 지연 개시 신호들과 상기 테스트 모드 설정 신호를 인가받아 논리곱 연산하여 출력하는 반논리곱 게이트, 반논리곱 게이트의 출력을 인가받아 레벨 값을 반전하여 출력하는 인버터를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 지연 동기 루프를 설명하면 다음과 같다.
도 4는 본 발명에 따른 레지스터 제어 지연 동기 루프의 내부 블록도의 일부 를 간략히 도시한 도면으로서, 바이어스부(10), 지연 체인(200), 지연 셀 전류 증폭부(300), 및 위상 합성기(40)를 구비하고, 지연 체인(200)은 직렬 연결된 복수개의 지연 셀들(DC1 내지 DCN)로 구성된다.
도 4를 참조하여 본 발명에 따른 레지스터 제어 지연 동기 루프 각 블록들의 기능을 설명하면 다음과 같다.
바이어스부(10)가 일정한 전류 혹은 전압을 공급하는 기능, 위상 합성기(40)가 지연 체인(200)으로부터 위상 합성 클럭 신호 쌍들(ck1_P 내지 ck3_P, ckb1_P 내지 ckb3_P)을 인가받아 위상 가변량에 따라 합성하여 내부 클럭 신호 쌍(iclk,clkb)을 발생하는 기능은 도 1에 나타낸 종래 기술에 따른 레지스터 제어 지연 동기 루프와 동일하므로 여기에서는 상세한 설명을 생략한다.
차이점은 지연 체인(200)이 지연동작을 수행할 소정 개수의 지연 셀들을 선택하는데 있어서 복수개의 지연 동작 개시 신호들(on[1:N])과 아울러 테스트 모드 설정 신호(TMRS)를 인가받아 이들의 조합에 응답하여 선택한다는 점과, 지연 셀 전류 증폭부(300)가 기준 위상 전압을 조절하여 듀티비를 보정하는데 있어서 복수개의 지연 동작 개시 신호들(on[1:2])과 아울러 테스트 모드 설정 신호(TMRS)를 인가받아 이들의 조합에 응답하여 보정한다는 점이다.
다음으로, 도 5는 본 발명에 따른 레지스터 제어 지연 동기 루프 내 제1 지연 셀의 회로도로서, 제1 클럭 지연부(511-1), 제2 클럭 지연부(512-1), 클럭출력부(513-1), 후미 전류 제어부(100)를 구비하고, 후미 전류 제어부(100)는 NAND 게 이트(NAND)와 인버터(INV)로 구성된다.
도 5를 참조하여 본 발명에 따른 레지스터 제어 지연 동기 루프 내 제1 지연 셀의 각 블록들의 기능을 설명하면 다음과 같다.
후미 전류 제어부(100)는 지연 동작 개시 신호(on[1])와 테스트 모드 설정 신호(TMRS)를 인가받아 논리곱 연산한 후에 출력하여 제1 및 제2 클럭 신호 지연부들(511-1, 512-1)과 클럭출력부(513-1)의 후미 전류량을 제어한다.
제1 클럭 지연부(511-1)에서 제1 내지 제3 트랜지스터(Q1,Q2,Q3), 제1 바이어스 트랜지스터(B1)의 기능, 제2 클럭 지연부(511)에서 제4 내지 제6 트랜지스터(Q4,Q5,Q6), 제2 바이어스 트랜지스터(B2)의 기능, 클럭출력부(513-1)에서 제7 내지 제11 트랜지스터(Q7 내지 Q11), 제3 바이어스 트랜지스터(B3)의 기능은 도 2에 나타낸 종래 기술에 따른 제1 지연 셀에서의 기능과 동일하므로 여기에서는 상세한 설명을 생략한다.
차이점은 제1 클럭 지연부(511-1)의 제1 트랜지스터(Q1)와 제1 바이어스 트랜지스터(B1)의 직렬 연결과 병렬로 연결되는 제1 및 제2 NMOS 트랜지스터(N1,N2), 제2 클럭 지연부(511)의 제4 트랜지스터(Q4)와 제2 바이어스 트랜지스터(B2)의 직렬 연결과 병렬로 연결되는 제3 및 제4 NMOS 트랜지스터(N3,N4), 클럭출력부(513-1)의 제7 트랜지스터(Q7)와 제3 바이어스 트랜지스터(B3)의 직렬 연결과 병렬로 연결되는 제5 및 제6 NMOS 트랜지스터(N5,N6)가 후미 전류 제어부(100)의 출력 신호의 제어에 따라 각 블록들에 흐르는 후미 전류량을 각각 조절한다는 점이다.
이에 따라, 종래에 지연 동기 루프의 전체의 특성을 보장하기 위하여 바이어 스부(도 3 참조)로부터 공급받는 전류량을 지연 동작 개시 신호(on[1])의 제어만으로 2단계로 조절하여 최적화했던 것을 본 발명에서는 지연 동작 개시 신호(on[1])와 테스트 모드 설정 신호(TMRS)가 조합된 신호들을 이용하여 2단계 이상의 복수 단계로 보다 다양하게 최적화할 수 있게 된다.
다음으로, 도 6은 본 발명에 따른 레지스터 제어 지연 동기 루프 내 지연 셀 전류 증폭부의 회로도로서, 제1 클럭 신호 증폭부(521-1), 제2 클럭 신호 증폭부(522-1), 기준 위상 전압 조절부(500), 후미 전류 제어부(100)를 구비하고, 후미 전류 제어부(100)는 NAND 게이트(NAND)와 인버터(INV)로 구성된다.
제1 및 제2 클럭 신호 증폭부들(521-1, 522-1), 기준 위상 전압 조절부(500)의 구성 요소들과 각 블록들 간의 연결 관계는 도 3에 나타낸 종래 기술에 따른 지연 셀 전류 증폭부의 회로도와 동일하므로 여기에서는 상세한 설명을 생략한다.
도 6을 참조하여 종래 기술에 따른 레지스터 제어 지연 동기 루프 내 지연 셀 전류 증폭부 각 블록들의 기능을 설명하면 다음과 같다.
후미 전류 제어부(100)는 지연 동작 개시 신호(on[1:2])와 테스트 모드 설정 신호(TMRS)를 인가받아 논리곱 연산한 후에 출력하여 제1 및 제2 클럭 신호 증폭부들(521-1, 522-1)의 후미 전류량을 제어한다.
제1 클럭 신호 증폭부(521-1)에서 제1 내지 제3 트랜지스터(Q1,Q2,Q3), 제1 바이어스 트랜지스터(B1)의 기능, 제2 클럭 신호 증폭부(522-1)에서 제4 내지 제6 트랜지스터(Q4,Q5,Q6), 제2 바이어스 트랜지스터(B2)의 기능, 기준 위상 전압 조절 부(500)의 기능은 도 3에 나타낸 종래 기술에 따른 지연 셀 전류 증폭부에서의 기능과 동일하므로 여기에서는 상세한 설명을 생략한다.
차이점은 제1 클럭 신호 증폭부(521-1)의 제1 트랜지스터(Q1)와 제1 바이어스 트랜지스터(B1)의 직렬 연결과 병렬로 연결되는 제1 및 제2 NMOS 트랜지스터(N1,N2), 제2 클럭 신호 증폭부(522-1)의 제4 트랜지스터(Q4)와 제2 바이어스 트랜지스터(B2)의 직렬 연결과 병렬로 연결되는 제3 및 제4 NMOS 트랜지스터(N3,N4)가 후미 전류 제어부(100)의 출력 신호의 제어에 따라 각 블록들에 흐르는 후미 전류량을 조절한다는 점이다.
이에 따라, 종래에 지연 동기 루프의 전체의 특성을 보장하기 위하여 바이어스부(도 3 참조)로부터 공급받는 전류량을 지연 동작 개시 신호(on[1])의 제어만으로 2단계로 조절하여 최적화했던 것을 본 발명에서는 복수 비트의 지연 동작 개시 신호들(on[1:2])과 테스트 모드 설정 신호(TMRS)가 조합된 신호들을 이용하여 2단계 이상의 복수 단계로 보다 다양하게 최적화할 수 있게 된다.
도 4 내지 도 6을 참조하여 종래 기술에 따른 레지스터 제어 지연 동기 루프의 동작을 설명하면 다음과 같다.
상기 도 1 내지 도 3의 종래 기술의 실시예에서처럼 지연 체인(200) 내 복수개의 지연 셀들(DC1 내지 DCN) 중에서 제1 내지 제3 지연 셀들(DC1 내지 DC3)을 지연한다고 가정한다면, 복수개의 지연 동작 개시 신호들(on[1:N]) 중 제1 내지 제3 지연 동작 개시 신호들(on[1:3])만 턴 온되고 나머지 지연 동작 개시 신호들(on[4:N])은 턴 오프되며, 제1 내지 제3 출력셀 선택신호들(cs[1:3])만 턴 온되 고 나머지 출력셀 선택신호들(cs[4:N])은 턴 오프된다.
지연 체인(200)이 외부로부터 클럭 신호 쌍(clk,clkb)을 인가받아 제1 내지 제3 지연 동작 개시 신호들(on[1:3])과 제1 내지 제3 출력셀 선택신호들(cs[1:3])에 응답하여 제1 내지 제3 지연 셀들(DC1 내지 DC3)을 선택하여 지연된 위상을 가지는 클럭 신호 쌍 및 위상 합성 클럭 신호 쌍들(ck1_P 내지 ck3_P, ckb1_P 내지 ckb3_P)을 발생하는 동작, 위상 합성기(40)가 지연 체인(200)으로부터 위상 합성 클럭 신호 쌍들(ck1_P 내지 ck3_P, ckb1_P 내지 ckb3_P)을 인가받아 위상 가변량에 따라 서로 합성하여 내부 클럭 신호 쌍(iclk,clkb)을 발생하는 동작은 도 1 내지 도 3의 종래 기술의 실시예와 동일하다.
또한, 지연 셀 전류 증폭부(300)가 지연 체인(200) 내제1 내지 제3 지연 셀들(DC1 내지 DC3)에서 지연된 클럭 신호쌍을 인가받아 입력 클럭의 듀티비가 깨지는 경우 공통 노드를 움직여 듀티비를 일정하게 유지시키는 동작, 바이어스부(10)가 지연 체인(200)과 지연 셀 전류 증폭부(300)가 동작을 할 때 바이어스 레벨이 흔들림으로 인한 지연 셀들의 오동작을 방지하기 위해서 항상 일정한 전류 혹은 전압을 공급하는 동작도 도 1 내지 도 3의 종래 기술의 실시예와 동일하므로 여기에서는 상세한 설명을 생략한다.
차이점은, 종래에는 바이어스부(10)가 지연 동기 루프의 전체의 특성을 보장하기 위하여 지연 체인(200)과 지연 셀 전류 증폭부(300) 내 제1 내지 제3 바이어스 트랜지스터들(B1 내지 B3)에 흐르는 후미 전류를 지연 동작 개시 신호(on[1])의 제어만으로 2단계로 조절하여 최적화했던 것을 본 발명에서는 복수 비트의 지연 동 작 개시 신호들(on[1:N])과 테스트 모드 설정 신호(TMRS)가 조합된 신호들을 이용하여 2단계 이상의 복수 단계로 보다 다양하게 최적화할 수 있다는 점이다.
따라서, 반도체 메모리 장치의 동작 모드에 따라 지연 동기 루프를 턴 온 또는 턴 오프 할 경우 지연 동기 루프 전체를 턴 온시키거나 턴 오프 시키지 않고 지연 체인(200)내 복수개의 지연 셀들(DC1 내지 DCN)과 지연 셀 전류 증폭부(300)를 개별적으로 턴 온시키거나 턴 오프 시킴으로써 반도체 메모리 장치의 전체 소비 전류를 감소시킬 수가 있다.
또한, 바이어스 전류량 감소를 위하여 특정 지연 셀들의 선택 수단으로 지연 동작 개시 신호(on[1:2])와 테스트 모드 설정 신호(TMRS)가 조합된 신호들을 이용하여 지연 체인(200)과 지연 셀 전류 증폭부(300) 내 흐르는 후미 전류를 2단계 이상의 복수 단계로 보다 다양하게 최적화할 수 있어 저주파수 동작시 지연 셀들의 저항 값을 증가시킬 필요가 없어 고주파수 듀티 스큐 현상을 방지할 수 있게 된다.
한편, 본 발명의 테스트 모드 설정 신호(TMRS)와 아울러 모드 레지스터 셋 신호를 이용하여 반도체 메모리 장치의 캐스 레이턴시(CAS Latency)와 같은 동작 속도 정보를 인가받아 저주파수 환경에서 복수개의 지연 셀들과 지연 셀 전류 증폭부 내 흐르는 전류를 가변시켜 동작에 필요한 전류량을 감소시키면서 종래의 지연 셀들의 저항 값 증가로 인한 지연 셀 개수 증가의 제한을 극복하여 지연 셀 개수를 증가시킬 수 있다.
즉, 캐스 레이턴시가 작은 고주파 동작의 경우 복수개의 지연 셀들과 지연 셀 전류 증폭부 내 흐르는 전류량을 증가시킴으로써 적은 수의 지연 셀들을 선택하 여 지연 량을 감소시키고, 캐스 레이턴시가 큰 저주파 동작의 경우 복수개의 지연 셀들과 지연 셀 전류 증폭부 내 흐르는 전류량을 감소시킴으로써 많은 수의 지연 셀들을 선택하여 지연 량을 증가시킬 수 있다.
또한, 종래에는 반도체 메모리 장치의 실리콘 레벨 테스트시 지연 동기 루프의 기본적인 특성이 저하되는 경우 인가되는 전류량을 증가시켜 문제점을 극복하였으나 본 발명에서는 복수개의 지연 셀들과 지연 셀 전류 증폭부를 개별적으로 제어함으로써 상기 문제점을 극복하기 위해 소비되는 전류를 절감시킬 수가 있고, 지연 동작 개시 신호와 아울러 테스트 모드 설정 신호가 조합된 신호들을 이용하므로 반도체 메모리 장치의 실리콘 레벨 테스트시 여러 가지 옵션(Option)을 설정하여 지연 동기 루프의 전류량을 다양하게 변화해 가면서 테스트할 수 있음은 당연하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 지연 동기 루프는 지연 개시 신호와 테스트 모드 설정 신호의 조합된 신호들을 이용하여 동작에 필요한 전류량을 복수 단계로 다양하게 최적화할 수 있어 소비되는 전력을 감소시킬 수 있고, 고속 동작시 듀티 스큐 현상을 방지할 수 있으며, 반도체 메모리 장치의 실리콘 레벨 테스트시 전류량을 다양하게 변화해 가면서 테스트할 수 있다.

Claims (11)

  1. 직렬 연결된 복수개의 지연 셀들을 구비하고 외부 클럭 신호쌍을 인가받아 복수개의 지연 동작 개시 신호들과 테스트 모드 설정 신호의 조합에 응답하여 지연동작을 수행할 소정 개수의 지연 셀들을 선택하고, 복수개의 출력 셀 선택신호들에 응답하여 출력 동작을 수행할 한 쌍의 지연 셀들을 선택하여 지연된 클럭 신호 쌍들과 위상 합성 클럭 신호 쌍들을 출력하는 지연 체인;
    상기 지연된 클럭 신호 쌍들 중 마지막 지연된 클럭 신호쌍을 인가받아 상기 복수개의 지연 동작 개시 신호들 중 일부 비트의 지연 개시 신호들과 상기 테스트 모드 설정 신호의 조합에 응답하여 상기 마지막 지연된 클럭 신호 쌍의 듀티비가 왜곡이 발생할 경우 기준 위상 전압을 조절함으로써 상기 듀티비를 일정하게 보정하여 증폭하는 지연 셀 전류 증폭부;
    상기 지연 체인 및 상기 지연 셀 전류 증폭부가 동작을 할 때 필요한 제1 및 제2 바이어스 전류를 개별적으로 공급하는 바이어스부를 구비하는 것을 특징으로 하는 지연 동기 루프.
  2. 제1항에 있어서,
    상기 지연 동기 루프는
    상기 위상 합성 클럭 신호 쌍들을 공통 신호 라인을 통해 인가받아 위상 합성 동작 수행여부와 지연 량을 결정하여 위상 가변량에 따라 서로 합성하여 내부 클럭 신호쌍을 발생하는 위상 합성기를 더 구비하는 것을 특징으로 하는 지연 동기 루프.
  3. 제1항에 있어서,
    상기 복수개의 지연셀들 각각은
    상기 외부 클럭 신호쌍을 인가받아 상기 복수개의 지연 동작 개시 신호들 중 한 비트의 지연 개시 신호에 응답하여 지연동작을 수행한 후에 제1 지연 클럭 신호쌍을 출력하는 제1 클럭 신호 지연부;
    상기 제1 지연 클럭 신호쌍을 인가받아 상기 한 비트의 지연 개시 신호에 응답하여 지연동작을 수행한 후에 제2 지연 클럭 신호쌍을 출력하는 제2 클럭 신호 지연부;
    상기 제1 지연 클럭 신호쌍을 인가받아 상기 복수개의 출력셀 선택신호들 중 한 비트의 출력셀 선택신호에 응답하여 소정시간 지연된 위상 합성 클럭 신호쌍을 발생하는 클럭 출력부;
    상기 한 비트의 지연 개시 신호와 상기 테스트 모드 설정 신호를 인가받아 논리곱 연산한 후에 출력하여 상기 제1 및 제2 클럭 신호 지연부들과 상기 클럭 출력부의 말단에 흐르는 후미 전류량을 제어하는 후미 전류 제어부를 구비하는 것을 특징으로 하는 지연 동기 루프.
  4. 제3항에 있어서,
    상기 제1 클럭 신호 지연부는
    상기 한 비트의 지연 개시 신호의 인에이블 시에 턴 온되는 제1 트랜지스터;
    일측이 상기 제1 트랜지스터의 일측에 병렬 연결되고 타측이 전원 전압에 연결되어 상기 제1 트랜지스터의 턴 온시에 상기 외부 클럭 신호 쌍 각각을 소정 시간 지연하고 반전된 상기 제1 지연 클럭 신호쌍을 발생하는 제2 및 제3 트랜지스터들;
    상기 제1 트랜지스터의 타측에 직렬 연결되고 상기 바이어스부로부터 상기 제1 바이어스 전류를 공급받는 제1 바이어스 트랜지스터;
    상기 제1 트랜지스터와 상기 제1 바이어스 트랜지스터의 직렬 연결과 병렬로 연결되어 상기 제1 클럭 신호 지연부의 상기 후미 전류량을 조절하는 제1 및 제2 NMOS 트랜지스터들의 직렬 연결을 구비하는 것을 특징으로 하는 지연 동기 루프.
  5. 제4항에 있어서,
    상기 제2 클럭 지연부는
    상기 한 비트의 지연 개시 신호의 인에이블 시에 턴 온되는 제4 트랜지스터;
    일측이 상기 제4 트랜지스터의 일측에 병렬 연결되고 타측이 전원 전압에 연결되어 상기 제4 트랜지스터의 턴 온시에 상기 제1 지연 클럭 신호 쌍 각각을 소정 시간 지연하고 반전된 상기 제2 지연 클럭 신호쌍을 발생하는 제5 및 제6 트랜지스터들;
    상기 제4 트랜지스터의 타측에 직렬 연결되고 상기 바이어스부로부터 상기 제1 바이어스 전류를 공급받는 제2 바이어스 트랜지스터;
    상기 제4 트랜지스터와 상기 제2 바이어스 트랜지스터의 직렬 연결과 병렬로 연결되어 상기 제2 클럭 신호 지연부의 말단에 흐르는 후미 전류량을 조절하는 제3 및 제4 NMOS 트랜지스터들의 직렬 연결을 구비하는 것을 특징으로 하는 지연 동기 루프.
  6. 제5항에 있어서,
    상기 클럭 출력부는
    상기 한 비트의 지연 개시 신호의 인에이블 시에 턴 온되는 제7 트랜지스터;
    일측이 상기 제7 트랜지스터의 일측에 병렬 연결되어 상기 제7 트랜지스터의 턴 온시에 상기 제1 지연 클럭 신호 쌍 각각을 소정 시간 지연하고 반전된 출력 클럭 신호쌍을 발생하는 제8 및 제9 트랜지스터들;
    일측이 상기 제8 및 제9 트랜지스터들 각각의 타측에 직렬 연결되고 타측이 전원 전압에 연결되어 상기 하나의 출력 셀 선택신호에 응답하여 상기 출력 클럭 신호 쌍으로부터 상기 위상 합성 클럭 신호쌍을 발생하는 제10 및 제11 트랜지스터들;
    상기 제7 트랜지스터의 타측에 직렬 연결되고 상기 바이어스부로부터 상기 제1 바이어스 전류를 공급받는 제3 바이어스 트랜지스터;
    상기 제7 트랜지스터와 상기 제3 바이어스 트랜지스터의 직렬 연결과 병렬로 연결되어 상기 클럭 출력부의 말단에 흐르는 후미 전류량을 조절하는 제5 및 제6 NMOS 트랜지스터들의 직렬 연결을 구비하는 것을 특징으로 하는 지연 동기 루프.
  7. 제3항에 있어서,
    상기 후미 전류 제어부는
    상기 한 비트의 지연 개시 신호와 상기 테스트 모드 설정 신호를 인가받아 논리곱 연산하여 출력하는 반논리곱 게이트;
    상기 반논리곱 게이트의 출력을 인가받아 레벨 값을 반전하여 출력하는 인버터를 구비하는 것을 특징으로 하는 지연 동기 루프.
  8. 제1항에 있어서,
    상기 지연 셀 전류 증폭부는
    상기 지연된 클럭 신호 쌍들 중 마지막 지연된 클럭 신호쌍을 인가받아 상기 복수개의 지연 동작 개시 신호들 중 일부 비트의 지연 개시 신호들에 응답하여 증폭 동작을 수행한 후에 제1 지연 클럭 신호쌍을 출력하는 제1 클럭 신호 증폭부;
    상기 제1 지연 클럭 신호쌍을 인가받아 상기 일부 비트의 지연 개시 신호들에 응답하여 증폭 동작을 수행한 후에 제2 지연 클럭 신호쌍을 출력하는 제2 클럭 신호 증폭부;
    상기 제1 및 제2 지연 클럭 신호 쌍들을 인가받아 상기 제1 지연 클럭 신호 쌍의 듀티비가 왜곡되어 인가된 경우 상기 지연 셀 전류 증폭부의 기준 위상 전압을 조절함으로써 상기 왜곡된 듀티비를 정확하게 보정하여 클럭 신호쌍을 출력하는 기준 위상 전압 조절부;
    상기 일부 비트의 지연 개시 신호들과 상기 테스트 모드 설정 신호를 인가받아 논리곱 연산한 후에 출력하여 상기 제1 및 제2 클럭 신호 증폭부들의 상기 후미 전류량을 제어하는 후미 전류 제어부를 구비하는 것을 특징으로 하는 지연 동기 루프.
  9. 제8항에 있어서,
    상기 제1 클럭 신호 증폭부는
    상기 일부 비트의 지연 개시 신호들의 인에이블시에 턴 온되는 제1 트랜지스터;
    일측이 상기 제1 트랜지스터의 일측에 병렬 연결되고 타측이 전원 전압에 연결되어 상기 제1 트랜지스터의 턴 온시에 상기 외부 클럭 신호쌍 각각을 증폭하고 반전된 상기 제1 지연 클럭 신호쌍을 발생하는 제2 및 제3 트랜지스터들;
    상기 제1 트랜지스터의 타측에 직렬 연결되고 상기 바이어스부로부터 상기 제2 바이어스 전류를 공급받는 제1 바이어스 트랜지스터;
    상기 제1 트랜지스터와 상기 제1 바이어스 트랜지스터의 직렬 연결과 병렬로 연결되어 상기 제1 클럭 신호 증폭부의 상기 후미 전류량을 조절하는 제1 및 제2 NMOS 트랜지스터들의 직렬 연결을 구비하는 것을 특징으로 하는 지연 동기 루프.
  10. 제9항에 있어서,
    상기 제2 클럭 증폭부는
    상기 일부 비트의 지연 개시 신호들의 인에이블시에 턴 온되는 제4 트랜지스터;
    일측이 상기 제4 트랜지스터의 일측에 병렬 연결되고 타측이 전원 전압에 연결되어 상기 제4 트랜지스터의 턴 온시에 상기 제1 지연 클럭 신호쌍 각각을 증폭하고 반전된 상기 제2 지연 클럭 신호쌍을 발생하는 제5 및 제6 트랜지스터들;
    상기 제4 트랜지스터의 타측에 직렬 연결되고 상기 바이어스부로부터 상기 제2 바이어스 전류를 공급받는 제2 바이어스 트랜지스터;
    상기 제4 트랜지스터와 상기 제2 바이어스 트랜지스터의 직렬 연결과 병렬로 연결되어 상기 제2 클럭 신호 지연부의 말단에 흐르는 후미 전류량을 조절하는 제3 및 제4 NMOS 트랜지스터들의 직렬 연결을 구비하는 것을 특징으로 하는 지연 동기 루프.
  11. 제8항에 있어서,
    상기 후미 전류 제어부는
    상기 일부 비트의 지연 개시 신호들와 상기 테스트 모드 설정 신호를 인가받아 논리곱 연산하여 출력하는 반논리곱 게이트;
    상기 반논리곱 게이트의 출력을 인가받아 레벨 값을 반전하여 출력하는 인버터를 구비하는 것을 특징으로 하는 지연 동기 루프.
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