KR20080065983A - 1차측 제어 파워 서플라이의 효율을 개선하기 위해오프-타임 변조를 갖는 스위칭 제어 회로 - Google Patents

1차측 제어 파워 서플라이의 효율을 개선하기 위해오프-타임 변조를 갖는 스위칭 제어 회로 Download PDF

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Abstract

전압-파형 검출기는 변압기의 전압 신호를 다중 샘플링함으로써 전압-피드백 신호 및 방전-시간 신호를 생성한다. 방전-시간 신호는 2차측 스위칭 전류의 방전 시간을 나타낸다. 전압-루프 에러 증폭기는 전압-피드백 신호를 증폭하고 전류 신호를 생성한다. 오프-타임 변조기는 제어기의 낮은 공급 전압을 나타내는 언더-전압 신호 및 제어 신호에 응답하여 방전-전류 신호 및 스탠바이 신호를 생성한다. 발진기는 방전-전류 신호에 응답하여 스위칭 신호의 오프-타임을 결정하는 펄스 신호를 생성한다. PWM 회로는 펄스 신호 및 스탠바이 신호에 응답하여 스위칭 신호를 생성한다. 스탠바이 신호는 스위칭 신호의 오프-타임을 더 제어하며 최소 스위칭 주파수를 유지한다.

Description

1차측 제어 파워 서플라이의 효율을 개선하기 위해 오프-타임 변조를 갖는 스위칭 제어 회로{SWITCHING CONTROL CIRCUIT HAVING OFF-TIME MODULATION TO IMPROVE EFFICIENCY OF PRIMARY-SIDE CONTROLLED POWER SUPPLY}
본 발명은 파워 서플라이용 제어 회로에 관련되고, 더 상세하게는, 스위칭 모드 파워 서플라이들을 위한 스위칭 제어 회로에 관련된다.
조절된 전압을 제공하기 위해 다양한 파워 서플라이들이 널리 사용되어 왔다. 안정성을 위해, 오프-라인 파워 서플라이가 그의 1차측(primary side)과 2차측(secondary side) 간의 전기적 절연을 제공하기 위해 사용된다. 광커플러(optical-coupler) 및 2차측 레귤레이터는, 오프라인 파워 서플라이의 출력 전압을 조절하기 위해 항상 요구된다. 장치 카운트를 줄이고 2차 피드백 회로없이 작동하기 위해, 1차측 제어 기술이 1981년 11월 24일 랜돌프 디. 더블유. 쉘리(Randolph D.W.Shelly)에게 허여된, 미국특허번호 4,302,803, "다중 채널 플라이백 인버터를 갖는 정류기-변환기 파워 서플라이(Rectifier-Converter Power Supply with Multi-Channel Flyback Inverter)"에 개시되어 있다. 그러나, 선행기술은 정확한 출력 전압의 표준을 충족시킬 수 없다. 더구나, 그러한 설계로는, 적은 부하 조건에서의 전력 소모도 상당히 높다. 따라서, 본 발명의 목적은 광커플러 및 2차 측 레귤레이터없이 1차측에서 파워 서플라이의 출력 전압을 정확하게 제어하기 위한 스위칭 제어 회로를 제공하는 것이다. 또한, 스위칭 주파수를 감소시키고 적은 부하 조건에서 파워 서플라이의 전력 소모를 절약하도록 오프-타임 변조가 디벨롭(develop)된다.
본 발명의 1차측 제어 파워 서플라이용 스위칭 제어 회로는 변압기(transformer)를 스위칭하기 위한 스위치를 포함한다. 스위칭 신호는 파워 서플라이의 출력 전압을 조절하기 위하여 스위치를 제어한다. 제어기(controller)는 스위칭 신호의 오프-타임 동안 변압기의 방전 시간과 전압 신호를 다중-샘플링함으로써 전압-피드백 신호를 생성하기 위해 변압기에 결합(couple)된다. 제1 연산 증폭기 및 제1 기준 전압은 전압-피드백 신호를 증폭하고 제어 신호를 생성하기 위해 전압-루프 에러 증폭기를 디벨롭한다. 따라서, 제어기는 제어 신호에 응답하여 스위칭 신호를 생성한다. 제어기는 전압-피드백 신호를 생성하기 위해 변압기의 방전-시간 신호 및 전압 신호를 다중 샘플링하기 위한 전압-파형 검출기를 포함한다. 전압-파형 검출기는 전압 분배기를 통해 변압기의 보조 권선에 연결된다. 방전-시간 신호는 변압기의 방전 시간을 나타내며 2차측 스위칭 전류의 방전 시간을 나타낸다. PWM 회로는 제어 신호에 응답하여 스위칭 신호의 펄스 폭을 제어한다. 따라서, 출력 전압은 정밀하게 조절된다. 오프-타임 변조기는 전력 소모를 줄이기 위해 디벨롭되며, 방전-전류 신호 및 스탠바이 신호는 제어 신호 및 언더-전압 신호에 응답하여 생성된다. 언더-전압 신호는 제어기의 낮은 공급 전압을 나타낸다. 발진기(oscillator)는 스위칭 신호의 오프-타임을 결정하기 위해 펄스 신호를 생성하도록 방전-전류 신호 및 스탠바이 신호에 결합된다. 스위칭 신호는 전압 신호를 다중 샘플링하기 위해 변압기를 스위칭하도록 최소 스위칭 주파수를 갖는다. 부하의 감소에 응답하여 스위칭 신호의 오프-타임이 증가되고 스위칭 주파수가 감소되며, 따라서 적은 부하 조건하에서 전력 소모가 감소된다.
앞에서의 일반적인 설명들 및 이후의 상세한 설명들은 예시적이고, 청구되는 바와 같은 본 발명에 대한 상세한 설명을 제공하도록 의도된다는 것이 이해되어져야 한다. 또한 추가 목적들 및 이점들은 이후의 설명 및 도면들을 참작함으로써 분명해질 것이다.
이후의 도면들은 본 발명에 대한 이해를 더 제공하기 위해 포함되었고, 본 명세서 내에 포함되어 본 명세서의 일부를 이룬다. 그러한 도면들은 본 발명의 실시예들을 설명하며, 상세한 설명과 함께, 본 발명의 원리들을 설명하도록 제공된다.
도 1은 스위칭 제어 회로를 갖는 파워 서플라이의 개략적 다이어그램을 보여준다.
도 2는 파워 서플라이 및 스위칭 제어 회로의 키 파형들(key waveforms)을 보여준다.
도 3은 본 발명에 따른 제어기의 일 실시예를 보여준다.
도 4는 본 발명에 따른 전압-파형 검출기의 일 실시예를 보여준다.
도 5는 본 발명에 따른 발진기의 일 실시예를 보여준다.
도 6은 본 발명에 따른 오프-타임 변조기의 일 실시예를 보여준다.
도 7은 본 발명에 따른 PWM 회로의 바람직한 일 실시예를 보여준다.
도 8은 본 발명에 따른 웨이크-업 타이머(wake-up timer)의 바람직한 일 실시예를 보여준다.
도 9는 본 발명에 따른 가산기(adder)의 바람직한 일 실시예를 보여준다.
도 1은 파워 서플라이를 보여준다. 파워 서플라이는 보조 권선(NA), 1차 권선(NP), 2차 권선(NS)을 구비하는 변압기(10)를 포함한다. 1차 권선(NP)은 파워 서플라이의 입력 전압(VIN)에 결합(couple)된다. 파워 서플라이의 출력 전압(VO) 및/또는 출력 전류(IO)를 조절하기 위해, 스위칭 전류 회로는 트랜지스터(20)와 같은 스위치를 제어하기 위한 스위칭 신호(VPWM)를 포함한다. 제어기(70)는 스위칭 신호(VPWM)를 생성한다.
도 2는 도 1에서의 파워 서플라이의 다양한 신호 파형들을 보여준다. 스위칭 신호(VPWM)는 논리-하이이고, 1차측 스위칭 전류(IP)는 그에 따라 생성될 것이다. 1차측 스위칭 피크 전류(IP1)는 다음의 수학식에 의해 주어질 수 있다.
Figure 112008029635434-PCT00001
여기서, LP는 변압기(10)의 1차 권선(NP)의 인덕턴스이고, TON은 스위칭 신호(VPWM)의 온-타임이다.
스위칭 신호(VPWM)가 논리-로우일 때, 변압기(10)에 저장된 에너지는 변압기(10)의 2차측으로 전달되고 정류기(40)를 통해 파워 서플라이의 출력으로 전달될 것이다. 따라서 2차측 스위칭 전류(IS)는 그에 따라 생성된다. 2차측 스위칭 피크 전류(IS1)는 다음의 수학식에 의해 표현될 수 있다.
Figure 112008029635434-PCT00002
여기서 VO는 파워 서플라이의 출력 전압이고, VF는 정류기(40)의 포워드 전압 강하이며, LS는 변압기(10)의 2차 권선(NS)의 인덕턴스이며, TDS는 변압기(10)의 방전 시간이며, TDS는 또한 2차측 스위칭 전류(IS)의 방전 시간을 나타낸다.
한편, 전압 신호(VAUX)가 변압기(10)의 보조 권선(NA)에서 생성된다. 전압 신 호(VAUX)의 전압 레벨(VAUX1)은 다음의 수학식으로 표현될 수 있다.
Figure 112008029635434-PCT00003
여기서 TNA 및 TNS는 각각 보조 권선(NA)의 권수(winding turns) 및 변압기(10)의 2차 권선(NS)의 권수이다.
전압 신호(VAUX)는 2차측 스위칭 전류(IS)가 0으로 강하됨에 따라 감소하기 시작한다. 이는 또한 이 순간에 변압기(10)의 에너지가 완전히 릴리스된다는 것을 나타낸다. 그러므로, 도 2에 보여지는 바와 같이, 수학식 2에서의 방전 시간 TDS 는 스위칭 신호(VPWM)의 하강 에지로부터 전압 신호(VAUX)가 감소하는 시점까지 측정될 수 있다. 2차측 스위칭 전류(IS)의 피크 값(IS1)은 1차측 스위칭 전류(IP)의 피크 값(IP1)과 변압기(10)의 권수에 의해 결정된다. 2차측 스위칭 전류(IS)의 피크 값(IS1)은 다음의 수학식으로 표현될 수 있다.
Figure 112008029635434-PCT00004
여기서, TNP는 변압기(10)의 1차 권선(NP)의 권수이다.
제어기(70)는 전력 공급을 위하여 파워단(VCC) 및 접지단(GND)을 포함한다. 예를 들어, 저항 50 및 저항 51로 구성된 전압 분배기가 변압기(10)의 보조 권선(NA)과 접지 기준 레벨 사이에 연결된다. 제어기(70)의 검출단(DET)은 저항 50 및 저항 51의 접속점에 연결된다. 검출단(DET)에서 생성된 전압 VDET 은 다음의 수학식에 의해 주어질 수 있다.
Figure 112008029635434-PCT00005
여기서 R50 및 R51은 각각 저항(50) 및 저항(51)의 저항값이다.
나아가 전압 신호(VAUX)는 제어기(70)에 전력을 공급하기 위해 정류기(60)를 통해 커패시터(65)를 충전시킨다. 전류-감지 저항(30)은 1차측 스위칭 전류(IP)가 전류 신호 VCS 로 되도록 변환하기 위해 트랜지스터(20)의 소오스에서 접지 기준 레벨 사이에 연결된다. 제어기(70)의 감지단(CS)은 전류 신호(VCS)의 검출을 위하여 전류-감지 저항(30)에 연결된다.
제어기(70)의 출력단(OUT)은 변압기(10)를 스위칭하기 위하여 스위칭 신호(VPWM)를 제공한다. 보상단(COMV)은 전압-루프 주파수 보상을 위하여 보상 네트워 크에 연결된다. 보상 네트워크는 커패시터 31과 같은 접지 기준 레벨에 연결된 커패시터일 수 있다.
도 3은 제어기(70)의 일 실시예를 보여준다. 전압-파형 검출기(100)는 전압 VDET 를 다중 샘플링함으로써 전압-피드백 신호(VFB) 및 방전-시간 신호(SDS)를 생성한다. 방전-시간 신호(SDS)는 2차측 스위칭 전류(IS)의 방전 시간(TDS)을 나타낸다. 연산 증폭기(71)의 양의 입력은 기준 전압(VR1)이 공급되고 연산 증폭기(71)의 음의 입력은 전압-피드백 신호(VFB)가 공급된다. 연산 증폭기(71)는 제어 신호(VCTR)를 생성한다.
오프-타임 변조기(300)는 제어 신호(VCTR)에 응답하여 방전-전류 신호(ID) 및 스탠바이 신호(VSTB)를 생성하기 위해 전압-루프 에러 증폭기에 결합된다. 발진기(200)는 펄스 신호(PLS)와 램프 신호(RMP)를 생성하기 위해 오프-타임 변조기(300)에 결합된다. 펄스 신호(PLS)는 스위칭 신호(VPWM)를 개시하고 스위칭 신호(VPWM)의 오프-타임을 결정하기 위해 인가된다. 비교기(75) 및 기준 전압(VR2)은 1차측 스위칭 전류(IP)의 최대값을 제한하기 위해 피크-전류 제한기를 디벨롭한다. 피크-전류 제한기의 입력은 전류 신호(VCS)를 검출하고 싸이클 별(cycle-by-cycle)로 전류 제한을 달성하기 위해 감지단(CS)에 결합된다. PWM 회로(500)는 전압-루프 에러 증폭기의 출력 및 피크-전류 제한의 출력에 응답하여 스위칭 신호(VPWM)의 펄 스 폭을 제어하기 위해 NAND 게이트(79)를 통해 비교기들(73, 75)에 결합된다. NAND 게이트(79)는 비교기들(73 및 75)의 출력들에 응답하여 스위칭 신호(VPWM)를 리셋하기 위한 리셋 신호(RST)를 생성한다.
연산 증폭기(71)의 출력은 보상단(COMV) 및 비교기(73)의 음의 입력에 연결된다. 비교기(73)의 양의 입력은 가산기(600)의 출력에 연결된다. 가산기(600)는 램프 신호(RMP)와 전류 신호 VCS 를 가산함에 의해 슬로프 신호(VSLP)를 생성하며, 전압-루프를 위한 슬로프 보상을 형성한다.
전압 제어 루프는 스위칭 신호(VPWM)의 펄스 폭 변조로 샘플링하는 전압 신호(VAUX)로부터 디벨롭되며, 기준 전압(VR1)에 응답하여 전압 신호(VAUX)의 크기를 제어한다. 전압 신호(VAUX)의 전압 레벨(VAUX1) 및 출력 전압(VO)은 수학식 3에서 보여지는 바와 같이 양의 상관관계이다. 전압 신호(VAUX)는 나아가 수학식 5에서 보여지는 바와 같이 전압 VDET 로 감쇠된다. 전압-파형 검출기(100)는 전압 VDET 를 다중 샘플링함으로써 전압-피드백 신호(VFB)를 생성한다. 전압-피드백 신호(VFB)의 값은 전압 제어 루프의 조절을 통해 기준 전압(VR1)의 값에 응답하여 제어된다. 전압-루프 에러 증폭기 및 PWM 회로는 전압 제어 루프에 대해 루프 이득을 제공한다. 따라서, 출력 전압(VO)은 간단히 다음의 수학식으로 정의될 수 있다.
Figure 112008029635434-PCT00006
전압 신호(VAUX)는 전압-파형 검출기(100)에 의해 다중 샘플링된다. 전압 신호(VAUX)는 2차측 스위칭 전류(IS)가 0으로 강하되기 전에 즉시 샘플링되고 측정된다. 그러므로 2차측 스위칭 전류(IS)의 변화는 정류기(40)의 포워드 전압 강하(VF)의 값에 영향을 미치지는 않는다.
도 4는 본 발명에 따른 전압-파형 검출기(100)의 일 실시예를 보여준다. 샘플-펄스 발생기(190)는 다중 샘플링 동작을 위해 샘플-펄스 신호를 생성한다. 레벨-시프트 신호를 생성하기 위해 문턱 신호(threshold signal)(156)가 전압 신호(VAUX)에 더해진다. D 플립-플롭(171), 두 개의 AND 게이트들(165, 166)을 포함하는 제1 신호 발생기는, 제1 샘플 신호(VSP1) 및 제2 샘플 신호(VSP2)를 생성한다. 제2 신호 발생기는 방전-시간 신호(SDS)를 생성하기 위해 D 플립-플롭(170), NAND 게이트(163), AND 게이트(164) 및 비교기(155)를 포함한다. 인버터(162), 전류원(180), 트랜지스터(181) 및 커패시터(182)를 포함하는 시간-지연 회로는 스위칭 신호(VPWM)가 논리-로우일 때 지연 시간(Td)을 생성한다. 인버터(161)의 입력은 스위칭 신호(VPWM)가 공급된다. 인버터(161)의 출력은 인버터(162)의 입력, AND 게이트(164) 의 제1 입력 및 D 플립-플롭(170)의 클럭-입력에 연결된다. 인버터(162)의 출력은 트랜지스터(181)를 턴온/턴오프한다. 커패시터(182)는 트랜지스터(181)의 드레인과 소오스 사이에 연결된다. 트랜지스터(181)의 드레인은 또한 시간-지연 회로의 출력이다. 커패시터(182)를 충전시키기 위해 전류원(180)이 인가된다. 따라서 전류원(180)의 전류 및 커패시터(182)의 커패시턴스는 시간-지연 회로의 지연시간(Td)을 결정한다. D 플립-플롭(170)의 D-입력은 공급 전압(VCC)으로써 하이(high)로 풀링(pulling)된다. D 플립-플롭(170)의 출력은 AND 게이트(164)의 제2 입력에 연결된다. AND 게이트(164)는 방전-시간 신호(SDS)를 출력한다. 방전-시간 신호(SDS)는 그리하여 스위칭 신호(VPWM)가 논리-로우일 때 인에이블된다. NAND 게이트(163)의 출력은 D 플립-플롭(170)의 리셋-입력에 연결된다. NAND 게이트(163)의 두 개의 입력들은 각각 시간-지연 회로의 출력 및 비교기(155)의 출력에 연결된다. 비교기(155)의 하나의 입력은 레벨-시프트 신호에 인가된다. 비교기(155)의 다른 입력은 전압-피드백 신호(VFB)에 인가된다. 따라서, 지연 시간(Td) 이후에, 방전-시간 신호(SDS)는, 레벨-시프트 신호가 전압-피드백 신호(VFB)보다 더 낮을 때 디스에이블될 수 있다. 게다가, 방전-시간 신호(SDS)는 또한 스위칭 신호(VPWM)가 인에이블되는 한 디스에이블될 수 있다.
샘플-펄스 신호는 D 플립-플롭(171)의 클럭-입력 및 AND 게이트들(165 및 166)의 제3 입력들에 인가된다. D 플립-플롭(171)의 D-입력 및 반전 출력은 2 분(divided-by-two) 카운터(counter)를 형성하기 위해 함께 연결된다. D 플립-플롭(171)의 출력 및 반전 출력은 각각 AND 게이트들(165 및 166)의 제2 입력들에 연결된다. AND 게이트들(165 및 166)의 제1 입력들은 또한 방전-시간 신호(SDS)에 인가된다. AND 게이트들(165 및 166)의 제4 입력들은 시간-지연 회로의 출력에 연결된다. 따라서, 제1 샘플 신호(VSP1) 및 제2 샘플 신호(VSP2)는 각각 AND 게이트들(165 및 166)의 출력들로부터 생성된다. 또한, 제1 샘플 신호(VSP1) 및 제2 샘플 신호(VSP2)는 방전-시간 신호(SDS)의 인에이블 구간 동안 교대로 생성된다. 그러나, 제1 샘플 신호(VSP1) 및 제2 샘플 신호(VSP2)를 금지하기 위해 방전-시간 신호(SDS)의 시작에 지연 시간(Td)이 들어간다. 그리하여 제1 샘플 신호(VSP1) 및 제2 샘플 신호(VSP2)는 지연 시간(Td)의 구간 동안 디스에이블된다.
제1 샘플 신호(VSP1) 및 제2 샘플 신호(VSP2)는 검출단(DET) 및 전압 분배기를 통해 전압 신호(VAUX)를 교대로 샘플링하기 위해 사용된다. 제1 샘플 신호(VSP1)는 커패시터(110)에 걸리는 제1 홀드 전압을 얻기 위해 스위치(121)를 제어한다. 제2 샘플 신호(VSP2)는 커패시터(111)에 걸리는 제2 홀드 전압을 얻기 위해 스위치(122)를 제어한다. 스위치(123)는 커패시터(110)를 방전시키기 위해 커패시터(110)에 병렬로 연결된다. 스위치(124)는 커패시터(111)를 방전시키기 위해 커패시터(111)에 병렬로 연결된다. 버퍼 증폭기는 홀드 전압을 생성하기 위해, 연산 증폭기들(150 및 151), 다이오드들(130, 131), 및 전류원(135)을 포함한다. 연산 증폭기들(150 및 151)의 양의 입력들은 커패시터(110) 및 커패시터(111)에 각각 연결된다. 연산 증폭기들(150 및 151)의 음의 입력들은 버퍼 증폭기의 출력에 연결된다. 다이오드(130)는 연산 증폭기(150)의 출력과 버퍼 증폭기의 출력 사이에 연결된다. 다이오드(131)는 연산 증폭기(151)의 출력과 버퍼 증폭기의 출력 사이에 연결된다. 그리하여 홀드 전압은 제1 홀드 전압 및 제2 홀드 전압의 더 높은 전압으로부터 얻어진다. 전류원(135)은 터미네이션(termination)을 위해 사용된다. 스위치(125)는 전압-피드백 신호(VFB)를 생성하기 위해 커패시터(115)에 대해 홀드 전압을 주기적으로 유도한다. 스위치(125)는 펄스 신호(PLS)에 의해 턴온/턴오프된다. 제1 샘플 신호(VSP1) 및 제2 샘플 신호(VSP2)는 지연 시간(Td) 이후에 제1 홀드 전압 및 제2 홀드 전압을 생성하기 시작하고, 전압 신호(VAUX)의 스파이크 간섭(spike interference)을 제거한다. 전압 신호(VAUX)의 스파이크는 스위칭 신호(VPWM)가 디스에이블되고 트랜지스터(20)가 턴오프될 때 생성될 것이다.
전압 신호(VAUX)는 2차측 스위칭 전류(IS)가 0으로 강하될 때 감소하기 시작하고, 방전-시간 신호(SDS)를 디스에이블하기 위해 비교기(155)에 의해 검출될 것이다. 그러므로 방전-시간 신호(SDS)의 펄스 폭은 2차측 스위칭 전류(IS)의 방전 시간(TDS)에 상관된다. 한편 제1 샘플 신호(VSP1) 및 제2 샘플 신호(VSP2)가 디스에이블 되는 동안, 방전-시간 신호(SDS)가 디스에이블될 때 다중-샘플링 동작은 멈춰진다. 그 순간에, 버퍼 증폭기의 출력에서 생성된 홀드 전압은 엔드(end) 전압을 나타낸다. 따라서 엔드 전압은 2차측 스위칭 전류(IS)가 0으로 강하되기 바로 전에 샘플링되는 전압 신호(VAUX)와 상관된다. 홀드 전압은 제1 홀드 전압 및 제2 홀드 전압 중의 더 높은 전압으로부터 얻어지며, 전압 신호가 감소되기 시작할 때 샘플링되는 전압을 무시할 것이다.
도 5는 본 발명에 따른 발진기(200)의 일 실시예를 보여준다. 연산 증폭기(201), 저항(210) 및 트랜지스터(250)는 제1 V-I 변환기를 형성한다.제1 V-I 변환기는 기준 전압(VREF)에 응답하여 기준 전류(I250)를 생성한다. 251, 252, 253, 254 및 255와 같은 복수의 트랜지스터들은 기준 전류(I250)에 응답하여 충전 전류(I253) 및 일정 전류(I321, I325 및 I329)를 생성하기 위한 전류 미러들을 형성한다. 트랜지스터(253)의 드레인은 충전 전류(I253)를 생성한다. 스위치(230)는 트랜지스터(253) 및 커패시터(215)의 드레인 사이에 연결된다. 스위치(231)의 제1 단은 커패시터(215)에 연결된다. 스위치(231)의 제2 단은 방전-전류 신호(ID)에 의해 구동된다. 램프 신호(RMP)는 커패시터에 걸쳐 얻어진다. 비교기(205)는 커패시터(215)에 연결된 양의 입력을 갖는다. 비교기(205)는 펄스 신호(PLS)를 출력한다. 펄스 신호(PLS)는 스위칭 주파수를 결정한다. 스위치(232)의 제1 단은 높은 문턱 전압(VH) 으로 공급된다. 스위치(233)의 제1 단은 낮은 문턱 전압(VL)으로 공급된다. 스위치(232)의 제2 단 및 스위치(233)의 제2 단은 둘다 비교기(205)의 음의 입력에 연결된다. 인버터(260)의 입력은 반전 펄스 신호(/PLS)를 생성하기 위해 비교기(205)의 출력에 연결된다. 펄스 신호(PLS)는 스위치(231) 및 스위치(233)를 턴온/턴오프한다. 반전 펄스 신호(/PLS)는 스위치(230) 및 스위치(232)를 턴온/턴오프한다.
도 6은 본 발명에 따른 오프-타임 변조기(300)의 일 실시예를 보여준다. 오프-타임 변조기(300)는 최소-방전 전류(I329), 최대-방전 전류(I325) 및 문턱 전류(I321)를 연결하기 위한 발진기(200)에 결합된다. 연산 증폭기(310), 트랜지스터(314) 및 저항(311)은 제2 V-I 변환기를 형성한다. 제2 V-I 변환기는 제어 신호(VCTR)에 응답하여 제어 전류(I314)를 생성하기 위해 사용된다. 제어 전류(I314)는 방전-전류 신호(ID)를 생성하기 위해 최소-방전 전류(I329), 최대-방전 전류(I325) 및 문턱 전류(I321)에 결합된다. 제어 전류(I314)는 문턱 전류(I321)를 제거하고, 트랜지스터들(315 및 316)에 의해 형성된 전류 미러를 통해 방전-전류 신호(ID)를 생성하기 위해 결합된다. 방전-전류 신호(ID)는 제어 신호(VCTR)가 감소함에 따라 더 낮아진다. 방전-전류 신호(ID)가 감소함에 따라, 펄스 신호(PLS)의 주기 및 스위칭 신호(VPWM)의 오프-타임이 연장될 것이다. 그러나, 최소-방전 전류(I329)는 방전-전류 신호(ID)의 최소값을 결정한다. 최대-방전 전류(I325)는 방전-전류 신호(ID)의 최대 값을 클램핑(clamping)한다. 제어 신호(VCTR)의 전압은 부하 조건에 비례한다. 따라서, 방전-전류 신호(ID)는 부하가 감소함에 따라 더 낮아진다. 그리고 방전-전류 신호(ID)의 최소값 및 최대값은 클램핑된다.
비교기(331)는 제어 신호(VCTR)가 문턱 전압(VTH1)보다 더 낮을 때 인버터(350)를 통해 제1 인에이블 신호를 생성한다. 비교기(331)는 또한 제어 신호(VCTR)가 문턱 전압(VTH1)보다 더 높을 때 NAND 게이트(351)를 통해 제1 디스에이블 신호를 생성한다. 비교기(332)는 제어기의 감쇠된 공급 전압이 문턱 전압(VTH2)보다 더 낮을 때 NAND 게이트(352)를 통해 언더-전압 신호를 생성한다. 감쇠된 공급 전압은 감쇠기를 통해 공급 전압(VCC)으로부터 감쇠되고, 그러한 감쇠기는 저항들(381 및 382)로 형성된다. 지연 시간(Td1)을 갖는 지연 카운터(330)는 제1 인에이블 신호가 지연 시간(Td1)보다 더 길게 인에이블될 때 스탠바이-인에이블 신호(standby-enable signal)를 생성한다. 스탠바이-신호 발생기는 레지스터(340), AND 게이트들(356, 357)로 형성된다. AND 게이트(356)는 스탠바이-인에이블 신호에 응답하여 스탠바이 신호(VSTB)를 인에이블하기 위해 지연 카운터(330)에 연결된다. 스탠바이 신호(VSTB)는 제1 디스에이블 신호 및 언더-전압 신호에 응답하여 AND 게이트(357)를 통해 디스에이블된다.
도 7은 본 발명의 일 실시예에 따른 PWM 회로(500)의 개략적 다이어그램이 다. PWM 회로(500)는 NAND 게이트(511), D 플립-플롭(515), AND 게이트(519), 블랭킹 회로(520), 인버터들(512, 518, 551) 및 웨이크업 타이머(550)를 포함한다. D 플립-플롭(515)의 D-입력은 공급 전압(VCC)으로써 하이로 풀링(pulling)된다. 펄스 신호(PLS)는 인버터(512)의 입력을 구동한다. 인버터(512)의 출력은 스위칭 신호(VPWM)를 인에이블하기 위해 D 플립-플롭(515)의 클럭-입력에 연결된다. D 플립-플롭(515)의 출력은 AND 게이트(519)의 제1 입력에 연결된다. AND 게이트(519)의 제2 입력은 인버터(512)의 출력에 연결된다. AND 게이트(519)는 파워 서플라이를 스위칭하기 위해 스위칭 신호(VPWM)를 출력한다. 스위칭 신호(VPWM)는 펄스 신호(PLS)가 인에이블됨에 따라 디스에이블된다. 따라서 펄스 신호(PLS)의 펄스 폭은 스위칭 신호(VPWM)의 오프-타임을 제어할 수 있다.
D 플립-플롭(515)의 리셋-입력은 NAND 게이트(511)의 출력에 연결된다. NAND 게이트(511)의 제1 입력은 스위칭 신호(VPWM)를 싸이클별(cycle-by-cycle)로 디스에이블하기 위해 리셋 신호(RST)가 공급된다. NAND 게이트(511)의 제2 입력은 스위칭 신호(VPWM)가 인에이블될 때 스위칭 신호(VPWM)의 최소 온-타임을 보장하기 위해 블랭킹 회로(520)의 출력에 연결된다. NAND 게이트(511)의 제3 입력은 스위칭 신호(VPWM)의 최소 스위칭 주파수를 보장하기 위해 인버터(551)를 통해 웨이크업 타이머(550)의 출력에 연결된다. 스위칭 신호(VPWM)의 최소 온-타임은 방전 시간(TDS)의 최소값을 보장할 것이고, 전압-파형 검출기(100)에서 전압 신호(VAUX)를 샘플링하기 위해 적절한 다중-샘플링 동작을 보장할 것이다. 방전 시간(TDS)은 스위칭 신호(VPWM)의 온-타임(TON)과 관련된다. 수학식 1, 2, 4 및 7을 참조하여, 방전-시간(TDS)은 다음의 수학식 8로서 표현될 수 있다.
Figure 112008029635434-PCT00007
Figure 112008029635434-PCT00008
블랭킹 회로(520)의 입력은 스위칭 신호(VPWM)가 공급된다. 스위칭 신호(VPWM)가 인에이블될 때, 블랭킹 회로(520)는 D 플립-플롭(515)의 리셋을 금지하기 위해 블랭킹 신호(VBLK)를 생성할 것이다. 블랭킹 회로(520)는 NAND 게이트(523), 전류원(525), 커패시터(527), 트랜지스터(526) 및 인버터들(521, 522)을 더 포함한다. 스위칭 신호(VPWM)는 인버터(521)의 입력 및 NAND 게이트(523)의 제1 입력에 인가된다. 전류원(525)은 커패시터(527)를 충전시키기 위해 인가된다. 커패시터(527)는 트랜지스터(526)의 드레인과 소오스의 사이에 연결된다. 인버터(521)의 출력은 트랜지스터(526)를 턴온/턴오프한다. 인버터(522)의 입력은 트랜지스터(526)의 드레인에 결합된다. 인버터(522)의 출력은 NAND 게이트(523)의 제2 입력에 연결된다. NAND 게이트(523)의 출력은 블랭킹 신호(VBLK)를 출력한다. 전류원(525)의 전류 및 커패시터(527)의 커패시턴스는 블랭킹 신호(VBLK)의 펄스 폭을 결정한다. 인버터(518)의 입력은 NAND 게이트(523)의 출력에 연결된다. 인버터(518)의 출력은 스위치들(123 및 124)을 턴온/턴오프하기 위해 클리어 신호(CLR)를 생성한다.
스위칭 신호(VPWM)의 최소 스위칭 주파수는 전압 신호(VAUX)를 다중 샘플링하기 위해 변압기(10)의 스위칭을 보장한다. 웨이크업 타이머(550)는 웨이크업 신호를 생성하고 스탠바이 신호(VSTB)에 응답하여 스위칭 신호(VPWM)를 인에이블하기 위해 오프-타임 변조기(300)에 결합된다. 만약 전압-파형 검출기(100)가 출력 전압(VO)의 오버슈트에 기인하여 매우 높은 전압을 샘플링한다면, 영속적인 리셋 신호(RST)가 생성될 수 있고, 영속적인 디스에이블된 스위칭 신호(VPWM)로 귀결될 것이다. 그럼에도 불구하고 웨이크업 타이머(550)는 VPWM을 인에이블시킬 것이다. 웨이크업 타이머(550)의 타이머는 펄스 신호(PLS)에 의해 계수된다. 웨이크업 타이머(550)의 리셋 입력은 블랭킹 신호(VBLK)가 공급된다. 그러므로, 웨이크업 타이머 및 웨이크업 신호는 스위칭 신호(VPWM)가 생성될 때 리셋될 것이다. 웨이크업 타이머(550)의 모 드 입력은 스탠바이 신호(VSTB)에 결합된다. 웨이크업 타이머(550)는 스탠바이 신호(VSTB)가 디스에이블됨에 따라 펄스 신호(PLS)의 매 싸이클에 대한 웨이크업 신호를 생성할 것이다. 스탠바이 신호(VSTB)가 인에이블될 때, 웨이크업 타이머(550)는 펄스 신호(PLS)의 특정 싸이클들 이후에 웨이크업 신호를 생성할 것이고, 이는 스위칭 신호(VPWM)의 최소 스위칭 주파수를 보장한다. 도 8은 웨이크업 타이머(550)의 개략적인 다이어그램을 보여준다.
도 9는 본 발명에 따른 가산기(600)의 일 실시예를 보여준다. 연산 증폭기(610), 트랜지스터들(620, 621, 622) 및 저항(650)은 램프 신호(RMP)에 응답하여 전류(I622)를 생성하기 위해 제3 V-I 변환기를 디벨롭한다. 연산 증폭기(611)의 양의 입력은 전류 신호(VCS)에 인가된다. 연산 증폭기(611)의 음의 입력 및 출력은 버퍼로서 연산 증폭기(611)를 이루기 위해 함께 연결된다. 트랜지스터(622)의 드레인은 저항(651)을 통해 연산 증폭기(611)의 출력에 연결된다. 슬로프 신호(VSLP)는 트랜지스터(622)의 드레인에서 생성된다. 그러므로 슬로프 신호(VSLP)는 램프 신호(RMP)와 전류 신호(VCS)에 상관된다.
본 발명의 범위 또는 사상을 벗어남이 없이 본 발명의 구조에 대해 다양한 개조들 및 변경들이 수행될 수 있다는 것은 당해 기술 분야에서 숙련된 자에게는 분명할 것이다. 이러한 점에 비추어 볼 때, 그들이 다음의 청구범위들의 범위 및 그들의 균등물들 내에 들어오는 한, 본 발명은 이러한 발명의 개조들 및 변경들을 커버하는 것으로 의도된다.

Claims (13)

1차측 제어 파워 서플라이를 위한 스위칭 제어 회로에 있어서:
변압기를 스위칭하기 위한 스위치를 포함하며, 상기 변압기는 상기 파워 서플라이의 입력 전압이 공급되며;
상기 파워 서플라이의 출력 전압을 조절하기 위해 상기 스위치를 구동하는 스위치 신호; 및
상기 스위칭 신호가 논리 로우(logic-low)일 때 상기 변압기의 방전 시간 및 전압 신호를 다중 샘플링(multi-sampling)함으로써 전압-피드백 신호를 생성하기 위해 상기 변압기에 결합(couple)된 제어기를 포함하며, 상기 제어기는 제어 신호에 응답하여 상기 스위칭 신호를 생성하며, 여기서 에러 증폭기는 상기 전압-피드백 신호에 응답하여 상기 제어 신호를 생성하며, 상기 제어기는 상기 제어 신호의 감소에 응답하여 상기 스위칭 신호의 오프-타임을 더 증가시키며, 여기서 상기 스위칭 신호는 상기 전압 신호를 샘플링하기 위해 상기 변압기를 스위칭하도록 최소 스위칭 주파수를 유지하는 것을 특징으로 하는 스위칭 제어 회로.
청구항 1에 있어서,
상기 제어기는 상기 제어 신호 및 언더-전압 신호에 응답하여 상기 스위칭 신호의 상기 오프-타임을 제어하며, 여기서 상기 언더-전압 신호는 상기 제어기의 낮은 공급 전압을 나타내며 상기 스위칭 신호의 상기 오프-타임을 감소시키는 것을 특징으로 하는 스위칭 제어 회로.
청구항 1에 있어서,
상기 제어기는:
상기 변압기에 결합되며, 상기 변압기의 보조 권선(winding)을 통해 상기 변압기의 상기 방전 시간 및 상기 전압 신호를 다중 샘플링함으로써 상기 전압-피드백 신호를 생성하는 전압-파형 검출기;
상기 전압-피드백 신호를 증폭하고 상기 제어 신호를 생성하기 위한 전압-루프 에러 검출기;
상기 제어 신호에 응답하여 방전-전류 신호 및 스탠바이 신호를 생성하는 오프-타임 변조기를 포함하며, 여기서 상기 방전-전류 신호는 상기 제어 신호의 감소에 비례하여 감소되며;
상기 방전-전류 신호에 응답하여 펄스 신호 및 램프 신호를 생성하는 발진기를 포함하며, 여기서 상기 펄스 신호의 상기 펄스 폭의 증가는 상기 방전-전류 신호의 감소에 비례하며;
전류-감지 장치에 결합되고 상기 램프 신호가 공급되며, 슬로프 신호를 생성하는 가산기; 및
상기 펄스 신호, 상기 제어 신호, 상기 슬로프 신호 및 상기 스탠바이 신호에 응답하여 상기 스위칭 신호를 생성하는 PWM 회로를 포함하며, 여기서 상기 스위칭 신호의 상기 펄스 폭은 상기 제어 신호 및 상기 슬로프 신호에 의해 조절되며, 상기 스위칭 신호의 상기 오프-타임의 증가는 상기 펄스 신호의 상기 펄스 폭의 증가에 비례하며, 상기 스탠바이 신호는 상기 스위칭 신호의 최소 스위칭 주파수를 유지하기 위해 상기 스위칭 신호의 상기 오프-타임을 더 제어하는 것을 특징으로 하는 스위칭 제어 회로.
청구항 3에 있어서,
상기 전압-파형 검출기는:
샘플-펄스 신호를 생성하기 위한 샘플-펄스 발생기;
문턱 신호(threshold signal)를 포함하며, 여기서 상기 문턱 신호는 레벨-시프트 신호를 생성하기 위해 상기 전압 신호를 더하며;
제1 커패시터 및 제2 커패시터;
제1 샘플 신호 및 제2 샘플 신호를 생성하는 제1 신호 발생기를 포함하며, 여기서 상기 제1 샘플 신호 및 상기 제2 샘플 신호는 교대로 상기 전압 신호를 샘플링하기 위해 사용되며, 여기서 제1 홀드 전압 및 제2 홀드 전압은 각각 상기 제1 커패시터 및 상기 제2 커패시터에 걸려 유지되며, 여기서 상기 제1 샘플 신호 및 상기 제2 샘플 신호는 상기 방전-시간 신호의 인에이블된 구간동안 상기 샘플-펄스 신호에 응답하여 교대로 생성되며, 여기서 상기 방전-시간 신호의 시작에 지연 시간이 들어가며, 여기서 상기 제1 샘플 신호 및 상기 제2 샘플 신호는 상기 지연 시간 구간 동안 디스에이블되며;
상기 제1 홀드 전압 및 상기 제2 홀드 전압 중의 더 높은 전압으로부터 홀드 신호를 생성하는 버퍼 증폭기; 및
상기 홀드 신호를 샘플링함에 의해 상기 전압-피드백 신호를 생성하는 제1 출력 커패시터; 및
상기 방전-시간 신호를 생성하는 제2 신호 발생기를 포함하며, 여기서 상기 방전-시간 신호는 상기 스위칭 신호가 디스에이블됨에 따라 인에이블되며, 여기서 상기 지연 시간 이후에, 상기 방전-시간 신호는 상기 레벨-시프트 신호가 상기 전압-피드백 신호보다 더 낮을 때 디스에이블될 수 있으며, 여기서 상기 방전-시간 신호는 또한 상기 스위칭 신호가 인에이블되는 한 디스에이블될 수 있는 것을 특징으로 하는 스위칭 제어 회로.
청구항 3에 있어서,
상기 전압-파형 검출기는 상기 전압-피드백 신호를 생성하기 위한 엔드 전압(end voltage)을 생성하기 위해 상기 전압 신호를 다중 샘플링하며, 여기서 상기 엔드 전압은 상기 2차측 스위칭 전류가 0으로 강하되기 전에 즉시 샘플링되고 측정되는 것을 특징으로 하는 스위칭 제어 회로.
청구항 3에 있어서,
상기 오프-타임 변조기는:
최소-방전 전류 및 최대-방전 전류;
문턱 전류;
상기 제어 신호에 응답하여 제어 신호를 생성하는 V-I 변환기를 포함하며, 여기서 상기 제어 전류는 상기 최소-방전 전류에 결합되며, 상기 최대-방전 전류 및 상기 문턱 전류는 상기 방전-전류 신호를 생성하며, 상기 제어 전류는 상기 방전-전류 신호를 생성하기 위해 상기 문턱 전류를 없애도록 결합되며, 여기서 상기 방전-전류 신호의 최소값은 상기 최소-방전 전류에 의해 결정되며, 여기서 상기 방전-전류 신호의 최대값은 상기 최대-방전 전류에 의해 클램핑되며;
상기 제어 신호가 상기 제1 문턱 전압보다 더 낮을 때 제1 인에이블 신호를 생성하며, 상기 제어 신호가 상기 제1 문턱 전압보다 더 높을 때 제1 디스에이블 신호를 생성하는 제1 문턱 전압;
상기 제어기의 감쇠된 공급 전압이 상기 제2 문턱 전압보다 더 낮을 때 상기 언더-전압 신호를 생성하는 제2 문턱 전압;
상기 제1 인에이블 신호가 상기 카운터-지연 시간보다 더 길게 인에이블될 때 스탠바이-인에이블 신호를 생성하기 위한 카운터-지연 시간을 갖는 지연 카운터; 및
상기 스탠바이-인에이블 신호에 응답하여 상기 스탠바이 신호를 인에이블하기 위해 상기 지연 카운터에 결합된 스탠바이-신호 발생기를 포함하며, 여기서 상기 스탠바이 신호는 상기 제1 디스에이블 신호 및 상기 언더-전압 신호에 응답하여 디스에이블되는 것을 특징으로 하는 스위칭 제어 회로.
청구항 3에 있어서,
상기 발진기는:
기준 전압에 응답하여 충전 전류 및 기준 전류들을 생성하기 위한 제1 V-I 변환기;
발진기 커패시터;
제1 스위치를 포함하며, 여기서 상기 제1 스위치의 제1 단은 상기 충전 전류가 공급되고 상기 제1 스위치의 제2 단은 상기 발진기 커패시터에 연결되며;
제2 스위치를 포함하며, 여기서 상기 제2 스위치의 제1 단은 상기 발진기 커패시터에 연결되며 상기 제2 스위치의 제2 단은 상기 방전-전류 신호에 의해 구동되며;
상기 발진기 커패시터에 연결된 비-반전 입력을 갖는 제1 비교기를 포함하며, 여기서 상기 제1 비교기는 상기 펄스 신호를 생성하며;
높은-문턱 전압이 공급되는 제1 단 및 상기 제1 비교기의 반전 입력에 연결된 제2 단을 갖는 제3 스위치;
낮은-문턱 전압이 공급되는 제1 단을 가지며 상기 제1 비교기의 상기 반전 입력에 연결된 제2 단을 갖는 제4 스위치; 및
반전 펄스 신호를 생성하기 위한 상기 제1 비교기의 출력에 연결된 입력을 갖는 인버터를 포함하며, 여기서 상기 펄스 신호는 상기 제2 스위치 및 상기 제4 스위치를 턴온/턴오프하며, 여기서 상기 반전 펄스 신호는 상기 제1 스위치 및 상기 제3 스위치를 턴온/턴오프하는 것을 특징으로 하는 스위칭 제어 회로.
청구항 1에 있어서,
상기 스위칭 신호는 상기 스위칭 신호가 인에이블될 때 최소 온-타임을 가지며, 상기 전압 신호를 다중 샘플링하기 위한 상기 방전 시간의 최소값을 더 보장하는 것을 특징으로 하는 스위칭 제어 회로.
청구항 3에 있어서,
상기 PWM 회로는:
상기 펄스 신호에 응답하여 상기 스위칭 신호를 생성하기 위해 상기 발진기에 결합된 스위칭-신호 발생기를 포함하며, 여기서 상기 스위칭 신호는 상기 펄스 신호의 상기 하강-에지에 응답하여 개시되며, 여기서 상기 펄스 신호는 상기 스위칭 신호에 상기 오프-시간을 제공하기 위한 상기 펄스 신호의 인에이블에 응답하여 상기 스위칭 신호를 디스에이블하며; 상기 스위칭-신호 발생기는 상기 스위칭 신호의 펄스 폭을 제어하기 위해 상기 제어 신호 및 상기 슬로프 신호에 더 결합되며;
상기 스위칭 신호의 로직-온(logic-on) 상태에 응답하여 상기 스위칭 신호의 최소 온-타임을 인에이블하는 블랭킹 회로(blanking circuit);
상기 스탠바이 신호에 응답하여 상기 스위칭 신호를 인에이블하기 위해 상기 오프-타임 변조기에 결합된 웨이크업 타이머(wake-up timer)를 포함하며, 여기서 상기 웨이크업 타이머는 상기 스탠바이 신호의 디스에이블에 응답하여 상기 펄스 신호의 매 싸이클에 대해 상기 스위칭 사이클을 인에이블시킬 것이며, 상기 스탠바이 신호가 인에이블될 때, 상기 웨이크업 타이머는 상기 펄스 신호의 특정 싸이클 들 이후에 상기 스위칭 싸이클을 인에이블시킬 것이며, 상기 스위칭 신호의 최소 스위칭 주파수를 보장하는 것을 특징으로 하는 스위칭 제어 회로.
1차측 제어 파워 서플라이를 위한 스위칭 제어 회로에 있어서:
적어도 하나의 보조 권선 및 적어도 하나의 2차측 권선을 갖는 변압기를 스위칭하기 위한 스위치;
상기 스위치에 인가된 스위칭 신호를 포함하며, 여기서 상기 보조 권선의 출력 전압에 응답한 검출 전압 및 상기 스위치의 스위칭 전류에 응답한 검출 전류에 의해 제어되며;
상기 변압기에 결합된 제어기를 포함하며, 여기서 상기 제어기는 상기 보조 권선의 전압 변화 및 상기 스위치의 전류 변화를 검출하며, 그 후 상기 스위치를 계속적으로 스위칭하기 위해 상기 보조 권선에 대해 계속적인 에너지 변화를 유도하도록 0보다 더 큰 스위칭 주파수를 갖는 상기 스위칭 신호를 생성하는 것을 특징으로 하는 스위칭 제어 회로.
청구항 10에 있어서,
상기 제어기는:
주파수 신호를 생성하는 발진기;
상기 보조 권선의 상기 전압 변화로부터 디벨롭(develop)되는 전압 제어 루프를 포함하며, 상기 전압 제어 루프는 상기 스위칭 신호와 부합하며, 에러 증폭기 는 상기 전압 변화를 기준 전압과 비교하며, 비교기는 상기 에러 증폭기의 출력을 상기 스위치의 상기 전류 변화와 비교하며, PWM 발생기는 상기 비교기의 출력에 응답하여 상기 스위치를 위한 상기 스위칭 신호를 생성하며;
상기 스위치의 상기 전류 변화를 갖는 상기 주파수 신호에 가산하는 가산기; 및
상기 보조 권선 및 상기 주파수 신호의 상기 전압 변화에 응답하여 상기 스위칭 신호를 조정하기 위해 상기 PWM 발생기 및 상기 주파수 신호를 조정하기 위해 상기 발진기에 대해 변조 신호를 생성하기 위한 듀티 싸이클 변조기를 포함하는 것을 특징으로 하는 스위칭 제어 회로.
1차측 제어 파워 서플라이를 스위칭하기 위한 방법에 있어서, 상기 방법은:
스위칭 전류의 전류 변화를 감지하는 단계;
보조 권선의 전압 변화를 감지하는 단계;
상기 보조 권선의 상기 전압 변화를 기준 전압과 비교하는 것에 응답하여 제어 신호를 생성하는 단계;
상기 전류 변화 신호를 발진기로부터의 주파수 신호와 조합하는 것에 응답하여 변조된 전류 변화 신호를 생성하는 단계;
상기 스위칭 전류의 상기 변조된 전류 변화를 상기 제어 신호와 비교하는 것에 응답하여 PWM 제어 신호를 생성하는 단계;
상기 PWM 제어 신호 및 상기 주파수 신호를 상기 PWM 발생기에 입력함으로써 PWM 발생기를 통해 상기 PWM 제어 신호 및 상기 주파수 신호에 응답하여 PWM 스위칭 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 스위칭 제어 회로.
청구항 12에 있어서,
듀티 싸이클 변조기를 통해 상기 제어 신호 및 상기 주파수 신호에 응답하여 상기 발진기 및 상기 PWM 발생기에 대해 변조된 듀티 싸이클 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 스위칭 제어 회로.
KR1020087009888A 2005-10-09 2005-10-09 1차측 제어 파워 서플라이의 효율을 개선하기 위해오프-타임 변조를 갖는 스위칭 제어 회로 KR101005269B1 (ko)

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