KR20080063994A - 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지에 관한 것으로, 상세하게는 웨이퍼 레벨 패키지에 관한 것이다. 본 발명의 일실시예에 따른 반도체 패키지는 반도체칩; 상기 반도체칩 측면을 둘러싸는 기판; 상기 반도체칩 및 상기 기판 하에 형성되고 상기 반도체칩과 전기적으로 연결된 재배선; 상기 재배선을 둘러싸는 절연막; 및 상기 절연막 하에 형성된 하나 이상의 솔더볼;을 포함한다. 이에 따라 해상력을 확보하고, 공정을 단순화하여 제조 원가를 낮출 수 있다. 웨이퍼 레벨 패키지에서 재배선 공간의 부족문제를 해결할 수 있고, 간단한 구조로 패키지의 적층구조를 실현할 수 있다.
웨이퍼 레벨 패키지, 재배선, 스크라이브 라인, 솔더볼, 반도체칩

Description

반도체 패키지{Semiconductor package}
도 1 내지 도 4는 본 발명의 제1실시예인 반도체 패키지를 설명하기 위한 단면도들이다.
도 5는 본 발명의 제2실시예인 반도체 패키지를 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 기판 20, 120 : 반도체칩
30, 130 : 재배선 35, 135 : 절연막
50, 150 : 솔더볼 40 : 콘택
본 발명은 반도체 패키지에 관한 것으로, 좀 더 상세하게는 웨이퍼 레벨 패캐지에 관한 것이다.
종래의 웨이퍼 레벨 패키지는 반도체칩 상에 재배선이 형성되기 때문에 재배선 공간이 부족하게 된다. 또한 솔더볼의 피치에 제한을 받게 되어 패키지의 적층이 어렵다. 이에 따라 웨이퍼 레벨 패키지에서 재배선 공간을 확보하고, 패키지의 적층이 가능한 웨이퍼 레벨 패키지의 구조가 필요하게 되었다.
본 발명이 이루고자 하는 기술적 과제는 재배선 공간을 확보하고 패키지의 적층이 가능한 반도체 패키지를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 반도체 패키지는 반도체칩; 상기 반도체칩 측면을 둘러싸는 기판; 상기 반도체칩 및 상기 기판 하에 형성되고 상기 반도체칩과 전기적으로 연결된 재배선; 상기 재배선을 둘러싸는 절연막; 및 상기 절연막 하에 형성된 하나 이상의 솔더볼;을 포함한다. 상기 기판의 바로 아래 방향에서도 상기 솔더볼이 위치할 수 있다. 상기 절연막의 측면과 동일한 평면을 형성하는 상기 기판의 측면은 스크라이브 라인(scribe line)을 포함할 수 있다. 상기 기판은 상기 반도체칩이 형성되는 반도체물질 웨이퍼의 일부일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체패키지는 반도체칩; 상기 반도체칩 측면을 둘러싸는 기판; 상기 반도체칩 및 상기 기판 하에 형성되고 상기 반도체칩과 전기적으로 연결된 재배선; 및 상기 재배선을 둘러싸는 절연막;을 포함하는 웨이퍼 레벨 패키지가 복수개로 순차적으로 적층되고, 상기 복수개의 웨이퍼 레벨 패키지를 전기적으로 연결하기 위하여, 상기 기판을 관통하는 콘택이 순차적으로 적층된다. 최하단에 위치하는 상기 웨이퍼 레벨 패키지의 상기 절연막 하에 형성되는 복수개의 솔더볼;을 더 포함할 수 있다. 상기 기판의 바로 아래 방향에서도 상기 솔더볼이 위치할 수 있다. 상기 콘택은 도금 방 식에 의해 형성된 도전성 물질로 구성될 수 있다. 상기 콘택은 화학기상증착 방식에 의해 형성된 도전성 물질로 구성될 수 있다. 상기 기판은 상기 반도체칩이 형성되는 반도체물질 웨이퍼의 일부일 수 있다.
이제 본 발명은 발명의 실시예들을 도시한 첨부된 도면들을 참조하여 이하에서 더욱 상세하게 설명된다. 본 발명은 여기에서 설명되는 실시예들에 한정되어 해석되어서는 안된다. 오히려, 이러한 실시예들은 본 명세서가 철저하고 완전하기 위하여 그리고 당업자들에게 본 발명의 범위를 충분히 전달하기 위하여 제공된다. 도면들에서는, 층들 및 영역들의 두께는 명확성을 위해 과장된다. 본 발명에 걸쳐 동일한 참조번호들은 동일한 요소들을 참조한다. 여기에서 사용되는 용어는 단지 특별한 실시예들을 기술하기 위한 것이며 발명을 한정하기 위한 것이 아니다. 여기에서 사용되는 것처럼, 단수의 표현들은, 문맥이 다르게 명시하지 않는다면, 복수의 표현들도 포함하고자 한다. 층, 영역 또는 기판과 같은 하나의 요소가 다른 요소의 "상에(on)" 존재한다거나 다른 요소를 "향하여(onto)" 신장한다고 언급될 때는, 상기 하나의 요소는 다른 요소의 직접 상에(directly on) 존재할 수 있거나 다른 요소를 직접 향하여(directly onto) 신장할 수 있고 또는 중간의 개재하는 요소들이 존재할 수도 있다는 것이 이해될 수 있다. 반대로, 하나의 요소가 다른 요소의 "직접 상에" 존재한다거나 다른 요소를 "직접 향하여" 신장한다고 언급될 때는, 중간의 개재하는 요소들이 존재하지 않는다. 하나의 요소가 다른 요소에 "연결된다"거나 "결합된다"라고 언급될 때는, 상기 하나의 요소는 다른 요소에 직접 연결된다거나 직접 결합될 수 있고 또는 중간의 개재하는 요소들이 존재할 수도 있다고 이해 될 수도 있다. 반대로, 하나의 요소가 다른 요소에 "직접 연결된다"거나 "직접 결합된다"라고 언급될 때는, 중간의 개재하는 요소들이 존재하지 않는다. 본 발명에 걸쳐서, 동일한 참조번호들은 동일한 요소들을 참조한다. 더욱이, "하부의" 또는 "바닥" 및 "상부의" 또는 "정상"과 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 하나의 요소의 다른 요소들에 대한 관계를 기술하기 위하여 여기에서 사용될 수 있다. 상대적인 용어들은 도면들에서 묘사되는 방향에 부가하여 소자의 다른 방향들을 포함하고자 하는 것이라고 이해될 수 있다. 예를 들어, 도면들에서의 소자가 뒤집힌다면, 다른 요소들의 "하부의" 면에 존재한다고 기술되는 요소들은 상기 다른 요소들의 "상부의" 면에 방향을 가질 수 있다. 따라서, "하부의"라는 전형적인 용어는 도면의 특정한 방향에 의존하여 "하부의" 및 "상부의" 방향 모두를 포함할 수 있다. 유사하게, 도면들 중의 하나에서의 소자가 뒤집힌다면, 다른 요소들"의 아래에" 또는 다른 요소들"의 바로 아래에" 있다고 기술되는 요소들은 상기 다른 요소들"의 위에" 방향을 가질 수 있다. 따라서, "의 아래에 또는 "의 바로 아래에"라는 전형적인 용어들은 위에 및 아래에의 두 방향을 포함할 수 있다.
본 발명의 실시예들은 여기에서 본 발명의 이상화된 실시예들을 개요적으로 도해하는 단면도들을 참조하여 설명된다. 그 결과, 도면들의 형태들로부터의 변동들, 결국, 예를 들어, 제조 기술들 및/또는 공차들의 변동들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 여기에서 도해되는 영역들의 특별한 형태들에 한정하여 해석되어서는 안되고, 예를 들어, 제조에서 기인하는 형태들의 변동들을 포함하여야 한다. 예를 들어, 사각형으로 도해되거나 기술되는 식각된 영역은 통상적으로 원형 또는 곡선의 형태들을 가질 수 있다. 따라서, 도면들에서 도해되는 영역들은 본질적으로 개요적이고, 그들의 형태들은 소자의 영역의 정확한 형태를 도해하기 위함이 아니고 본 발명의 범위를 한정하기 위함이 아니다.
제1실시예
도 1 내지 도 4는 본 발명의 제1실시예인 반도체 패키지를 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체칩(120)의 측면을 둘러싸는 기판(120)이 형성된다. 바람직하게는 기판(120)은 반도체칩(120)이 형성되는 반도체물질 웨이퍼의 일부이다. 상기 반도체물질 웨이퍼는 예를 들어 Si 웨이퍼, GaAs 웨이퍼 일 수 있다. 도 1에서, 기판(120)의 측면은 스크라이브 라인(160)을 포함하여, 반도체칩(120)의 폭(W1)보다 웨이퍼 레벨 패키지의 폭(W2)이 더 크게 된다. 스크라이브 라인(160)은 웨이퍼 상태에서 칩단위로의 절단을 위해 제공되는 라인이다. 종래 기술의 웨이퍼 레벨 패키지는 반도체칩(120)의 측면이 스크라이브 라인(160)을 포함하도록 형성되었다.
도 2를 참조하면, 반도체칩(120) 및 기판(110)의 상에 반도체칩(120)과 전기적으로 연결되는 재배선(130)이 형성된다. 재배선(130)은 기판(110) 상에서도 형성될 수 있다. 재배선(130)의 형성방법은 당업자들에게 널리 알려져 있으므로 여기에서는 설명을 생략한다. 재배선(130)을 형성한 후에 재배선(130)을 둘러싸는 절연막(135)을 형성한다. 절연막(135)는 반도체칩(120)과 기판(110)을 모두 덮을 수 있는 폭(도 1의 W2)을 가지는 것이 바람직하다. 절연막(135)은 단일막 또는 다중막으 로 구성될 수 있다. 상기 다중막은 층간절연막(inter layer dielectric layer) 또는 패시베이션막을 포함할 수 있는데, 상기 층간절연막은 폴리이미드가 사용될 수 있다.
도 3을 참조하면, 절연막(135) 상에 하나 이상의 솔더볼(150)이 형성된다. 솔더볼(150)은 기판(110)의 바로 위의 방향에서도 위치하는 것이 바람직하다.
다음에 도 4를 참조하면, 지금까지 형성된 구조들을 도 1에 도시된 스크라이브 라인(160)을 따라 절단하여 각각의 웨이퍼 레벨 패키지(100)를 완성한다. 본 발명에 따른 웨이퍼 레벨 패키지(100)는 절연막(135)의 측면과 동일한 평면을 형성하는 기판(110)의 측면이 스크라이브 라인을 포함할 수 있다. 반도체칩(120) 이외에 영역에도 재배선(130)을 형성할 수 있게 되어 재배선 공간 부족의 문제를 해결할 수 있다.
제2실시예
도 5는 본 발명의 제2실시예인 반도체 패키지를 설명하기 위한 단면도이다.
도 5를 참조하면, 반도체칩(20); 반도체칩(20) 측면을 둘러싸는 기판(10); 반도체칩(20) 및 기판(10) 하에 형성되고 반도체칩(20)과 전기적으로 연결된 재배선(30); 및 재배선(30)을 둘러싸는 절연막(35);을 포함하는 웨이퍼 레벨 패키지가 복수개로 순차적으로 적층된다. 또한 복수개의 상기 웨이퍼 레벨 패키지를 전기적으로 연결하기 위하여, 기판(10)을 관통하는 콘택(40)이 순차적으로 적층된다. 절연막(35)의 측면과 동일한 평면을 형성하는 기판(10)의 측면은 스크라이브 라인(scribe line)을 포함하는 것이 바람직하다. 최하단에 위치하는 상기 웨이퍼 레 벨 패키지의 절연막(35) 하에는 복수개의 솔더볼(50)이 형성될 수 있다. 기판(10)의 바로 아래 방향에서도 솔더볼(50)이 위치할 수 있다. 콘택(40)은 도금 방식에 의해 형성된 도전성 물질로 구성될 수 있다. 또는 콘택(40)은 화학기상증착 방식에 의해 형성된 도전성 물질로 구성될 수도 있다. 본 발명의 제1실시예에서 설명한 바와 같이, 기판(10)은 반도체칩(20)이 형성되는 반도체물질 웨이퍼의 일부일 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 의한 반도체 패키지에 의하면 웨이퍼 레벨 패키지에서 재배선 공간의 부족문제를 해결할 수 있고, 간단한 구조로 패키지의 적층구조를 실현할 수 있다.

Claims (11)

  1. 반도체칩;
    상기 반도체칩 측면을 둘러싸는 기판;
    상기 반도체칩 및 상기 기판 하에 형성되고 상기 반도체칩과 전기적으로 연결된 재배선;
    상기 재배선을 둘러싸는 절연막; 및
    상기 절연막 하에 형성된 하나 이상의 솔더볼;을 포함하는 반도체 패키지.
  2. 제1항에 있어서, 상기 기판의 바로 아래 방향에서도 상기 솔더볼이 위치하는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서, 상기 절연막의 측면과 동일한 평면을 형성하는 상기 기판의 측면은 스크라이브 라인(scribe line)을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서, 상기 기판은 상기 반도체칩이 형성되는 반도체물질 웨이퍼의 일부인 것을 특징으로 하는 반도체 패키지.
  5. 반도체칩;
    상기 반도체칩 측면을 둘러싸는 기판;
    상기 반도체칩 및 상기 기판 하에 형성되고 상기 반도체칩과 전기적으로 연결된 재배선; 및
    상기 재배선을 둘러싸는 절연막;을 포함하는 웨이퍼 레벨 패키지가 복수개로 순차적으로 적층되고,
    상기 복수개의 웨이퍼 레벨 패키지를 전기적으로 연결하기 위하여, 상기 기판을 관통하는 콘택이 순차적으로 적층되는 것을 특징으로 하는 반도체 패키지.
  6. 제5항에 있어서, 상기 절연막의 측면과 동일한 평면을 형성하는 상기 기판의 측면은 스크라이브 라인(scribe line)을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제5항에 있어서, 최하단에 위치하는 상기 웨이퍼 레벨 패키지의 상기 절연막 하에 형성되는 복수개의 솔더볼;을 더 포함하는 반도체 패키지.
  8. 제7항에 있어서, 상기 기판의 바로 아래 방향에서도 상기 솔더볼이 위치하는 것을 특징으로 하는 반도체 패키지.
  9. 제5항에 있어서, 상기 콘택은 도금 방식에 의해 형성된 도전성 물질로 구성되는 반도체 패키지.
  10. 제5항에 있어서, 상기 콘택은 화학기상증착 방식에 의해 형성된 도전성 물질로 구성되는 반도체 패키지.
  11. 제5항에 있어서, 상기 기판은 상기 반도체칩이 형성되는 반도체물질 웨이퍼의 일부인 것을 특징으로 하는 반도체 패키지.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10096552B2 (en) 2017-01-03 2018-10-09 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US11075152B2 (en) 2019-03-28 2021-07-27 Samsung Electronics Co., Ltd. Semiconductor package
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