KR20080062731A - Dual poly gate and the method for fabricating the same in semiconductor device - Google Patents

Dual poly gate and the method for fabricating the same in semiconductor device Download PDF

Info

Publication number
KR20080062731A
KR20080062731A KR1020060138815A KR20060138815A KR20080062731A KR 20080062731 A KR20080062731 A KR 20080062731A KR 1020060138815 A KR1020060138815 A KR 1020060138815A KR 20060138815 A KR20060138815 A KR 20060138815A KR 20080062731 A KR20080062731 A KR 20080062731A
Authority
KR
South Korea
Prior art keywords
amorphous silicon
silicon film
film
semiconductor substrate
forming
Prior art date
Application number
KR1020060138815A
Other languages
Korean (ko)
Other versions
KR100914284B1 (en
Inventor
이안배
서혜진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060138815A priority Critical patent/KR100914284B1/en
Publication of KR20080062731A publication Critical patent/KR20080062731A/en
Application granted granted Critical
Publication of KR100914284B1 publication Critical patent/KR100914284B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Semiconductor Memories (AREA)

Abstract

A dual poly gate in a semiconductor device and a fabricating method thereof are provided to prevent the generation of a pin hole by giving a vertical directional stack structure to an amorphous silicon layer. A method for fabricating a dual poly gate in a semiconductor device comprises the steps of: forming a gate insulation layer(202) on a semiconductor substrate(200); fabricating a stack structure amorphous silicon layer(214) by depositing doped amorphous silicon layers(204,208,212) and undoped amorphous silicon layers(206,210) on the gate insulation layer via discontinuous supply of an impurity source with a silicon source to the semiconductor substrate; and fabricating a gate conductive layer by crystallizing the amorphous silicon via the thermal treatment on the semiconductor substrate.

Description

반도체 소자의 듀얼 폴리게이트 및 그 형성방법{Dual poly gate and the method for fabricating the same in semiconductor device}Dual poly gate and the method for fabricating the same in semiconductor device

도 1은 종래 기술의 듀얼 폴리게이트 상에 발생된 핀 홀을 나타내보인 셈(SEM) 사진이다. 1 is a SEM (SEM) photograph showing a pin hole generated on the dual polygate of the prior art.

도 2 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 듀얼 폴리게이트 형성방법을 설명하기 위하여 나타내 보인 도면들이다.2 to 8 are diagrams for explaining a method of forming a dual polygate of a semiconductor device according to an embodiment of the present invention.

도 9a 및 도 9b는 실리콘막의 결정립계 방향성을 나타내보인 템(TEM) 사진들이다. 9A and 9B are TEM photographs illustrating grain orientation of a silicon film.

도 10a 및 도 10b는 게이트 도전막을 형성한 후 열공정을 진행한 모습을 나타내보인 도면들이다. 10A and 10B are views illustrating a state in which a thermal process is performed after a gate conductive film is formed.

도 11은 본 발명의 실시예에 따른 반도체 소자의 듀얼 폴리게이트의 심스(SIMS) 프로파일을 나타내보인 도면이다.FIG. 11 is a view illustrating a SIMS profile of dual polygates of a semiconductor device according to an exemplary embodiment of the present invention.

본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 듀얼 폴리게이트 상에 핀 홀이 발생하는 것을 방지할 수 있는 반도체 소자의 듀얼 폴리게이트 및 그 형성방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a dual polygate of a semiconductor device and a method of forming the semiconductor device capable of preventing pin holes from occurring on the dual polygate.

디램(DRAM; Dynamic random access memory)과 같은 반도체 소자는 셀 영역과 주변회로영역을 갖는데, 특히 주변회로영역은 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor)로 구성된다. 일반적인 상보형 모스에 있어서, p형의 모스트랜지스터는 매몰된 채널구조(buried channel structure)를 갖는데, 이 매몰된 채널구조는 소자의 집적도가 증가함에 따라 채널길이가 감소되고, 그에 따라 높은 전계인가로 누설전류(leakage current)특성을 열화시킨다. 따라서 최근에는 표면 채널구조의 p형의 모스트랜지스터를 구현하기 위해 듀얼 폴리 게이트(Dual poly gate) 구조를 채용하고 있다. 듀얼 폴리게이트 구조는, p형의 모스트랜지스터가 형성되는 영역에는 P형 불순물을 주입한 P형 폴리게이트가 배치되고, n형의 모스트랜지스터가 형성되는 영역에는 N형 불순물을 주입한 N형 폴리게이트가 배치되는 구조를 의미한다. A semiconductor device, such as a dynamic random access memory (DRAM), has a cell region and a peripheral circuit region. In particular, the peripheral circuit region includes a complementary metal oxide semiconductor (CMOS). In general complementary MOS, p-type morph transistors have a buried channel structure, which has a channel length that decreases as the degree of integration increases, resulting in a high electric field. Deteriorates leakage current characteristics. Therefore, recently, a dual poly gate structure has been adopted to implement a p-type morph transistor of a surface channel structure. In the dual polygate structure, a P-type polygate implanted with P-type impurities is disposed in a region where a p-type morph transistor is formed, and an N-type polygate implanted with N-type impurities in a region where an n-type morph transistor is formed. Means a structure in which is disposed.

이와 같은 듀얼 폴리게이트는 반도체 기판 위에 게이트 절연막 및 반도체층을 형성하고, 반도체층 내에 P형 불순물 및 N형 불순물을 각각 주입하여 듀얼 반도체층을 형성하고, 열처리를 통해 불순물을 활성화한 다음, 반도체층 위에 금속막 및 하드마스크막을 증착한 후 패터닝하여 게이트를 형성하는 과정으로 이루어진다. Such a dual polygate forms a gate insulating film and a semiconductor layer on a semiconductor substrate, forms a dual semiconductor layer by injecting P-type impurities and N-type impurities into the semiconductor layer, and activates impurities through heat treatment. After depositing a metal film and a hard mask film on the pattern is formed a process of forming a gate.

도 1은 종래 기술의 듀얼 폴리게이트 상에 발생된 핀 홀을 나타내보인 셈(SEM) 사진이다. 1 is a SEM (SEM) photograph showing a pin hole generated on the dual polygate of the prior art.

듀얼 폴리게이트를 형성하기 위해 반도체층 내에 불순물을 주입하고, 주입된 불순물을 활성화시키기 위해 어닐링 공정을 수행한다. 이러한 어닐링 공정을 진행하는 과정에서 듀얼 폴리게이트 상에 도 1에 도시된 바와 같이, 핀 홀(pin hole, 100)이 발생할 수 있다. 핀 홀은 어닐링 공정시 비정질실리콘이 결정화되면서 주입된 불순물에 의해 경계가 형성되어 불규칙적인 결정립계(random grain boundary)가 형성된다. 이러한 결정립계에 편석(segregation)이 이루어진 높은 농도의 불순물 이온이 존재하면서, 이 부분에서 식각 속도가 증가함에 따라 세정액에 대한 내식각성이 저하되면서 듀얼 폴리게이트 표면에 수십 nm크기의 핀 홀(100)이 발생한다. Impurities are implanted into the semiconductor layer to form dual polygates, and an annealing process is performed to activate the implanted impurities. In the process of performing the annealing process, as shown in FIG. 1, a pin hole 100 may be generated on the dual polygate. As the pinholes are amorphous silicon is crystallized during the annealing process, boundaries are formed by the implanted impurities, thereby forming irregular grain boundaries. While there are high concentrations of impurity ions segregated at such grain boundaries, as the etching rate increases in this portion, the etching resistance to the cleaning solution is degraded, and the pinhole 100 having a size of several tens of nm is formed on the surface of the dual polygate. Occurs.

이렇게 발생한 핀 홀(100)은 폴리실리콘 막 자체의 물성이 열화시킬 뿐만 아니라 반도체 소자의 특성을 저하시킬 수 있고, 번 잇 테스트(burn it test) 등의 조건에서 테스트에서 불량을 유발할 수 있다.The pinholes 100 generated as described above not only deteriorate the physical properties of the polysilicon film itself but also degrade the characteristics of the semiconductor device, and may cause defects in the test under conditions such as a burn it test.

본 발명이 이루고자 하는 기술적 과제는, 듀얼 폴리게이트 형성방법을 개선하여 핀 홀의 발생을 억제할 수 있고, 불순물이 손실되는 현상을 개선할 수 있는 반도체 소자의 듀얼 폴리게이트 및 그 형성방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a dual polygate of a semiconductor device and a method of forming the semiconductor device capable of improving the method of forming the dual polygate to suppress the generation of pinholes and improving the phenomenon in which impurities are lost. .

상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 반도체 소자의 듀얼 폴리게이트 형성방법은, 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 반도체 기판 상에 실리콘 소스를 공급하면서 이와 함께 불순물 소스를 불연속적으로 공급하여 상기 게이트 절연막 위에 도프트 비정질실리콘막 및 언도프트 비정질실리콘막을 교번 증착하여 이중층 이상이 적층된 스택 구조의 비정질실리콘 막을 형성하는 단계; 및 상기 반도체 기판 상에 열처리를 수행하여 상기 비정질실리콘을 결정화시키켜, 게이트 도전막을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of forming a dual polygate of a semiconductor device according to an embodiment of the present invention, forming a gate insulating film on a semiconductor substrate; While supplying a silicon source on the semiconductor substrate and a supply of an impurity source discontinuously, a doped amorphous silicon film and an undoped amorphous silicon film are alternately deposited on the gate insulating film to form an amorphous silicon film having a stack structure of at least two layers. Doing; And crystallizing the amorphous silicon by performing a heat treatment on the semiconductor substrate to form a gate conductive film.

본 발명에 있어서, 상기 비정질실리콘막을 형성하는 단계는, 상기 반도체 기판 상에 실리콘 소스를 공급하면서 불순물 소스를 함께 공급하여 상기 게이트 절연막 위에 도프트 비정질실리콘막을 형성하는 제1 단계; 상기 반도체 기판 상에 실리콘 소스만을 공급하여 상기 도프트 비정질실리콘막 위에 언도프트 비정질실리콘막을 형성하는 제2 단계; 및 상기 제1 단계 및 제2 단계를 반복하여 상기 도프트 비정질실리콘막 및 언도프트 비정질실리콘막이 교번하여 증착되는 스택 구조의 비정질실리콘막을 형성하는 단계를 포함할 수 있다.The forming of the amorphous silicon film may include: a first step of forming a doped amorphous silicon film on the gate insulating film by supplying an impurity source while supplying a silicon source on the semiconductor substrate; Supplying only a silicon source to the semiconductor substrate to form an undoped amorphous silicon film on the doped amorphous silicon film; And repeating the first and second steps to form an amorphous silicon film having a stack structure in which the doped amorphous silicon film and the undoped amorphous silicon film are alternately deposited.

상기 실리콘 소스는 실란(SiH4) 가스를 포함하며, 상기 불순물 소스는, 포스핀(PH3) 가스 또는 붕소(B) 가스를 포함하는 것이 바람직하다.The silicon source may include a silane (SiH 4 ) gas, and the impurity source may include a phosphine (PH 3 ) gas or a boron (B) gas.

상기 도프트 비정질실리콘막 및 언도프트 비정질실리콘막을 형성하는 단계는 인-시츄(in-situ) 공정으로 수행하는 것이 바람직하다.Forming the doped amorphous silicon film and the undoped amorphous silicon film is preferably carried out in an in-situ (in-situ) process.

상기 비정질실리콘막을 형성하는 단계는, 450-560℃의 공정온도에서 진행할 수 있다.The forming of the amorphous silicon film may be performed at a process temperature of 450-560 ° C.

상기 비정질실리콘막을 결정화시키는 단계는 850-950℃의 온도에서 급속열처리(RTA) 공정을 수행하는 것이 바람직하다. The step of crystallizing the amorphous silicon film is preferably carried out a rapid heat treatment (RTA) process at a temperature of 850-950 ℃.

상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 반도체 소자 의 듀얼 폴리게이트는, 반도체 기판; 상기 반도체 기판 위에 형성된 게이트 절연막; 상기 게이트 절연막 위에 도프트 비정질실리콘막 및 언도프트 비정질실리콘막이 교번하여 배치되면서 이중층 이상의 적층된 구조로 형성된 게이트 도전막; 및 상기 게이트 도전막 위에 형성된 하드마스크막을 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a dual polygate of a semiconductor device according to an embodiment of the present invention, a semiconductor substrate; A gate insulating film formed on the semiconductor substrate; A gate conductive film formed of a stacked structure having at least two layers while a doped amorphous silicon film and an undoped amorphous silicon film are alternately disposed on the gate insulating film; And a hard mask film formed on the gate conductive film.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

도 2 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 듀얼 폴리게이트 및 그 형성방법을 설명하기 위하여 나타내 보인 도면들이다. 도 9a 및 도 9b는 실리콘막의 결정립계 방향성을 나타내보인 템(TEM) 사진들이다. 도 10a 및 도 10b는 게이트 도전막을 형성한 후 열공정을 진행한 모습을 나타내보인 도면들이다. 그리고, 도 11은 본 발명의 실시예에 따른 반도체 소자의 듀얼 폴리게이트의 심스(SIMS) 프로파일을 나타내보인 도면이다.2 to 8 are diagrams for explaining a dual polygate and a method of forming the semiconductor device according to an embodiment of the present invention. 9A and 9B are TEM photographs illustrating grain orientation of a silicon film. 10A and 10B are views illustrating a state in which a thermal process is performed after a gate conductive film is formed. 11 illustrates a SIMS profile of dual polygates of a semiconductor device according to an exemplary embodiment of the present invention.

도 2를 참조하면, 반도체 기판(200) 상에 게이트 절연막(202)을 형성한다. 게이트 절연막(202)은 산화막으로 형성한 다음 산화막 상에 질화처리(nitridation)하여 산화막 표면에 질화막을 형성할 수 있으며, 경우에 따라서는 산화질화막으로 형성할 수도 있다. Referring to FIG. 2, a gate insulating film 202 is formed on the semiconductor substrate 200. The gate insulating film 202 may be formed of an oxide film and then nitrided on the oxide film to form a nitride film on the oxide film. In some cases, the gate insulating film 202 may be formed of an oxynitride film.

도 3 내지 도 6을 참조하면, 게이트 절연막(202) 위에 도프트 비정질실리콘막(204, 208, 212) 및 언도프트 비정질실리콘막(206, 210)을 교번하여 증착해 이중층 이상이 적층된 스택(stack) 구조의 비정질실리콘막(214)을 형성한다. 이러한 도프트 비정질실리콘막 및 언도프트 비정질실리콘막이 교번하여 증착된 스택 구조의 비정질실리콘막(214)은 불순물 소스를 불연속적으로 공급하는 방식으로 구현할 수 있다. 이하 구체적인 구현 방법을 도면을 참조하여 설명하기로 한다.3 to 6, a stack in which double or more layers are stacked by alternately depositing doped amorphous silicon films 204, 208, and 212 and undoped amorphous silicon films 206 and 210 on the gate insulating film 202 ( stack) an amorphous silicon film 214 is formed. The amorphous silicon film 214 having a stack structure in which the doped amorphous silicon film and the undoped amorphous silicon film are alternately deposited may be implemented by discontinuously supplying an impurity source. Hereinafter, a specific implementation method will be described with reference to the drawings.

먼저, 도 3을 참조하면, 게이트 절연막(202) 위에 1차 도프트 비정질실리콘막(204)을 형성한다. 이를 위해 반도체 기판(200)을 저압화학기상증착(LPCVD; Low pressure chemical vapor deposition) 장치에 배치한다. 다음에 저압화학기상증착(LPCVD) 장치 내에 실리콘 소스를 공급하면서 이와 함께 불순물 소스를 공급하여 불순물이 도핑된 1차 도프트 비정질실리콘막(204)을 형성한다. 실리콘 소스는 실란(SiH4) 가스를 공급할 수 있고, 불순물 소스는 n형 불순물 또는 p형 불순물을 공급할 수 있다. 여기서 n형 불순물은 포스핀(PH3) 가스를 공급할 수 있고, p형 불순물은 붕소(B) 가스를 공급할 수 있다. 본 발명의 실시예에서는 바람직한 공정예로 n형 불순물을 공급하는 것을 예로 들어 설명하기로 한다. 이러한 1차 도프트 비정질실리콘막(204)은 450-560℃의 증착 온도에서 화학기상증착(CVD) 장치의 압력을 수mm 내지 수 Torr의 낮은 압력으로 유지한 상태에서 형성하는 것이 바람직하다. First, referring to FIG. 3, a first doped amorphous silicon film 204 is formed on the gate insulating film 202. To this end, the semiconductor substrate 200 is disposed in a low pressure chemical vapor deposition (LPCVD) apparatus. Next, a silicon doped amorphous silicon film 204 doped with impurities is formed by supplying a silicon source into a low pressure chemical vapor deposition (LPCVD) apparatus while supplying an impurity source. The silicon source may supply silane (SiH 4 ) gas, and the impurity source may supply n-type impurities or p-type impurities. The n-type impurity may supply a phosphine (PH 3 ) gas, and the p-type impurity may supply a boron (B) gas. In the embodiment of the present invention will be described with an example supplying n-type impurities as a preferred process example. The first doped amorphous silicon film 204 is preferably formed in a state where the pressure of the chemical vapor deposition (CVD) device is maintained at a low pressure of several mm to several Torr at a deposition temperature of 450-560 ° C.

다음에 소정 두께의 1차 도프트 비정질실리콘막(204)이 형성되면, 도 4에 도시한 바와 같이, 저압화학기상증착(LPCVD) 장치 내에 n형 불순물 소스, 예를 들어 포스핀(PH3) 가스는 공급하지 않고, 실리콘 소스, 예컨대 실란(SiH4) 가스만을 공급한다. 그러면 1차 도프트 비정질실리콘막(204) 위에 1차 언도프트 비정질실리콘막(206)이 형성된다. Next, when a first doped amorphous silicon film 204 having a predetermined thickness is formed, as shown in FIG. 4, an n-type impurity source, for example, phosphine (PH 3 ), is formed in a low pressure chemical vapor deposition (LPCVD) apparatus. No gas is supplied, only a silicon source, such as silane (SiH 4 ) gas. Then, the first undoped amorphous silicon film 206 is formed on the first dope amorphous silicon film 204.

다음에 도 5에 도시한 바와 같이, 저압화학기상증착(LPCVD) 장치 내에 실리콘 소스는 계속 공급되고 있는 상태에서 포스핀(PH3) 가스를 공급하여 1차 언도프트 비정질실리콘막(206) 위에 2차 도프트 비정질실리콘막(208)을 형성한다. Next, as shown in FIG. 5, the phosphine (PH 3 ) gas is supplied to the low pressure chemical vapor deposition (LPCVD) apparatus while the silicon source is still being supplied, thereby forming two on the first undoped amorphous silicon film 206. The next doped amorphous silicon film 208 is formed.

다음에 도 6에 도시한 바와 같이, 포스핀(PH3) 가스는 공급하지 않고, 실리콘 소스, 예컨대 실란(SiH4) 가스만을 공급하여 2차 도프트 비정질실리콘막(208) 위에 2차 언도프트 비정질실리콘막(210)을 형성한다. 계속해서 2차 언도프트 비정질실리콘막(210)이 소정 두께만큼 증착되면, 포스핀(PH3) 가스를 공급하여 3차 도프트 비정질실리콘막(212)을 형성한다. 그러면, 도프트 비정질실리콘막(204, 208, 212) 및 언도프트 비정질실리콘막(206, 210)이 교번하여 증착된 적층 구조로 이루어진 스택 구조의 비정질실리콘막(214)이 형성된다. 이때, 스택 구조의 비정질실리콘막(214)의 표면은 도프트 비정질실리콘막(212)이 배치되면서 친수성 성질을 띤다. 이러한 도프트 비정질실리콘막(204, 208, 212) 및 언도프트 비정질실리콘막(206, 210)을 형성하는 공정 과정은 인-시츄(in-situ) 공정으로 수행하는 것이 바람직하다.Next, as shown in FIG. 6, the second undoped on the second doped amorphous silicon film 208 by supplying only a silicon source such as silane (SiH 4 ) gas without supplying a phosphine (PH 3 ) gas. An amorphous silicon film 210 is formed. Subsequently, when the second undoped amorphous silicon film 210 is deposited by a predetermined thickness, a phosphine (PH 3 ) gas is supplied to form the third dope amorphous silicon film 212. As a result, an amorphous silicon film 214 having a stack structure formed of a laminated structure in which the doped amorphous silicon films 204, 208, and 212 and the undoped amorphous silicon films 206 and 210 are alternately deposited is formed. At this time, the surface of the amorphous silicon film 214 of the stack structure is hydrophilic as the doped amorphous silicon film 212 is disposed. The process of forming the doped amorphous silicon films 204, 208, and 212 and the undoped amorphous silicon films 206 and 210 may be performed by an in-situ process.

도 7을 참조하면, 반도체 기판(200) 상에 도프트 비정질실리콘막(204, 208, 212) 내에 이온주입된 불순물을 활성화시키기 위해 어닐링 공정을 수행하여 게이트 도전막(216)을 형성한다. 어닐링 공정은 850-950℃의 온도에서 수십 초간 진행하는 급속열처리(RTA; Rapid thermal anneal) 방식을 이용하여 수행할 수 있다. 이러한 어닐링 공정에 의해 스택 구조의 비정질실리콘막(214)의 상(phase)은 비정질(amorphous)에서 결정질(crystallization)의 폴리실리콘막으로 변화한다. Referring to FIG. 7, the gate conductive layer 216 is formed by performing an annealing process to activate impurities implanted into the doped amorphous silicon layers 204, 208, and 212 on the semiconductor substrate 200. The annealing process may be performed by using a rapid thermal anneal (RTA) method that proceeds for several tens of seconds at a temperature of 850-950 ° C. By this annealing process, the phase of the amorphous silicon film 214 of the stack structure is changed from amorphous to crystalline polysilicon film.

스택 구조의 비정질실리콘막(214)을 결정화하는 과정에서 스택 구조의 비정질실리콘막(214) 내의 결정 방향성은 종래의 경우, 도 9a에 도시한 바와 같이 화살표가 나타낸 불규칙한 방향으로 결정립계가 형성되는 것과 비교하여 본 발명의 실시예에서 구현한 스택 구조의 비정질실리콘막(214)은 도 9b에 도시한 바와 같이, 규칙적인 방향으로 결정립계가 형성되는 것을 확인할 수 있다. 이러한 규칙적인 방향으로 결정립계가 형성됨에 따라 종래의 경우, 불규칙한 결정립계에 의해 도 10a에 도시한 바와 같이, 핀 홀(300)과 같은 결함이 발생하는 반면, 본 발명에 따른 듀얼 폴리게이트는 이와 같은 결함이 발생하지 않는 것을 도 10b를 통해 확인할 수 있다. 또한, 결정 성장의 방향성을 수직 방향으로 성장됨에 따라 이후 게이트 스택을 형성하기 위한 식각 공정에서 게이트 도전막(216)의 프로파일(profile)을 개선할 수 있다.In the process of crystallizing the amorphous silicon film 214 of the stack structure, the crystal orientation in the amorphous silicon film 214 of the stack structure is conventionally compared with that in which a grain boundary is formed in an irregular direction indicated by an arrow as shown in FIG. 9A. As shown in FIG. 9B, the amorphous silicon film 214 having the stack structure implemented in the embodiment of the present invention can be seen that grain boundaries are formed in a regular direction. As the grain boundaries are formed in such a regular direction, in the conventional case, as shown in FIG. 10A due to irregular grain boundaries, defects such as the pin holes 300 occur, whereas the dual polygate according to the present invention has such defects. It can be confirmed through Figure 10b that this does not occur. In addition, as the direction of crystal growth is grown in a vertical direction, a profile of the gate conductive layer 216 may be improved in an etching process for forming a gate stack.

아울러 어닐링 공정을 진행하는 과정에서 도프트 비정질실리콘막 내에 주입된 불순물이 확산되면서 도 11에 도시한 바와 같이, 스택 구조의 비정질실리콘막(214) 내의 n형 불순물, 예를 들어 포스포러스(P) 이온의 분포를 스택 구조의 비정질실리콘막(214) 전 영역에서 일정하게 유지할 수 있다. 이때, 스택 구조의 비정질 실리콘막(214) 최상단부에 언도프트 막이 배치되는 경우에는, 비정질실리콘막(214)의 표면은 소수성의 성질을 띠며, 이후 반도체 소자 제조공정에서 진행하는 열 공정에서 불순물이 막 표면에서 아웃 개싱(outgassing)되는 것을 최소화할 수 있다. 이러한 스택 구조의 비정질실리콘막(214)의 표면은 경우에 따라 도프트 실리콘막 또는 언도프트 실리콘막으로 조절할 수 있다.In addition, as the impurities implanted in the doped amorphous silicon film are diffused during the annealing process, as illustrated in FIG. 11, n-type impurities in the amorphous silicon film 214 having a stacked structure, for example, phosphorus (P). The distribution of ions can be kept constant in the entire region of the amorphous silicon film 214 of the stack structure. At this time, when the undoped film is disposed at the top end of the amorphous silicon film 214 of the stack structure, the surface of the amorphous silicon film 214 has a hydrophobic property, and then impurities are generated in the thermal process performed in the semiconductor device manufacturing process. Outgassing at the membrane surface can be minimized. The surface of the amorphous silicon film 214 having such a stack structure may be controlled by a doped silicon film or an undoped silicon film in some cases.

다음에 도 8을 참조하면, 게이트 도전막(216) 위에 하드마스크막(218)을 형성한다. Next, referring to FIG. 8, a hard mask film 218 is formed on the gate conductive film 216.

본 발명에 따른 반도체 소자의 듀얼 폴리게이트는, 실리콘 소스 및 불순물 소스를 일정한 비율로 계속 공급(flow) 시키는 방식이 아니라 실리콘 소스는 계속 공급하는 상태에서 불순물 소스는 일정 구간 공급과 차단을 반복하는 방식을 이용한다. 이러한 방식에 따라 도프트 비정질실리콘막 및 언도프트 비정질실리콘막을 교번 증착하여 이중층 이상이 적층된 스택 구조의 비정질실리콘막이 형성된다. 이러한 스택 구조의 비정질실리콘막은 막 표면의 성질을 친수성 또는 소수성으로 조절할 수 있다. 또한, 이후 열공정에서 그레인 형성시 수직 방향성을 부여하여 핀 홀이 발생하는 것을 억제할 수 있다. 아울러 게이트 도전막 내 불순물의 분포를 일정하게 유지하며, 아웃 개싱에 의한 불순물 손실(dopant loss)을 개선할 수 있다. The dual polygate of the semiconductor device according to the present invention is not a method of continuously supplying a silicon source and an impurity source in a constant ratio, but a method of repeatedly supplying and blocking an impurity source for a predetermined period while the silicon source is continuously supplied. Use In this manner, a doped amorphous silicon film and an undoped amorphous silicon film are alternately deposited to form an amorphous silicon film having a stack structure in which two or more layers are stacked. The amorphous silicon film of such a stack structure can control the property of the film surface to be hydrophilic or hydrophobic. In addition, it is possible to suppress the occurrence of pin holes by providing vertical orientation during grain formation in the thermal process. In addition, it is possible to maintain a constant distribution of impurities in the gate conductive layer and to improve a dopant loss due to out-gassing.

지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 듀얼 폴리게이트 및 그 형성방법에 의하면, 듀얼 폴리게이트 상에 핀 홀이 형성되는 것을 억제할 수 있다. 열공정에서 불순물이 막 표면에서 유출되는 것을 최소화할 수 있다. 또한, 듀얼 폴리게이트 상에 주입되는 불순물의 농도를 균일하게 유지할 수 있다.As described above, according to the dual polygate and the method of forming the semiconductor device according to the present invention, it is possible to suppress the formation of pin holes on the dual polygate. In the thermal process, impurities can be minimized from flowing out of the film surface. In addition, the concentration of the impurity implanted on the dual polygate can be kept uniform.

Claims (8)

반도체 기판 상에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the semiconductor substrate; 상기 반도체 기판 상에 실리콘 소스를 공급하면서 이와 함께 불순물 소스를 불연속적으로 공급하여 상기 게이트 절연막 위에 도프트 비정질실리콘막 및 언도프트 비정질실리콘막을 교번 증착하여 이중층 이상이 적층된 스택 구조의 비정질실리콘막을 형성하는 단계; 및While supplying a silicon source onto the semiconductor substrate and discontinuously supplying an impurity source, an amorphous doped amorphous silicon film and an undoped amorphous silicon film are alternately deposited on the gate insulating film to form an amorphous silicon film having a stack structure of at least two layers. Doing; And 상기 반도체 기판 상에 열처리를 수행하여 상기 비정질실리콘을 결정화시키켜, 게이트 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.And performing a heat treatment on the semiconductor substrate to crystallize the amorphous silicon to form a gate conductive layer. 제1항에 있어서, 상기 비정질실리콘막을 형성하는 단계는, The method of claim 1, wherein the forming of the amorphous silicon film, 상기 반도체 기판 상에 실리콘 소스를 공급하면서 불순물 소스를 함께 공급하여 상기 게이트 절연막 위에 도프트 비정질실리콘막을 형성하는 제1 단계;Supplying an impurity source together with a silicon source on the semiconductor substrate to form a doped amorphous silicon film on the gate insulating film; 상기 반도체 기판 상에 실리콘 소스만을 공급하여 상기 도프트 비정질실리콘막 위에 언도프트 비정질실리콘막을 형성하는 제2 단계; 및Supplying only a silicon source to the semiconductor substrate to form an undoped amorphous silicon film on the doped amorphous silicon film; And 상기 제1 단계 및 제2 단계를 반복하여 상기 도프트 비정질실리콘막 및 언도프트 비정질실리콘막이 교번하여 증착되는 스택 구조의 비정질실리콘막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리게이트 형성방법.Repeating the first and second steps to form an amorphous silicon film having a stacked structure in which the doped amorphous silicon film and the undoped amorphous silicon film are alternately deposited. Way. 제1항에 있어서, The method of claim 1, 상기 실리콘 소스는 실란(SiH4) 가스를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리게이트 형성방법.And the silicon source comprises a silane (SiH 4 ) gas. 제1항에 있어서, The method of claim 1, 상기 불순물 소스는, 포스핀(PH3) 가스 또는 붕소(B) 가스를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리게이트 형성방법.The impurity source includes a phosphine (PH 3 ) gas or a boron (B) gas. 제1항에 있어서, The method of claim 1, 상기 도프트 비정질실리콘막 및 언도프트 비정질실리콘막을 형성하는 단계는 인-시츄(in-situ) 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리게이트 형성방법.Forming the doped amorphous silicon film and the undoped amorphous silicon film by performing an in-situ process. 제1항에 있어서, The method of claim 1, 상기 비정질실리콘막을 형성하는 단계는, 450-560℃의 공정온도에서 진행하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리게이트 형성방법.Forming the amorphous silicon film, the method of forming a dual poly gate of a semiconductor device, characterized in that proceeding at a process temperature of 450-560 ℃. 제1항에 있어서, The method of claim 1, 상기 비정질실리콘막을 결정화시키는 단계는 850-950℃의 온도에서 급속열처리(RTA) 공정을 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리게이트 형성방법.Crystallizing the amorphous silicon film is a method of forming a dual poly gate of a semiconductor device, characterized in that to perform a rapid thermal treatment (RTA) at a temperature of 850-950 ℃. 반도체 기판;Semiconductor substrates; 상기 반도체 기판 위에 형성된 게이트 절연막;A gate insulating film formed on the semiconductor substrate; 상기 게이트 절연막 위에 도프트 비정질실리콘막 및 언도프트 비정질실리콘막이 교번하여 배치되면서 이중층 이상의 적층된 구조로 형성된 게이트 도전막; 및A gate conductive film formed of a stacked structure having at least two layers while a doped amorphous silicon film and an undoped amorphous silicon film are alternately disposed on the gate insulating film; And 상기 게이트 도전막 위에 형성된 하드마스크막을 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리게이트.And a hard mask layer formed on the gate conductive layer.
KR1020060138815A 2006-12-29 2006-12-29 Dual poly gate and the method for fabricating the same in semiconductor device KR100914284B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060138815A KR100914284B1 (en) 2006-12-29 2006-12-29 Dual poly gate and the method for fabricating the same in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060138815A KR100914284B1 (en) 2006-12-29 2006-12-29 Dual poly gate and the method for fabricating the same in semiconductor device

Publications (2)

Publication Number Publication Date
KR20080062731A true KR20080062731A (en) 2008-07-03
KR100914284B1 KR100914284B1 (en) 2009-08-27

Family

ID=39814818

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060138815A KR100914284B1 (en) 2006-12-29 2006-12-29 Dual poly gate and the method for fabricating the same in semiconductor device

Country Status (1)

Country Link
KR (1) KR100914284B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012033305A2 (en) * 2010-09-06 2012-03-15 주식회사 유진테크 Method for manufacturing a semiconductor device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101026386B1 (en) 2009-05-06 2011-04-07 주식회사 하이닉스반도체 Method for fabricating dual poly gate in semiconductor device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0831931A (en) * 1994-07-11 1996-02-02 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device and its manufacture
JPH11233762A (en) * 1998-02-10 1999-08-27 Matsushita Electron Corp Semiconductor device and its manufacture
JP2004266061A (en) * 2003-02-28 2004-09-24 Seiko Epson Corp Semiconductor device and manufacturing method therefor
KR100725369B1 (en) * 2005-04-04 2007-06-07 삼성전자주식회사 Semiconductor device having multilayer structure and fabrication method thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012033305A2 (en) * 2010-09-06 2012-03-15 주식회사 유진테크 Method for manufacturing a semiconductor device
WO2012033305A3 (en) * 2010-09-06 2012-06-28 주식회사 유진테크 Method for manufacturing a semiconductor device
US20130130480A1 (en) * 2010-09-06 2013-05-23 Eugene Technology Co., Ltd. Method for manufacturing a semiconductor device

Also Published As

Publication number Publication date
KR100914284B1 (en) 2009-08-27

Similar Documents

Publication Publication Date Title
TWI492315B (en) A low-temperature polysilicon thin-film transistor manufacturing method
US8895435B2 (en) Polysilicon layer and method of forming the same
KR100456314B1 (en) Method for forming gate electrode in semiconductor deivce
KR100426482B1 (en) Method of manufacturing a flash memory cell
KR100914284B1 (en) Dual poly gate and the method for fabricating the same in semiconductor device
JP2008071775A (en) Semiconductor device
US9553159B2 (en) Semiconductor devices having polysilicon gate patterns and methods of fabricating the same
KR101026386B1 (en) Method for fabricating dual poly gate in semiconductor device
KR100746623B1 (en) Method of fabricating the dual poly gate in a semiconductor device
JP5457801B2 (en) Manufacturing method of semiconductor device
US20030045081A1 (en) MOSFET having a stacked silicon structure and method
KR100904729B1 (en) Method for forming dual gate of semiconductor device
KR19980016818A (en) Semiconductor device manufacturing method
KR100955924B1 (en) Method for forming contact plug of semicondutor device
KR100745604B1 (en) Semiconductor device and method of forming the same
KR100370156B1 (en) method for manufacturing of semiconductor device
KR20080062733A (en) Method of fabricating the dual poly gate in a semiconductor device
JPH10125617A (en) Method of manufacturing semiconductor device
JP2814962B2 (en) Method for manufacturing semiconductor device
KR100721203B1 (en) Semiconductor device having ternary system oxide gate insulating layer and method of fabricating the same
KR20080062728A (en) Method of fabricating the dual poly gate in a semiconductor device
KR100443794B1 (en) Method of forming a gate in semiconductor device
KR100721208B1 (en) Semiconductor device having high-k gate insulating layer and method of fabricating the same
KR20000027537A (en) Method of manufacturing thin film transistor
KR20100077756A (en) Method for fabricating semiconductor device using selective plasma nitridation

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee