JP5457801B2 - Manufacturing method of semiconductor device - Google Patents
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本発明は、半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device.
チャネルが形成される半導体部(以下、「チャネル形成用半導体部」という)を基板に対して略垂直方向に設けた縦型半導体装置がある。この縦型半導体装置は、半導体基板または半導体層の上に第１の絶縁層とゲート電極層と第２の絶縁層とをこの順に積層した積層体と、この積層体を貫通し、前記半導体基板または半導体層と繋がるように設けられるチャネル形成用半導体部と、前記チャネル形成用半導体部と前記ゲート電極層とに挟まれる位置に設けられるゲート絶縁膜と、を有する。 There is a vertical semiconductor device in which a semiconductor portion in which a channel is formed (hereinafter referred to as a “channel forming semiconductor portion”) is provided in a direction substantially perpendicular to a substrate. The vertical semiconductor device includes a semiconductor substrate or a stacked body in which a first insulating layer, a gate electrode layer, and a second insulating layer are stacked in this order on a semiconductor substrate, and the semiconductor substrate penetrating the stacked body. Alternatively, the semiconductor device includes a channel formation semiconductor portion provided so as to be connected to the semiconductor layer, and a gate insulating film provided at a position sandwiched between the channel formation semiconductor portion and the gate electrode layer.
このような縦型半導体装置の製造方法は、２つに大別される。１つは、チャネル形成用半導体部を形成してから、ゲート電極を形成する方法、もう１つは、ゲート電極を形成してから、チャネル形成用半導体部を形成する方法である。前者は、例えば、特許文献４に開示されている。後者は、例えば、特許文献１乃至３に開示されている。
Such a vertical semiconductor device manufacturing method is roughly divided into two. One is a method of forming a gate electrode after forming a channel forming semiconductor portion, and the other is a method of forming a channel forming semiconductor portion after forming a gate electrode. The former is disclosed in
上述したチャネル形成用半導体部を形成してから、ゲート電極を形成する方法で製造された縦型半導体装置は、一般に、ゲート絶縁膜を単結晶半導体上に形成できるので、良質なゲート絶縁膜が形成できる利点を有するが、（１）ゲート長が膜厚で規定されないので制御しにくい、（２）ソースとゲートの距離、ドレインとゲートの距離の両方、もしくはいずれか一方がゲート絶縁膜と同じ厚さとなるので寄生容量が大きくなる、という欠点を有する。特許文献４に開示されている製造方法では、（２）の欠点が存在したままである。
A vertical semiconductor device manufactured by forming the gate electrode after forming the channel forming semiconductor portion described above can generally form a gate insulating film on a single crystal semiconductor. (1) It is difficult to control because the gate length is not defined by the film thickness. (2) The distance between the source and the gate, the distance between the drain and the gate, or either one is the same as the gate insulating film. Since the thickness is increased, the parasitic capacitance increases. In the manufacturing method disclosed in
一方、ゲート電極を形成してから、チャネル形成用半導体部を形成する方法で製造された縦型半導体装置は、一般に、ゲート長が膜厚で規定できる、ソースとゲートの距離、ドレインとゲートの距離の両方をゲート絶縁膜より厚くできるので、寄生容量を小さくすることができる、という利点を有するが、（３）ゲート絶縁膜を単結晶半導体上に作製するのが難しく、良質なゲート絶縁膜が得られにくい、という欠点を有する。 On the other hand, a vertical semiconductor device manufactured by a method of forming a channel forming semiconductor part after forming a gate electrode generally has a gate length that can be defined by a film thickness, a distance between a source and a gate, a drain and a gate Since both of the distances can be made thicker than the gate insulating film, there is an advantage that the parasitic capacitance can be reduced. (3) It is difficult to manufacture the gate insulating film on a single crystal semiconductor, and a high-quality gate insulating film Is difficult to obtain.
この製造方法の中には、特許文献３のような、いわゆる置換ゲートを用いた製造方法があり、この製造方法を用いれば、（３）の欠点は克服できる。ただし、ダミーゲートを除去した空間の奥にゲート絶縁膜を形成するので、（４）ゲート長が小さくなると、均一な厚さのゲート絶縁膜を形成しにくい、という欠点があった。
Among these manufacturing methods, there is a manufacturing method using a so-called replacement gate as in
なお、置換ゲートを用いない製造方法としては、例えば、特許文献１、特許文献２に開示されているものがある。特許文献１、２の製造方法は、単結晶Ｓｉ基板上に、絶縁膜／ゲート材料／絶縁膜の積層構造を作製後、この積層構造を貫き基板にいたる開口を形成する。そして、前記ゲート材料の前記開口の側面に露出している部分にゲート絶縁膜を形成した後に、チャネル形成用半導体部となる柱状の半導体を作製する、というような方法である。この方法では、開口の側壁にゲート絶縁膜を形成できるので、（４）の欠点は存在しない。
As a manufacturing method that does not use a replacement gate, for example, there are those disclosed in
しかし、特許文献１や特許文献２に開示されている製造方法では、ゲート材料として多結晶Ｓｉを用い、この多結晶Ｓｉ上にゲート絶縁膜を形成している。そのため、質の良いゲート絶縁膜（Ｓｉ酸化膜やＳｉ酸窒化膜）を作製することができない。
However, in the manufacturing methods disclosed in
本発明によれば、単結晶半導体基板または単結晶半導体層の上に少なくとも第１絶縁層を有する積層体を形成する工程と、前記積層体に、前記単結晶半導体基板または前記単結晶半導体層が露出する孔を形成する工程と、前記孔の底面に露出している前記単結晶半導体基板または前記単結晶半導体層を種結晶領域とすることにより、前記第１絶縁層の上にゲート電極となる単結晶半導体部を形成する工程と、前記孔内に埋められた前記単結晶半導体部を除去することで、前記孔の底面に前記単結晶半導体基板または前記単結晶半導体層を再び露出させる工程と、前記単結晶半導体部の前記孔の側面に露出している部分にゲート絶縁膜を形成する工程と、前記孔にチャネル形成用半導体部を形成する工程と、を有する半導体装置の製造方法が提供される。 According to the present invention, the step of forming a single crystal semiconductor substrate or a stacked body having a first insulating layer on the single crystal semiconductor layer, and the single crystal semiconductor substrate or the single crystal semiconductor layer in the stacked body. A step of forming an exposed hole and a gate electrode on the first insulating layer by forming the single crystal semiconductor substrate or the single crystal semiconductor layer exposed on the bottom surface of the hole as a seed crystal region Forming a single crystal semiconductor part; removing the single crystal semiconductor part buried in the hole; and exposing the single crystal semiconductor substrate or the single crystal semiconductor layer to a bottom surface of the hole; And a method of manufacturing a semiconductor device, comprising: forming a gate insulating film in a portion of the single crystal semiconductor portion exposed at a side surface of the hole; and forming a channel forming semiconductor portion in the hole. It is.
本発明では、ゲート電極となる単結晶半導体部の形成を、単結晶半導体基板または単結晶半導体層の一部を種結晶領域とした結晶成長により形成する。そして、このように形成した単結晶半導体部の一部を利用して、ゲート絶縁膜を形成する。 In the present invention, the single crystal semiconductor portion to be the gate electrode is formed by crystal growth using a single crystal semiconductor substrate or a part of the single crystal semiconductor layer as a seed crystal region. Then, a gate insulating film is formed using a part of the single crystal semiconductor portion thus formed.
このため、多結晶半導体の一部を利用してゲート絶縁膜を形成する場合比べて、良質なゲート絶縁膜を形成することができる。 For this reason, it is possible to form a high-quality gate insulating film as compared with the case where the gate insulating film is formed using part of the polycrystalline semiconductor.
また、本発明では、ゲート電極となる単結晶半導体部を形成する工程において、半導体基板を種結晶領域として結晶成長が進む経路を、縦型ＭＩＳＦＥＴのチャネル形成用半導体部を形成するために設けられる孔と、同じ位置に設ける。 In the present invention, in the step of forming the single crystal semiconductor portion to be the gate electrode, a path through which crystal growth proceeds using the semiconductor substrate as a seed crystal region is provided for forming the channel forming semiconductor portion of the vertical MISFET. Provided at the same position as the hole.
このため、結晶成長した単結晶Ｓｉの中のゲート絶縁膜を形成する領域の位置を、半導体基板の種結晶領域から比較的近い位置にすることができる。このため、ゲート絶縁膜を形成する領域を、結晶品質の良い単結晶Ｓｉで構成することができ、その結果、良質なゲート絶縁膜を形成することができる。さらに、素子面積が増加し、その結果チップ面積が増加するという不都合を回避することができる。 For this reason, the position of the region where the gate insulating film is formed in the crystal-grown single crystal Si can be relatively close to the seed crystal region of the semiconductor substrate. Therefore, the region where the gate insulating film is formed can be made of single crystal Si with good crystal quality, and as a result, a high-quality gate insulating film can be formed. Furthermore, it is possible to avoid the disadvantage that the element area increases and as a result the chip area increases.
本発明によれば、ゲート電極を形成してからチャネル形成用半導体部を形成する方法において、結晶品質の良い単結晶Ｓｉを用いて良質なゲート絶縁膜を形成した縦型半導体装置を提供することが可能となる。 According to the present invention, there is provided a vertical semiconductor device in which a high-quality gate insulating film is formed using single crystal Si having a good crystal quality in a method for forming a channel forming semiconductor portion after forming a gate electrode. Is possible.
本発明の半導体装置の製造方法は、図６３のフローチャート図に示すように、単結晶半導体基板または単結晶半導体層の上に少なくとも第１絶縁層を有する積層体を形成する工程（ステップＳ１）と、前記積層体に、前記単結晶半導体基板または前記単結晶半導体層が露出する孔を形成する工程（ステップＳ２）と、前記孔の底面に露出している前記単結晶半導体基板または前記単結晶半導体層を種結晶領域とすることにより、前記第１絶縁層の上にゲート電極となる単結晶半導体部を形成する工程（ステップＳ３）と、前記孔内に埋められた前記単結晶半導体部を除去することで、前記孔の底面に露出していた前記単結晶半導体基板または前記単結晶半導体層を再び露出させる工程（ステップＳ４）と、前記単結晶半導体部の前記孔の側面に露出している部分にゲート絶縁膜を形成する工程（ステップＳ５）と、前記孔にチャネル形成用半導体部を形成する工程（ステップＳ６）と、を有する。 The semiconductor device manufacturing method of the present invention includes a step (step S1) of forming a stacked body having at least a first insulating layer on a single crystal semiconductor substrate or a single crystal semiconductor layer, as shown in the flowchart of FIG. Forming a hole exposing the single crystal semiconductor substrate or the single crystal semiconductor layer in the stacked body (step S2), and the single crystal semiconductor substrate or the single crystal semiconductor exposed at a bottom surface of the hole A step of forming a single crystal semiconductor portion to be a gate electrode on the first insulating layer by using the layer as a seed crystal region (step S3), and removing the single crystal semiconductor portion buried in the hole The step of exposing the single crystal semiconductor substrate or the single crystal semiconductor layer exposed to the bottom surface of the hole again (step S4), and the side surface of the hole of the single crystal semiconductor portion A step of forming a gate insulating film on the exposed portion (the step S5), and the step (step S6) to form a channel forming semiconductor portion into the hole, the.
なお、ステップＳ５で形成される前記ゲート絶縁膜の少なくとも一部は、前記単結晶半導体部の一部を用いて形成されてもよい。チャネル形成用半導体部とは、チャネルが形成される半導体部のことである。 Note that at least part of the gate insulating film formed in step S5 may be formed using part of the single crystal semiconductor portion. The channel forming semiconductor portion is a semiconductor portion in which a channel is formed.
以下、本発明により実現される実施形態について、図面を用いて説明する。すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。また、図面中、同一の材料で形成され、同一の処理がなされた同一の構成の部分（層、膜など）については、同様の模様を付し、適宜、符号での指示を省略する。これらの前提は、以下のすべての実施形態において同様である。
＜実施形態１＞
Hereinafter, embodiments realized by the present invention will be described with reference to the drawings. In all the drawings, the same components are denoted by the same reference numerals, and description thereof will be omitted as appropriate. Also, in the drawings, parts (layers, films, etc.) having the same structure formed of the same material and subjected to the same processing are given the same pattern, and the reference numerals are appropriately omitted. These assumptions are the same in all of the following embodiments.
<
本実施形態の半導体装置の製造方法の場合、前記積層体を形成する工程（ステップＳ１）は、前記単結晶半導体基板または前記単結晶半導体層に形成された不純物領域の上に、前記第１絶縁層を形成し、前記第１絶縁層の上に前記第１絶縁層よりも平面積が小さい第２絶縁層を形成し、前記第１絶縁層および前記第２絶縁層の上に第３絶縁層を形成することにより前記積層体を形成する工程を有する。また、前記孔を形成する工程（ステップＳ２）は、前記積層体に、前記第１絶縁層および前記第２絶縁層および前記第３絶縁層を貫通し、前記不純物領域が露出する前記孔を形成する工程を有する。また、前記単結晶半導体部を形成する工程（ステップＳ３）は、前記第２絶縁層を除去する工程と、前記孔の底面に露出している前記不純物領域を種結晶領域とし、少なくとも前記孔を形成した後の前記第２絶縁層が占めていた空間を埋めるように前記単結晶半導体部を成長させる工程を有する。また、前記孔内に埋められた前記単結晶半導体部を除去する工程（ステップＳ４）は、前記第３絶縁層をマスクとしたドライエッチングにより、前記孔に埋められている前記単結晶半導体部を除去する工程を有する。 In the method of manufacturing a semiconductor device according to the present embodiment, the step of forming the stacked body (Step S1) includes the step of forming the first insulation on the impurity region formed in the single crystal semiconductor substrate or the single crystal semiconductor layer. Forming a layer, forming a second insulating layer having a smaller plane area than the first insulating layer on the first insulating layer, and forming a third insulating layer on the first insulating layer and the second insulating layer. Forming the laminate by forming a layer. In the step of forming the hole (step S2), the hole that penetrates the first insulating layer, the second insulating layer, and the third insulating layer and exposes the impurity region is formed in the stacked body. The process of carrying out. The step of forming the single crystal semiconductor portion (step S3) includes the step of removing the second insulating layer, the impurity region exposed at the bottom of the hole as a seed crystal region, and at least the hole. And a step of growing the single crystal semiconductor portion so as to fill a space occupied by the second insulating layer after the formation. The step (step S4) of removing the single crystal semiconductor portion buried in the hole includes removing the single crystal semiconductor portion buried in the hole by dry etching using the third insulating layer as a mask. Removing.
以下、図１から図２４を用いて、本実施形態の半導体装置の製造方法の一例についてより詳細に説明する。図１から図２４は、本実施形態の縦型ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の製造工程における各段階の状態の一例を示す模式図であり、各図の（ａ）が上面図、（ｂ）が断面図である。各図の断面図は、各図の上面図のＡ−Ａ'線に沿った断面を示している。本実施形態の製造方法は、ｎ型ＭＩＳＦＥＴにも、ｐ型ＭＩＳＦＥＴにも適用可能であるが、ここでは、図１から図２４を用い、ｎ型ＭＩＳＦＥＴの製造方法を一例として説明する。 Hereinafter, an example of the method for manufacturing the semiconductor device according to the present embodiment will be described in more detail with reference to FIGS. FIG. 1 to FIG. 24 are schematic views showing an example of the state of each stage in the manufacturing process of the vertical MISFET (Metal Insulator Semiconductor Field Effect Transistor) of the present embodiment, and (a) of each figure is a top view. b) is a sectional view. The sectional view of each figure shows a section taken along line AA ′ of the top view of each figure. The manufacturing method of this embodiment can be applied to both an n-type MISFET and a p-type MISFET, but here, a manufacturing method of an n-type MISFET will be described as an example with reference to FIGS.
まず、図１に示すように、半導体基板１に素子分離絶縁膜２を形成する。本実施形態の半導体基板１は、単結晶半導体のバルク基板（以下、「単結晶半導体基板」という）であってもよいし、表面に単結晶半導体層が形成された基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であってもよい。例えば、半導体基板１は、バルクＳｉ（１００）基板のほか、（１１０）、（１１１）などの面方位をもつバルクＳｉ基板、または、任意の材料で形成された基板の表面に（１００）、（１１０）、（１１１）などの面方位をもつＳｉが形成された基板とすることができる。しかし、本実施形態の場合、半導体基板１は、バルクＳｉ（１００）基板、または、基板の表面に（１００）の面方位をもつＳｉが形成された基板であるのが好ましい。この理由は、以下で述べる。その他、本実施形態の半導体基板１のオリフラ（ノッチ）方向、ドーピングの型および量においては、特段制限されない。半導体基板１に形成される素子分離絶縁膜２は、単結晶半導体基板または単結晶半導体層に形成される。素子分離絶縁膜２の形成は、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法、または、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を用いて実現することができる。なお、以下では、半導体基板１をｐ型のバルクＳｉ（１００）基板として説明する。
First, as shown in FIG. 1, an element
次に、図２に示すように、ｎ型拡散層（不純物領域）３を形成する。具体的には、ｎ型のドーパント（Ｐ、Ａｓなど）をイオン注入し、イオン注入後、熱処理により、これらのドーパントを活性化する。例えば、１価のＡｓイオンを注入し、窒素雰囲気もしくは、窒素雰囲気に微量の酸素が混入された雰囲気で、１０５０℃のスパイクアニールを行う。スパイクアニールは、例えば、目的の温度まで、装置の最大もしくは最大に近い昇温レートで昇温して、目的の温度での維持時間を０秒とし、装置の最大もしくは最大に近い降温レートで降温する処理であってもよい。 Next, as shown in FIG. 2, an n-type diffusion layer (impurity region) 3 is formed. Specifically, n-type dopants (P, As, etc.) are ion-implanted, and after the ion implantation, these dopants are activated by heat treatment. For example, monovalent As ions are implanted, and spike annealing at 1050 ° C. is performed in a nitrogen atmosphere or an atmosphere in which a small amount of oxygen is mixed in the nitrogen atmosphere. Spike annealing, for example, raises the temperature up to the target temperature at the maximum or near maximum temperature rise rate, sets the maintenance time at the target temperature to 0 seconds, and drops the temperature at the maximum or maximum temperature drop rate of the device. It may be a process to do.
次に、ステップＳ１に移る。すなわち、半導体基板１の上に少なくとも第１絶縁層４を有する積層体を形成する。具体的には、まず、図３に示すように、半導体基板１上に、第１絶縁層４、第２絶縁層５をこの順に成膜する。例えば、第１絶縁層４として、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法でＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を成膜してもよいし、または、プラズマＣＶＤ法でプラズマ酸化膜を成膜してもよい。第２絶縁層５としては、例えば、減圧ＣＶＤ法を用いて、Ｓｉ窒化膜を成膜してもよい。後述するように、第２絶縁層５は、第１絶縁層４に対して選択エッチングを行う。そのため、第２絶縁層５の膜種は、第１絶縁層４の膜種に対して、選択エッチングが可能なものとする。
Next, the process proceeds to step S1. That is, a stacked body having at least the first insulating
第２絶縁層５の形成後、レジスト塗布、露光、現像という一連のリソグラフィー工程を行って、所望のゲート層部分のレジストが残るようなレジストパターン（未図示）を第２絶縁層５の上に作製する。その後、第１絶縁層４に対して、第２絶縁層５のエッチングが選択性を持つような条件で、ドライエッチングを行う。エッチング後、レジスト（未図示）を剥離すると、図４に示すように、第１絶縁層４の上に第１絶縁層４よりも平面積が小さい第２絶縁層５を形成した形状が得られる。
After the formation of the second insulating
この後、第１絶縁層４と第２絶縁層５の上に、第１絶縁層４と第２絶縁層５と接するように、第３絶縁層６を成膜する。成膜後、必要に応じて表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で平坦化すると、図５に示すような構造が得られる。第３絶縁層６の膜種は、後工程で、第２絶縁層５に対して選択エッチングを行うため、第２絶縁層５の膜種に対して、選択エッチングが可能なものとする。例えば、第１絶縁層４の膜種と同じであってもよい。すなわち、第３絶縁層６として、減圧ＣＶＤ法でＮＳＧ膜を成膜してもよいし、または、プラズマＣＶＤ法でプラズマ酸化膜を成膜してもよい。
Thereafter, a third
次に、ステップＳ２に移る。すなわち、半導体基板１の上に形成された積層体（例：第１絶縁層４／第２絶縁層５／第３絶縁層６）に、半導体基板１が露出する孔７を形成する。具体的には、レジスト塗布、露光、現像という一連のリソグラフィー工程を行って、図６の孔７が形成される領域にレジストが存在しないようなレジストパターン（未図示）を、図５に示す構造の第３絶縁層６の上に作製する。その後、このレジストパターン（未図示）をマスクとしてエッチング（ドライエッチング）を行い、第３絶縁層６、第２絶縁層５、第１絶縁層４を貫き、半導体基板１のｎ型拡散層３にいたる孔７を形成する。エッチング後、レジスト（未図示）を剥離すると、図６のように、孔７が形成された構造が得られる。なお、この状態の孔７の底面にはｎ型拡散層３が露出している。また、孔７の側面の一部には、第２絶縁層５が露出している。
Next, the process proceeds to step S2. That is, a
次に、ステップＳ３に移る。すなわち、孔７の底面に露出している半導体基板１を種結晶領域とすることにより、第１絶縁層４の上にゲート電極となる単結晶半導体部９を形成する。具体的には、まず、図６に示す状態の第２絶縁層５を、孔７の側面に露出している部分から、ウエットエッチングにより除去する。この時、各層の膜種およびウエットエッチングに用いるエッチング液を適当に選択することで、第１絶縁層４及び第３絶縁層６はエッチングされないようにする。例えば、第１絶縁層４がＮＳＧ、もしくはプラズマ酸化膜であれば、第２絶縁層５のＳｉ窒化膜を除去するのに、熱りん酸を用いてウエットエッチングを行ってもよい。こうして、孔７を形成した状態において第２絶縁層５が占めていた空間（図６参照）が、図７に示すように、空隙８となる。なお、上記ではウエットエッチングにより第２絶縁層５を除去する例を示したが、ドライエッチングにより除去しても構わない。
Next, the process proceeds to step S3. That is, by using the
この後、孔７の底面に露出しているｎ型拡散層３すなわち単結晶半導体を種結晶領域として、少なくとも孔７を設けた後の第２絶縁層５（図６参照）が占めていた空間を埋めるように、単結晶Ｓｉを選択成長させることで、図８に示すように、単結晶半導体部９を形成する。
Thereafter, the space occupied by the second insulating layer 5 (see FIG. 6) after providing at least the
例えば、まず、選択成長前の前処理として、硫酸：過酸化水素の混合液で、図７に示す状態の基板を洗浄する。その後、アンモニア：過酸化水素：水の混合液で、ｎ型拡散層３の表面部分に存在する孔７形成時の損傷層を除去する。さらに、ｎ型拡散層３の表面の自然酸化膜を、希フッ酸で除去する。この後、ただちに単結晶Ｓｉの選択成長を行う。なお、選択成長前の自然酸化膜除去は、必ずしもこのような溶液による前処理でなくてもよく、例えば、ドライ前処理に置き換えることも可能である。ドライ前処理としては、特許文献５（段落[００３３]〜［００４６］）に記載された方法や気相ＨＦ処理がある。
For example, first, as a pretreatment before selective growth, the substrate in the state shown in FIG. 7 is washed with a mixed solution of sulfuric acid and hydrogen peroxide. Thereafter, the damaged layer at the time of forming the
その後、単結晶半導体部９となる単結晶Ｓｉの選択成長を行う。この単結晶Ｓｉの選択成長は、孔７の底面に露出しているｎ型拡散層３を種結晶として、最初は、半導体基板１に対して垂直な方向に進む。その後、成長した単結晶Ｓｉが空隙８の高さに達すると、単結晶Ｓｉの成長は、空隙８を埋めるように、半導体基板１に対して水平な方向に進行する。そして、成長した単結晶Ｓｉが空隙８を埋めると、再び、単結晶Ｓｉの成長は、半導体基板１に対して垂直な方向に進む。このまま単結晶Ｓｉの成長を続けた場合、最後は孔７をすべて埋めて、横方向に進行し、図８に示すように、第３絶縁層６の上部にも単結晶Ｓｉが成膜される。ここで、このようなＳｉの選択成長では、（１１０）、（１１１）などの（１００）以外の他の面方位の基板を用いると、結晶成長中に特定方向の面が形成されやすくなり、空隙８を埋め込みにくくなることがある。このため、本実施形態の場合、半導体基板１は、バルクＳｉ（１００）基板、または、基板の表面に（１００）の面方位をもつＳｉが形成された基板であるのが好ましい。（１００）の面方位をもつ基板を用いると、成長が進行する際には、その先端面が（１１１）の面方位をもつファセット面となるため、比較的、空隙８を埋め込みやすい。なお、図８に示す状態まで結晶成長させた単結晶半導体部９はあくまで一例であり、少なくとも孔７を設けた後の第２絶縁層５（図６参照）が占めていた空間を埋めるように、単結晶Ｓｉを選択成長させた単結晶半導体部９であればよい。図８に示すような単結晶半導体部９を形成した場合、その後、単結晶半導体部９の表面をＣＭＰで平坦化してもよい。
Thereafter, selective growth of single crystal Si to be the single
次に、ステップＳ４に移る。すなわち、孔７内に埋められた単結晶半導体部９を除去することで、孔７の底面に露出していた単結晶半導体基板または単結晶半導体層を再び露出させる。具体的には、単結晶半導体部９を構成する単結晶Ｓｉのエッチングが、第３絶縁層６に対して選択性を持つ条件で、単結晶半導体部９のドライエッチングを行う。このとき、空隙８に埋め込まれている単結晶半導体部９は、上部の第３絶縁層６がマスクとなり、エッチングされない。一方、孔７に埋め込まれた単結晶半導体部９は、上部にマスクとなるものがないので、エッチングされる。この処理により、図９に示す形状が得られる。
Next, the process proceeds to step S4. That is, by removing the single
次に、ステップＳ５に移る。すなわち、単結晶半導体部９の孔７の側面に露出している部分にゲート絶縁膜１１を形成する。具体的には、孔７が形成された後、例えば、熱酸化を行うことで、図１０に示すように、孔７の側面に露出していた単結晶半導体部９（単結晶Ｓｉ）の上に、ゲート絶縁膜１１としてＳｉ酸化膜を形成する。この工程によれば、孔７の底面となっている半導体基板１のｎ型拡散層３の表面にも、ゲート絶縁膜１１と同じ絶縁膜１０が形成される。このように、本実施形態では、特許文献２、３の製造方法と異なり、単結晶Ｓｉ上に、Ｓｉ酸化膜などのゲート絶縁膜１１を形成できる。そのため、特許文献２、３の製造方法よりも、良質なゲート絶縁膜を形成できる。
Next, the process proceeds to step S5. That is, the
ここで、ゲート絶縁膜１１としては、Ｓｉ酸化膜に限らず、Ｓｉ酸窒化膜を用いてもよい。この場合、酸窒化膜の窒素プロファイルは、窒素の多い部分が、孔７側にこないようにする。これは、縦型ＭＩＳＦＥＴの移動度を低下させないためである。
Here, the
次に、ステップＳ６に移る。すなわち、孔７にチャネル形成用半導体部１３を形成する。具体的には、まず、ゲート絶縁膜１１の形成後、図１１に示すように、ドーピングされていない非晶質Ｓｉ１２を、孔７の側壁にそってコンフォーマルに成膜する。例えば、減圧ＣＶＤ法で非晶質Ｓｉ１２を成膜してもよい。非晶質Ｓｉ１２の成膜後、ドライエッチングで孔７の底面に形成された非晶質Ｓｉ１２を異方性エッチングする。これにより、図１２に示すように、孔７の側壁に沿った非晶質Ｓｉ１２の側壁が形成される。このとき、孔７の底面では、ゲート絶縁膜１１と同時に形成された絶縁膜１０が露出した状態となる。
Next, the process proceeds to step S6. That is, the channel forming
その後、図１３に示すように、絶縁膜１０を除去する。例えば、希フッ酸処理を行う。この希フッ酸処理は、孔７の底面に露出しているｎ型拡散層３の表面に形成された絶縁膜１０を除去するとともに、後工程である非晶質Ｓｉ成膜の前処理を兼ねる。すなわち、非晶質Ｓｉ１２の側壁表面の自然酸化膜を除去し、水素終端する。このとき、ゲート絶縁膜１１は、非晶質Ｓｉ１２の側壁に保護されているため、除去されない。この希フッ酸処理時に、膜種により、第３絶縁層６がエッチングされることがある。例えば、第３絶縁層６がＮＳＧやプラズマ酸化膜である場合には、エッチングされ膜減りが生じる。よって、希フッ酸処理の時間は、単結晶半導体部９上の第３絶縁層６が消失しない処理時間に限定される。
Thereafter, as shown in FIG. 13, the insulating
希フッ酸処理後、図１４に示すように、直ちに、ＵＨＶ（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕｍ）−ＣＶＤ法で非晶質Ｓｉ１２を成膜し、孔７を非晶質Ｓｉ１２で埋める。なお、ここでは、成膜前の前処理として希フッ酸処理を行って、ＵＨＶ−ＣＶＤ法により非晶質Ｓｉ１２を成膜する例を示したが、図１３において、ウエット処理の希フッ酸処理ではなく、特許文献５（段落[００３３]〜［００４６］）に記載された方法や気相ＨＦ処理のようなドライ前処理を用いてもよい。この場合は、孔７の底面の絶縁膜１０の除去後、ドライ前処理行い、大気にさらすことなく真空中を搬送し、ＵＨＶ−ＣＶＤ法の成膜装置に送り込み、非晶質Ｓｉ１２の成膜をただちに行う。
After the dilute hydrofluoric acid treatment, as shown in FIG. 14, immediately after, amorphous Si12 is formed by UHV (Ultra High Vacuum) -CVD method, and the
非晶質Ｓｉ１２の成膜後は、ＣＭＰ法により、非晶質Ｓｉ１２の表面を平坦化した後、エッチングを行い、第３絶縁層６の上面で停止させる。こうして、図１５に示すように、孔７に非晶質Ｓｉ１２が埋め込まれた形状が得られる。さらに、孔７に埋め込まれた非晶質Ｓｉ１２と接する半導体基板１のｎ型拡散層３を種結晶領域として、固相エピタキシャル成長を行うことで、図１６に示すように、孔７内に埋め込まれた非晶質Ｓｉ１２を単結晶Ｓｉに結晶化させる。このとき、図１２の工程を経て、孔７の側壁沿いに形成された非晶質Ｓｉ１２の側壁と、図１５の工程を経て孔７に埋め込まれた非晶質Ｓｉ１２と、を同じ処理により、単結晶Ｓｉに結晶化させる。固相エピタキシャル成長の熱処理としては、例えば、窒素雰囲気、６００℃の条件で行うことができる。この結晶化により、単結晶Ｓｉで構成されたチャネル形成用半導体部１３が形成される。
After the
以下、ステップＳ６に続いて行われる処理の一例を示す。 Hereinafter, an example of the process performed following step S6 will be described.
固相エピタキシャル成長後、チャネル形成用半導体部１３に、ｐ型のドーパントをイオン注入する。これは、チャネル形成用半導体部１３が、後工程のプロセスを経て、縦型ＭＩＳＦＥＴのチャネルとなるため、縦型ＭＩＳＦＥＴのしきい値電圧調整を行うものである。例えば、チャネル形成用半導体部１３に、ｐ型のドーパントとして、１価のＢをイオン注入してもよい。
After the solid phase epitaxial growth, a p-type dopant is ion-implanted into the channel forming
チャネル形成用半導体部１３へのイオン注入後、図１７に示すように、第３絶縁層６の上に、多結晶Ｓｉ１４とＳｉ窒化膜１５を、この順に成膜する。例えば、多結晶Ｓｉ１４を減圧ＣＶＤ法で成膜した後、Ｓｉ窒化膜１５を減圧ＣＶＤ法で成膜する。この多結晶Ｓｉ１４は、後工程を経て、縦型ＭＩＳＦＥＴの上部電極となる。
After ion implantation into the channel forming
この後、レジスト塗布、露光、現像という一連のリソグラフィー工程を行って、縦型ＭＩＳＦＥＴの上部電極となる領域にレジストが残るようなレジストパターン（未図示）をＳｉ窒化膜１５の上に形成する。そして、このレジストパターン（未図示）をマスクとして、Ｓｉ窒化膜１５、多結晶Ｓｉ１４、第３絶縁層６を上から順にエッチングし、単結晶半導体部９の上面で、エッチングを停止させる。エッチング後、レジスト（未図示）を除去すると、図１８に示す形状が得られる。
Thereafter, a series of lithography processes such as resist coating, exposure, and development are performed to form a resist pattern (not shown) on the
この後、ｎ型のドーパントのイオン注入を行い、縦型ＭＩＳＦＥＴのゲート電極となる単結晶半導体部９と、上部電極となる多結晶Ｓｉ１４に、ｎ型のドーパントを導入する。具体的には、まず図１８に示す状態で、ｎ型のドーパントのイオン注入を行い、ゲート電極となる単結晶半導体部９にイオン注入する。このとき、上部電極となる多結晶Ｓｉ１４は、Ｓｉ窒化膜１５にマスクされ、ドーピングされない。次に、Ｓｉ窒化膜１５を熱りん酸で除去し、ｎ型のドーパントをイオン注入する。このとき、ｎ型のドーパントは、上部電極となる多結晶Ｓｉ１４とゲート電極となる単結晶半導体部９の両方にドーピングされる。このように、Ｓｉ窒化膜１５は、縦型ＭＩＳＦＥＴのゲート電極となる単結晶半導体部９と、上部電極となる多結晶Ｓｉ１４に、異なる濃度、異なる深さのｎ型のドーパントを導入するために、用いられる。この後、導入したドーパントの活性化のために、窒素雰囲気、もしくは窒素雰囲気にわずかな酸素が混入された雰囲気で、１０５０℃のスパイクアニールを行う。この際、チャネル形成用半導体部１３にしきい値電圧調整用のためにイオン注入されたｐ型のドーパントも同時に活性化される。また、ｎ型拡散層３、上部電極となる多結晶Ｓｉ１４に導入されたドーパントが、チャネル形成用半導体部１３中を拡散しながら活性化され、縦型ＭＩＳＦＥＴのチャネル形成用半導体部１３のゲート電極近傍にまで達するようにする（図１９中、ｎ型拡散層３と同じ模様が付された領域）。
Thereafter, ion implantation of an n-type dopant is performed to introduce the n-type dopant into the single
それから、第３絶縁層６と第１絶縁層４を、Ｓｉに対して選択性を持つ条件で、ドライエッチングし、半導体基板１のｎ型拡散層３の表面で停止させる。そうすると、図２０に示す形状が得られる。
Then, the third insulating
この次に、後工程のシリサイド形成時に、ゲート電極と上部電極との短絡、および、ゲート電極と半導体基板１に形成される下部電極との短絡を防ぐため、ＳＷ（ｓｉｄｅ ｗａｌｌ）を形成する。このために、まずＳＷ絶縁膜１６を成膜し、エッチバックする。すると、図２１に示す形状が得られる。
Next, SW (side wall) is formed in order to prevent a short circuit between the gate electrode and the upper electrode and a short circuit between the gate electrode and the lower electrode formed on the
ＳＷ形成後、図２２に示すように、縦型ＭＩＳＦＥＴの上部電極となる多結晶Ｓｉ１４、ゲート電極となる単結晶半導体部９、下部電極となる半導体基板１のｎ型拡散層３に、シリサイド１７を形成する。シリサイド１７としては、Ｎｉシリサイド、Ｔｉシリサイド、Ｃｏシリサイド、Ｐｄシリサイド、Ｐｔシリサイド、Ｅｒシリサイドなどが用いられるが、ＮｉＰｔシリサイドのような金属合金のシリサイドでもよい。
After the SW formation, as shown in FIG. 22, the
シリサイド１７の形成後、図２３に示すように、ストッパー絶縁膜１８と層間絶縁膜１９をこの順に成膜する。例えば、ストッパー絶縁膜１８として、減圧ＣＶＤ法によりＳｉ窒化膜を成膜し、層間絶縁膜１９として、プラズマＣＶＤ法により、プラズマ酸化膜を成膜する。ストッパー絶縁膜１８と層間絶縁膜１９の成膜後、ＣＭＰ法を用いて、層間絶縁膜１９の表面を平坦化すると、図２３に示す形状が得られる。
After the formation of the
次に、図２４に示すコンタクト２０を形成するため、図２３に示す形状を得た後、レジスト塗布、露光、現像という一連のリソグラフィー工程を行うことで、縦型ＭＩＳＦＥＴのコンタクト２０となる領域にレジストが残らないようなレジストパターン（未図示）を層間絶縁膜１９の上に形成する。その後、このレジストパターン（未図示）をマスクとして、層間絶縁膜１９をエッチングし、ストッパー絶縁膜１８で一度停止させる。その後、層間絶縁膜１９のエッチングにより形成された孔の底面に位置するストッパー絶縁膜１８のエッチングを行い、層間絶縁膜１９の上に形成されたレジスト（未図示）を剥離する。この後、前記エッチングにより層間絶縁膜１９に形成された孔内に金属を埋め込んで、コンタクト２０を形成する。具体的には、ＴｉとＴｉＮをスパッタして熱処理し、その後、ＣＶＤ法によりＷを埋め込んで、ＣＭＰを行う。このようにして、図２４のような形状が得られる。その後、必要に応じて、従来からの方法で配線層や電極パッドがさらに形成される。
Next, in order to form the
なお、図７および図９に示されるように、孔７の断面形状としては円が最も一般的であるが、楕円、正方形、長方形、三角形、菱形などでもよく、さらにその他の断面形状であってもよい。また、半導体基板１上に、本実施形態の半導体装置の製造方法で製造される半導体装置を複数個製造してもよい。半導体基板１上に、縦型ＭＩＳＦＥＴを複数個製造する場合には、断面形状の異なる孔７を形成しても構わない。さらに、同じ形状の孔７であって、大きさ（断面積）が異なる孔７が混在していてもかまわない。その際には、図８に示すように孔７を単結晶半導体部９で充填する際と、図１４に示すように孔７を非晶質Ｓｉ１２で充填する際には、最も内部容量の大きい孔７が完全に埋まるように成膜処理を行うのがよい。このようにすれば、すべての孔７に対して所望の埋め込み処理を十分に行うことが可能となる。
As shown in FIGS. 7 and 9, a circle is most commonly used as the cross-sectional shape of the
その他、上記に説明したプロセスで、縦型ＭＩＳＦＥＴのしきい値電圧調整用のチャネルドーピングは、図１６においてイオン注入で行っているが、図１１で成膜する非晶質Ｓｉ１２、図１４で成膜する非晶質Ｓｉ１２のどちらか、あるいは両方に、しきい値電圧調整用のｐ型のドーパントをドーピングすることで実現してもよい。
In addition, in the process described above, the channel doping for adjusting the threshold voltage of the vertical MISFET is performed by ion implantation in FIG. 16, but the
以上の説明では、ｎ型ＭＩＳＦＥＴの製造方法を説明した。本実施形態の製造方法では、同様にｐ型ＭＩＳＦＥＴを製造することも可能である。その際には、半導体基板１が例えばｐ型のバルクＳｉ（１００）基板であるとすると、まず、図２において、ｎ型拡散層３の代わりに、ｎウェルとｐ型拡散層を形成する。さらに図１６で、しきい値電圧調整用にｐ型のドーパントをイオン注入するかわりに、ｎ型のドーパントをイオン注入する。もしくは、図１１で成膜する非晶質Ｓｉ１２、図１４で成膜する非晶質Ｓｉ１２のどちらか、あるいは両方に、しきい値電圧調整用のｎ型のドーパントをドーピングする。さらに、図１８と図１９で、ｎ型のドーパントをイオン注入してアニールする代わりに、ｐ型のドーパントをイオン注入して、アニールする。以上のように工程を変更することで、ｐ型ＭＩＳＦＥＴの製造が可能である。
In the above description, the method for manufacturing the n-type MISFET has been described. In the manufacturing method of the present embodiment, a p-type MISFET can also be manufactured in the same manner. In this case, if the
また、上記説明では、半導体装置としてＭＩＳＦＥＴを製造する例を示したが、図１０において、ゲート絶縁膜１１として酸化膜と窒化膜の積層膜（ＯＮＯ膜）を形成することで、記憶素子として用いることができる。
In the above description, an example in which a MISFET is manufactured as a semiconductor device has been described. However, in FIG. 10, a stacked film (ONO film) of an oxide film and a nitride film is formed as the
以上説明してきたように、本実施形態の半導体装置の製造方法では、ゲート電極となる単結晶半導体部９の形成を、単結晶半導体基板または単結晶半導体層の一部を種結晶領域とした結晶成長により形成する。そして、このように形成した単結晶半導体部９の一部を利用して、ゲート絶縁膜１１を形成する。このため、多結晶半導体の一部を利用してゲート絶縁膜を形成する場合（特許文献２、３）に比べて、良質なゲート絶縁膜１１を形成することができる。
As described above, in the manufacturing method of the semiconductor device of this embodiment, the single
また、本実施形態の半導体装置の製造方法では、単結晶半導体部９を形成する工程において、半導体基板１を種結晶領域として結晶成長が進む経路となる孔は、縦型ＭＩＳＦＥＴのチャネル形成用半導体部１３を形成するために設けられる孔と、同じ位置に設ける。
Further, in the method of manufacturing the semiconductor device of this embodiment, in the step of forming the single
なお、半導体基板１を種結晶領域として結晶成長が進む経路となる孔を、前記とは異なる位置、例えば、半導体基板１上の図２４に示すような縦型ＭＩＳＦＥＴが形成される領域の隣りの領域に設けることも考えられる。かかる手段の場合、図２に示す状態から半導体基板１の上に第１絶縁層４を形成したのち、この第１絶縁層４を貫通し、半導体基板１が露出する孔を図２４に示すような縦型ＭＩＳＦＥＴが形成される領域の隣りの領域に設ける。そして、この孔の底に露出している半導体基板１を種結晶領域として単結晶Ｓｉを結晶成長させることで、第１絶縁層４の上にゲート電極となる単結晶Ｓｉからなる層を形成することとなる。しかし、かかる手段のように、単結晶Ｓｉを結晶成長させるための孔を図２４に示すような縦型ＭＩＳＦＥＴが形成される領域の隣りの領域に設けた場合、素子面積が増加し、その結果、この縦型ＭＩＳＦＥＴで集積回路を構成した際に、チップ面積が増加してしまうという不都合がある。
Note that a hole serving as a path for crystal growth using the
また、この手段の場合、結晶成長した単結晶Ｓｉの中のゲート絶縁膜１１を形成する単結晶Ｓｉ領域と、半導体基板１の種結晶領域との距離（特に半導体基板１に平行な方向をＸＹ方向、半導体基板１に垂直な方向をＺ方向としたときの、ＸＹ方向の距離）が遠いため、ゲート絶縁膜１１を形成する単結晶Ｓｉ領域の結晶品質が必ずしも良くないことがある。このため、ゲート絶縁膜１１の品質が低下してしまう。一般に、横方向成長では、最初に、種結晶として用いられる半導体基板に通じた開口部において、結晶成長が基板と垂直方向に進む。その後、開口部が埋まった後、絶縁膜上を横方向に結晶成長が進んでいく。このとき、欠陥や転移という面から評価した結晶品質は、種結晶領域（種結晶領域から垂直方向に結晶成長が進んだ領域）からの距離（ＸＹ方向の距離）が遠くなるにしたがって、低下する。
In the case of this means, the distance between the single crystal Si region forming the
なお、単結晶Ｓｉを結晶成長させるための孔を、図２４に示すような縦型ＭＩＳＦＥＴが形成される領域内であって、縦型ＭＩＳＦＥＴのチャネル形成用半導体部１３を形成するために設けられる孔とは異なる位置に設けることはできない。かかる場合、製造した半導体装置の構成が、図２４に示すような所望の縦型ＭＩＳＦＥＴの構成とは異なってしまう。
Note that a hole for crystal growth of single crystal Si is provided in the region where the vertical MISFET is formed as shown in FIG. 24 and for forming the channel forming
しかし、本実施形態の半導体装置の製造方法の場合、半導体基板１を種結晶領域として結晶成長が進む経路を、縦型ＭＩＳＦＥＴのチャネル形成用半導体部１３を形成するために設けられる孔と、同じ位置に設けるので、素子面積が増加し、その結果チップ面積が増加するという不都合を回避することができる。また、結晶成長した単結晶Ｓｉの中のゲート絶縁膜１１を形成する単結晶Ｓｉ領域の位置を、半導体基板１の種結晶領域から比較的近い位置にすることができる。このため、ゲート絶縁膜１１を形成する単結晶Ｓｉ領域を、結晶品質の良い単結晶Ｓｉで構成することができ、その結果、良質なゲート絶縁膜１１を形成することができる。さらに、製造される半導体装置の構成が、所望の構成と異なったものになるという不都合も生じない。
＜実施形態２＞
However, in the method of manufacturing the semiconductor device of the present embodiment, the path through which crystal growth proceeds using the
<
本実施形態の半導体装置の製造方法は、実施形態１の製造方法を基本とし、単結晶半導体部９を作製する方法が異なる。具体的には、単結晶半導体部９を作製する方法を、選択成長から固相エピタキシャル成長に変更したものである。本実施形態の製造方法によれば、図７の空隙８を単結晶半導体部９で充填する手段として選択成長を利用した際に生じうる、成長時に現れる特定の面方位をもつ結晶面によって空隙８を充填しにくくなるという問題が発生しない。これにより、デバイス作製の確実さが向上する。また、本実施形態のように固相エピタキシャル成長を利用する場合、半導体基板１の表面における単結晶半導体の面方位について特段制限されなくなり、設計の幅が広がる。
The manufacturing method of the semiconductor device of this embodiment is based on the manufacturing method of
このような本実施形態の半導体装置の製造方法を実現するため、積層体を形成する工程（ステップＳ１）は、前記単結晶半導体基板または前記単結晶半導体層に形成された不純物領域の上に、前記第１絶縁層、非晶質半導体層、第３絶縁層、をこの順に積層することにより前記積層体を形成する工程を有する。また、孔を形成する工程（ステップＳ２）は、前記積層体に、前記第１絶縁層および前記非晶質半導体層および前記第３絶縁層を貫通し、前記不純物領域が露出する前記孔を形成する工程を有する。また、単結晶半導体部を形成する工程（ステップＳ３）は、前記孔の底面に露出している前記不純物領域と、前記孔の側壁に露出している前記非晶質半導体層と、を繋ぐ非晶質半導体部を形成する工程と、前記非晶質半導体層と前記非晶質半導体部を単結晶に結晶成長させることで前記単結晶半導体部を形成する工程を有する。また、前記孔内に埋められた前記単結晶半導体部を除去する工程（ステップＳ４）は、前記第３絶縁層をマスクとしたドライエッチングにより、前記孔に埋められている前記単結晶半導体部を除去する工程を有する。 In order to realize the semiconductor device manufacturing method of this embodiment, the step of forming a stacked body (step S1) is performed on the impurity region formed in the single crystal semiconductor substrate or the single crystal semiconductor layer. A step of forming the stacked body by stacking the first insulating layer, the amorphous semiconductor layer, and the third insulating layer in this order; In the step of forming a hole (step S2), the hole that penetrates the first insulating layer, the amorphous semiconductor layer, and the third insulating layer and exposes the impurity region is formed in the stacked body. The process of carrying out. Further, the step of forming the single crystal semiconductor portion (step S3) connects the impurity region exposed on the bottom surface of the hole and the amorphous semiconductor layer exposed on the sidewall of the hole. A step of forming a crystalline semiconductor portion, and a step of forming the single crystal semiconductor portion by growing the amorphous semiconductor layer and the amorphous semiconductor portion into a single crystal. The step (step S4) of removing the single crystal semiconductor portion buried in the hole includes removing the single crystal semiconductor portion buried in the hole by dry etching using the third insulating layer as a mask. Removing.
以下、図２５から図２８および実施形態１の半導体装置の製造方法の説明で利用した図を用いて、本実施形態の半導体装置の製造方法の一例についてより詳細に説明する。図２５から図２８は、本実施形態の縦型ＭＩＳＦＥＴの製造工程における各段階の状態の一例を示す模式図であり、各図の（ａ）が上面図、（ｂ）が断面図である。各図の断面図は、各図の上面図のＡ−Ａ'線に沿った断面を示している。本実施形態の製造方法は、ｎ型ＭＩＳＦＥＴにも、ｐ型ＭＩＳＦＥＴにも適用可能であるが、ここでは、図２５から図２８を用い、ｎ型ＭＩＳＦＥＴの製造方法を一例として説明する。 Hereinafter, an example of the semiconductor device manufacturing method of the present embodiment will be described in more detail with reference to FIGS. 25 to 28 and the drawings used in the description of the semiconductor device manufacturing method of the first embodiment. FIG. 25 to FIG. 28 are schematic views showing an example of the state of each stage in the manufacturing process of the vertical MISFET of this embodiment, in which (a) is a top view and (b) is a cross-sectional view. The sectional view of each figure shows a section taken along line AA ′ of the top view of each figure. The manufacturing method of this embodiment can be applied to both an n-type MISFET and a p-type MISFET, but here, a manufacturing method of an n-type MISFET will be described as an example with reference to FIGS.
まず、ステップＳ１、Ｓ２について説明する。このステップでは、実施形態１の製造方法と同様に、図１から図６を用いて説明した製造工程を行う。ただし、図２の状態の後、図３に示す第２絶縁層５の代わりに、例えば非晶質Ｓｉなどの非晶質半導体層２１を成膜する。この非晶質半導体層２１は、後工程で単結晶Ｓｉなどの単結晶半導体に変化し、単結晶半導体部９となる。その後、実施形態１で説明した図４から図６を用いて説明した処理を行う。すると、本実施形態では図２５に示す形状が得られる。すなわち、この段階において、実施形態１（図６）と本実施形態（図２５）とでは、第１絶縁層４と第３絶縁層６に挟まれる領域の膜種が異なる。具体的には、実施形態１（図６）では第２絶縁層５が存在するのに対し、本実施形態（図２５）では非晶質半導体層２１が存在する。
First, steps S1 and S2 will be described. In this step, the manufacturing process described with reference to FIGS. 1 to 6 is performed as in the manufacturing method of the first embodiment. However, after the state of FIG. 2, an
次に、ステップＳ３に移る。すなわち、孔７の底面に露出している半導体基板１を種結晶領域とすることにより、第１絶縁層４の上にゲート電極となる単結晶半導体部９を形成する。具体的には、まず、図２６に示すように、孔７を埋めるように非晶質Ｓｉを成膜することで、孔７の底面に露出していた不純物領域３と、孔７の側壁に露出していた非晶質半導体層２１と、を繋ぐ非晶質半導体部を形成する。具体的には、まず成膜前の前処理として、硫酸：過酸化水素の混合液で図２５に示す状態の基板を洗浄し、その後、アンモニア：過酸化水素：水の混合液で、ｎ型拡散層３の表面部分に存在する孔７形成時の損傷層を除去する。さらに、ｎ型拡散層３の表面の自然酸化膜を、希フッ酸で除去する。この後、ただちに、非晶質半導体部となる非晶質Ｓｉの成膜を行う。この非晶質Ｓｉの成膜は、ＵＨＶ−ＣＶＤ法で行うのがよい。なお、成膜前の自然酸化膜除去処理は、必ずしもこのような溶液による前処理でなくてもよく、例えば、ドライ前処理に置き換えることも可能である。
Next, the process proceeds to step S3. That is, by using the
非晶質Ｓｉの成膜後、ＣＭＰで非晶質Ｓｉの表面を平坦化する。それから、非晶質Ｓｉを、第３絶縁層６に対して選択性を持つ条件で、ドライエッチングし、第３絶縁層６の上面で、エッチングを停止させる。そうすると、図２７に示す形状が得られる。
After the amorphous Si film is formed, the surface of the amorphous Si is planarized by CMP. Then, the amorphous Si is dry-etched under a condition having selectivity with respect to the third insulating
この後、図２８に示すように、固相エピタキシャル成長を行う。具体的には、孔７の底面に露出していたｎ型拡散層３を種結晶として、固相エピタキシャル成長を行い、孔７内に埋め込まれた非晶質Ｓｉおよび、第１絶縁層４と第３絶縁層６に挟まれた非晶質半導体層２１（非晶質Ｓｉ）を、単結晶Ｓｉに結晶化させる。これにより、単結晶半導体部９が形成される。固相エピタキシャル成長の熱処理条件としては、例えば、窒素雰囲気、６００℃の条件で行ってもよい。
Thereafter, solid phase epitaxial growth is performed as shown in FIG. Specifically, solid phase epitaxial growth is performed using the n-
次に、ステップＳ４に移る。すなわち、孔７内に埋められた単結晶半導体部９を除去する。具体的には、固相エピタキシャル成長後、孔７に埋まっている単結晶半導体部９を、第３絶縁層６に対して選択性をもつ条件でドライエッチングを行い、ｎ型拡散層３の表面でエッチングを停止させる。そうすると、実施形態１の図９に示す形状が得られる。この後は、実施形態１において図９から図２４を用いて説明した工程と同様であるので、ここでの説明は省略する。
＜実施形態３＞
Next, the process proceeds to step S4. That is, the single
<
本実施形態の半導体装置の製造方法は、実施形態２を基本とし、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を作製できるようにしたものである。 The manufacturing method of the semiconductor device according to the present embodiment is based on the second embodiment, and is capable of manufacturing a complementary metal oxide semiconductor (CMOS).
以下、図２９から図３６を用いて、本実施形態の半導体装置の製造方法の一例についてより詳細に説明する。図２９から図３６は、本実施形態の縦型ＭＩＳＦＥＴの製造工程における各段階の状態の一例を示す模式図であり、各図の（ａ）が上面図、（ｂ）が断面図である。各図の断面図は、各図の上面図のＡ−Ａ'線に沿った断面を示している。なお、各図の右側にｎ型の縦型ＭＩＳＦＥＴ、左側にｐ型の縦型ＭＩＳＦＥＴを図示する。また、図２９から図３６用いた説明では、ＣＭＯＳの製造工程の一例として、インバータを作製する場合を示す。 Hereinafter, an example of the semiconductor device manufacturing method according to the present embodiment will be described in more detail with reference to FIGS. FIG. 29 to FIG. 36 are schematic views showing an example of the state of each stage in the manufacturing process of the vertical MISFET of this embodiment, where (a) is a top view and (b) is a cross-sectional view. The sectional view of each figure shows a section taken along line AA ′ of the top view of each figure. In each figure, an n-type vertical MISFET is shown on the right side, and a p-type vertical MISFET is shown on the left side. In the description with reference to FIGS. 29 to 36, a case where an inverter is manufactured is shown as an example of a CMOS manufacturing process.
まず、図２９に示すように、半導体基板１に素子分離絶縁膜２を形成する。素子分離絶縁膜２の形成は、ＳＴＩ法を用いる。また、ＳＴＩ法の代わりに、ＬＯＣＯＳ法を用いてもよい。
First, as shown in FIG. 29, the element
次に、レジスト塗布、露光、現像という一連のリソグラフィー工程を行って、ｐ型ＭＩＳＦＥＴを作製する領域（図中左側）にレジストが残らないようなレジストパターン（未図示）を半導体基板１の上に作製する。さらに、ｐ型ＭＩＳＦＥＴを作製する領域（図中左側）に、ｎ型のドーパント（Ｐ、Ａｓなど）をイオン注入し、ｎウェルとなる注入層を作製する（未図示）。次に、ｐ型のドーパント（Ｂなど）をイオン注入し、ｐ型ドーパント注入層を作製する。その後、レジスト（未図示）を剥離する。さらに、レジスト塗布、露光、現像という一連のリソグラフィー工程を行って、ｎ型ＭＩＳＦＥＴを作製する領域（図中右側）にレジストが残らないようなレジストパターン（未図示）を半導体基板１の上に作製し、ｎ型ＭＩＳＦＥＴを作製する領域（図中右側）に、ｐ型のドーパント（Ｂなど）をイオン注入し、ｐウェルとなる注入層を作製する（未図示）。次に、ｎ型のドーパント（Ｐ、Ａｓなど）をイオン注入し、ｎ型ドーパント注入層を作製する。その後、レジスト（未図示）を剥離する。この後、スパイクアニールを行い、注入したドーパントを活性化させ、ｐ型ＭＩＳＦＥＴを作製する領域（図中左側）に、ｎウェル（未図示）およびｐ型拡散層２２を形成し、ｎ型ＭＩＳＦＥＴを作製する領域（図中右側）に、ｐウェル（未図示）およびｎ型拡散層３を形成する（図３０）。
Next, a series of lithography processes such as resist coating, exposure, and development are performed to form a resist pattern (not shown) on the
次に、ステップＳ１に移る。すなわち、単結晶半導体基板または単結晶半導体層の上に少なくとも第１絶縁層を有する積層体を形成する。具体的には、まず、半導体基板１上に、第１絶縁層４、非晶質半導体層２１を成膜する。その後、レジスト塗布、露光、現像という一連のリソグラフィー工程を行って、非晶質半導体層２１の上に所望のレジストパターン（未図示）を作製する。そして、第１絶縁層４に対して、非晶質半導体層２１のエッチングが選択性を持つような条件で、ドライエッチングを行い、第１絶縁層４の上面で停止させる。さらに、第１絶縁層４と非晶質半導体層２１に接するように、第３絶縁層６を成膜する。第３絶縁層６を成膜後、表面をＣＭＰで平坦化すると、図３１のような積層体が得られる。
Next, the process proceeds to step S1. That is, a stacked body including at least a first insulating layer is formed over a single crystal semiconductor substrate or a single crystal semiconductor layer. Specifically, first, the first insulating
この後、実施形態２の製造方法と同様の工程を行うことで、図３２の状態が得られる。ここで、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとでは、チャネル形成用半導体部１３に異なるドーピングを行わなければならない。そこで、例えば以下のような手段を用いる。
Thereafter, the state shown in FIG. 32 is obtained by performing the same steps as the manufacturing method of the second embodiment. Here, in the n-type MISFET and the p-type MISFET, different doping must be performed on the channel forming
まず、図３２の構造が形成された後、レジスト塗布、露光、現像という一連のリソグラフィー工程を行って、ｐ型ＭＩＳＦＥＴを作製する領域（図中左側）にレジストが残らないようなレジストパターン（未図示）を作製し、ｐ型ＭＩＳＦＥＴを作製する領域に、ｎ型のドーパント（Ｐ、Ａｓなど）をイオン注入する。その後、レジスト（未図示）を剥離する。再度、レジスト塗布、露光、現像という一連のリソグラフィー工程を行って、ｎ型ＭＩＳＦＥＴを作製する領域（図中右側）にレジストが残らないようなレジストパターン（未図示）を作製し、ｎ型ＭＩＳＦＥＴを作製する領域に、ｐ型のドーパント（Ｂなど）をイオン注入する。その後、レジスト（未図示）を剥離する。 First, after the structure shown in FIG. 32 is formed, a series of lithography processes including resist coating, exposure, and development are performed, and a resist pattern (not yet left) is left in the region where the p-type MISFET is to be formed (left side in the figure). An n-type dopant (P, As, etc.) is ion-implanted into a region for forming a p-type MISFET. Thereafter, the resist (not shown) is peeled off. A series of lithography processes such as resist coating, exposure, and development are performed again to form a resist pattern (not shown) in which no resist remains in the region (right side in the figure) where the n-type MISFET is to be manufactured. A p-type dopant (B or the like) is ion-implanted into a region to be formed. Thereafter, the resist (not shown) is peeled off.
しきい値電圧調整用のイオン注入後、図３３に示すように、第３絶縁層６の上に、多結晶Ｓｉ１４とＳｉ窒化膜１５を、この順に成膜する。例えば、多結晶Ｓｉ１４を減圧ＣＶＤ法で成膜した後、Ｓｉ窒化膜１５を減圧ＣＶＤ法で成膜する。
After ion implantation for adjusting the threshold voltage, as shown in FIG. 33, a
この後、レジスト塗布、露光、現像という一連のリソグラフィー工程を行って、縦型ＭＩＳＦＥＴの上部電極となる領域にレジストが残るようなレジストパターン（未図示）の作製を行い、このレジストパターン（未図示）をマスクとして、Ｓｉ窒化膜１５、多結晶Ｓｉ１４、第３絶縁層６を上から順にエッチングし、単結晶半導体部９の上面で、エッチングを停止させる。エッチング後、レジスト（未図示）を剥離すると、図３４に示す形状が得られる
Thereafter, a series of lithography processes such as resist coating, exposure, and development are performed to produce a resist pattern (not shown) in which the resist remains in a region that becomes the upper electrode of the vertical MISFET. ) As a mask, the
この後、レジスト塗布、露光、現像という一連のリソグラフィー工程を行って、ｎ型ＭＩＳＦＥＴを形成する領域（図中右側）に、レジストが残らないようなレジストパターン（未図示）を作製する。それから、ｎ型のドーパント（Ｐ、Ａｓなど）のイオン注入を行い、ｎ型ＭＩＳＦＥＴのゲート電極となる単結晶半導体部９にイオン注入する。イオン注入後、レジスト（未図示）を剥離する。次に、レジスト塗布、露光、現像という一連のリソグラフィー工程を行って、ｐ型ＭＩＳＦＥＴを形成する領域（図中左側）に、レジストが残らないようなレジストパターン（未図示）を形成する。それから、ｐ型のドーパント（Ｂなど）のイオン注入を行い、ｐ型ＭＩＳＦＥＴのゲート電極となる単結晶半導体部９にイオン注入する。イオン注入後、レジスト（未図示）を剥離する。
Thereafter, a series of lithography processes such as resist coating, exposure, and development are performed to form a resist pattern (not shown) in which no resist remains in a region (right side in the drawing) where an n-type MISFET is to be formed. Then, n-type dopant (P, As, etc.) is ion-implanted and ion-implanted into the single
次に、Ｓｉ窒化膜１５を熱りん酸で除去する。その後、レジスト塗布、露光、現像という一連のリソグラフィー工程を行って、ｎ型ＭＩＳＦＥＴを形成する領域（図中右側）に、レジストが残らないようなレジストパターン（未図示）を形成する。それからｎ型のドーパント（Ｐ、Ａｓなど）をイオン注入し、ｎ型ＭＩＳＦＥＴの上部電極となる多結晶Ｓｉ１４とｎ型ＭＩＳＦＥＴのゲート電極となる単結晶半導体部９の両方をドーピングする。イオン注入後、レジスト（未図示）を剥離する。次に、レジスト塗布、露光、現像という一連のリソグラフィー工程を行って、ｐ型ＭＩＳＦＥＴを形成する領域（図中左側）に、レジストが残らないようなレジストパターン（未図示）を形成する。それから、ｐ型のドーパント（Ｂなど）のイオン注入を行い、ｐ型ＭＩＳＦＥＴの上部電極となる多結晶Ｓｉ１４とｐ型ＭＩＳＦＥＴのゲート電極となる単結晶半導体部９の両方をドーピングする。イオン注入後、レジスト（未図示）を剥離する。この後、導入したドーパントの活性化のために、窒素雰囲気、もしくは窒素雰囲気にわずかな酸素が混入された雰囲気で、例えば１０５０℃のスパイクアニールを行う。この際、チャネル形成用半導体部１３にしきい値電圧調整用のためにイオン注入されたドーパントも同時に活性化される。また、ｎ型拡散層３、ｐ型拡散層２２、上部電極となる多結晶Ｓｉ１４に導入されたドーパントが、チャネル形成用半導体部１３中を拡散し、縦型ＭＩＳＦＥＴのチャネル部のゲート近傍にまで達するようにする（図３５）。
Next, the
この後は、実施形態１において図２０から図２４を用いて説明した工程と同様の処理を行うことで、図３６に示すようなインバータが作製される。 Thereafter, the same process as that described in the first embodiment with reference to FIGS. 20 to 24 is performed, whereby the inverter as shown in FIG. 36 is manufactured.
なお、本実施形態の製造方法では、実施形態２の製造方法をもとにＣＭＯＳを作製する場合について説明したが、実施形態１の製造方法をもとにＣＭＯＳを作製することも可能である。この場合は、まず、図２９、図３０に示す工程を行う。その後、図３１に示す工程で、非晶質半導体層２１の代わりに、実施形態１の製造方法のように、第２絶縁層５を成膜する。この後、実施形態１の製造方法の図５から図１６の工程を行うと、図３２に示す状態となる。図３２から後の工程は、上記説明と同様である。
＜実施形態４＞
In the manufacturing method of the present embodiment, the case where a CMOS is manufactured based on the manufacturing method of the second embodiment has been described. However, it is also possible to manufacture a CMOS based on the manufacturing method of the first embodiment. In this case, first, the steps shown in FIGS. 29 and 30 are performed. Thereafter, in the step shown in FIG. 31, the second insulating
<
本実施形態の半導体装置の製造方法は、実施形態２を基本とし、ｎ型ＭＩＳＦＥＴもしくは、ｐ型ＭＩＳＦＥＴを基板と垂直方向に複数積層するものである。ｎ型ＭＩＳＦＥＴの上にｐ型ＭＩＳＦＥＴを積層したり、ｐ型ＭＩＳＦＥＴの上にｎ型ＭＩＳＦＥＴを積層したりすることはない。 The manufacturing method of the semiconductor device of this embodiment is based on the second embodiment, and a plurality of n-type MISFETs or p-type MISFETs are stacked in the direction perpendicular to the substrate. A p-type MISFET is not stacked on an n-type MISFET, and an n-type MISFET is not stacked on a p-type MISFET.
このような本実施形態の半導体装置の製造方法を実現するため、積層体を形成する工程（ステップＳ１）は、前記単結晶半導体基板または前記単結晶半導体層に形成された不純物領域の上に、絶縁層に挟まれた非晶質半導体層を複数積層することにより前記積層体を形成する工程を有する。また、孔を形成する工程（ステップＳ２）は、前記積層体に、すべての前記絶縁層および前記非晶質半導体層を貫通し、前記不純物領域が露出する前記孔を形成する工程を有する。また、単結晶半導体部を形成する工程（ステップＳ３）は、前記孔の底面に露出している前記不純物領域と、前記孔の側壁に露出している複数の前記非晶質半導体層と、を繋ぐ非晶質半導体部を形成する工程と、前記非晶質半導体層と前記非晶質半導体部を単結晶に結晶成長させることで前記単結晶半導体部を形成する工程と、を有する。また、前記孔内に埋められた前記単結晶半導体部を除去する工程（ステップＳ４）は、前記積層体の最上層である前記絶縁層をマスクとしたドライエッチングにより、前記孔に埋められている前記単結晶半導体部を除去する工程を有する。 In order to realize the semiconductor device manufacturing method of this embodiment, the step of forming a stacked body (step S1) is performed on the impurity region formed in the single crystal semiconductor substrate or the single crystal semiconductor layer. A step of forming the stacked body by stacking a plurality of amorphous semiconductor layers sandwiched between insulating layers; In addition, the step of forming a hole (step S2) includes a step of forming in the stacked body the hole that penetrates all the insulating layers and the amorphous semiconductor layer and exposes the impurity region. Further, the step of forming a single crystal semiconductor portion (step S3) includes the impurity region exposed on the bottom surface of the hole and the plurality of amorphous semiconductor layers exposed on the sidewall of the hole. A step of forming an amorphous semiconductor portion to be connected; and a step of forming the single crystal semiconductor portion by growing the amorphous semiconductor layer and the amorphous semiconductor portion into a single crystal. Further, the step of removing the single crystal semiconductor portion buried in the hole (step S4) is buried in the hole by dry etching using the insulating layer which is the uppermost layer of the stacked body as a mask. Removing the single crystal semiconductor portion.
以下、図３７から図６２を用いて、本実施形態の半導体装置の製造方法の一例についてより詳細に説明する。図３７から図６２は、本実施形態の縦型ＭＩＳＦＥＴの製造工程における各段階の状態の一例を示す模式図であり、各図の（ａ）が上面図、（ｂ）および（ｃ）が断面図である。各図の（ｂ）の断面図は、各図の上面図のＡ−Ａ'線に沿った断面を示している。各図の（ｃ）の断面図は、各図の上面図のＣ−Ｃ'線に沿った断面を示している。本実施形態の製造方法は、ｎ型ＭＩＳＦＥＴにも、ｐ型ＭＩＳＦＥＴにも適用可能であるが、ここでは、ｎ型ＭＩＳＦＥＴの製造方法を一例として説明する。また、本実施形態の半導体装置の製造方法では、２個以上の複数の縦型ＭＩＳＦＥＴを積層したものを作製できるが、ここでは、最も基本的な場合として、２個の縦型ＭＩＳＦＥＴを積層する場合の製造方法を説明する。 Hereinafter, an example of the semiconductor device manufacturing method according to the present embodiment will be described in more detail with reference to FIGS. FIG. 37 to FIG. 62 are schematic views showing an example of the state of each stage in the manufacturing process of the vertical MISFET of this embodiment, in which (a) is a top view and (b) and (c) are cross sections. FIG. The cross-sectional view of (b) in each figure shows a cross section along the line AA ′ of the top view of each figure. The cross-sectional view of (c) in each drawing shows a cross-section along the line CC ′ in the top view of each drawing. The manufacturing method of the present embodiment can be applied to both an n-type MISFET and a p-type MISFET, but here, a manufacturing method of an n-type MISFET will be described as an example. In addition, in the method of manufacturing a semiconductor device according to the present embodiment, a stack of two or more vertical MISFETs can be manufactured. Here, in the most basic case, two vertical MISFETs are stacked. A manufacturing method in this case will be described.
まず、図３７に示すように、半導体基板１に素子分離絶縁膜２を形成する。半導体基板１は、単結晶半導体基板もしくは単結晶半導体層が表面に設けられた基板であり、実施形態１で説明した構成と同様である。なお、半導体基板１の表面における単結晶半導体の面方位についても実施形態１および２での説明と同様である。すなわち、単結晶半導体部９を結晶成長させる手段として選択成長を利用する場合には、実施形態１で説明したとおり、特段制限されないが（１００）の面方位とするのが好ましい。また、単結晶半導体部９を結晶成長させる手段として固相エピタキシャル成長を利用する場合には、実施形態２で説明したとおり、特段制限されない。素子分離絶縁膜２の形成は、ＳＴＩ法を用いる。また、ＳＴＩ法の代わりに、ＬＯＣＯＳ法を用いてもよい。その後、図３８に示すように、実施形態１の場合と同様の手段により、ｎ型拡散層３を形成する。
First, as shown in FIG. 37, the element
次に、ステップＳ１に移る。すなわち、半導体基板１の上に少なくとも第１絶縁層を有する積層体を形成する。具体的には、図３９に示すように、半導体基板１上に、第１絶縁層として、例えばＰＳＧ（Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）２３およびＮＳＧ２４を減圧ＣＶＤ法で成膜する。その後、ＮＳＧ２４の上に、非晶質半導体層２１として、例えば非晶質Ｓｉを減圧ＣＶＤ法で成膜する。ＰＳＧ２３は、後工程で単結晶Ｓｉからなるチャネル形成用半導体部１３にドーパントをドーピングする際の、ドーパントの供給源である。また、ＮＳＧ２４は、下側の縦型ＭＩＳＦＥＴのソース電極・ドレイン電極と、ゲート電極と、の重なりを調整するスペーサーである。
Next, the process proceeds to step S1. That is, a stacked body having at least a first insulating layer is formed on the
ここで、本実施形態のようにゲート電極となる単結晶半導体部９を複数積層する構成の場合、ゲート電極となる単結晶半導体部９へのドーピングの手段として、実施形態１で図を用いて説明したものと同様の手段を用いるのは好ましくない。実施形態１で図を用いて説明した手段とは、非晶質半導体層２１の段階ではドーピングせず、非晶質半導体層２１を単結晶に結晶化させた単結晶半導体部９を形成し、図１８に示すような形状を形成した後に、図中上方からのイオン注入によりドーピングする手段である。この手段の場合、本実施形態のようにゲート電極となる単結晶半導体部９を複数積層する構成の場合、下側にある単結晶半導体部９ほどドーピングしにくくなり、十分なドーピングが行えなくなる恐れがある。そこで、本実施形態の製造方法では、この問題を解決するため、非晶質半導体層２１の成膜段階でドーピングする。本例の場合、ｎ型の縦型ＭＩＳＦＥＴを製造するので、図３９に示すように、ＰＳＧ２３およびＮＳＧ２４の上に非晶質半導体層２１を形成した後、この非晶質半導体層２１にｎ型のドーパントをイオン注入でドーピングする。もしくは、非晶質半導体層２１の成膜時にｉｎ−ｓｉｔｕドーピングする。
Here, in the case of a configuration in which a plurality of single
その後、レジスト塗布、露光、現像という一連のリソグラフィー工程を行って、下側の縦型ＭＩＳＦＥＴのゲート電極部分のレジストが残るようなレジストパターン（未図示）を、非晶質半導体層２１の上に作製する。その後、ＮＳＧ２４に対して、非晶質半導体層２１のエッチングが選択性を持つような条件で、ドライエッチングを行う。エッチング後、レジスト（未図示）を剥離すると、非晶質半導体層２１をゲートパターンに加工した図４０に示す形状が得られる。
Thereafter, a series of lithography processes such as resist coating, exposure, and development are performed to form a resist pattern (not shown) on the
非晶質半導体層２１をゲートパターンに加工した後、ＮＳＧ２４と非晶質半導体層２１に接するように、これらの上に絶縁層としてＮＳＧ２４を成膜する。成膜後は、表面をＣＭＰで平坦化する。そして、ＮＳＧ２４の上に、絶縁層としてＰＳＧ２３、ＮＳＧ２４を、非晶質半導体層２１として非晶質Ｓｉをこの順に成膜する（図４１）。ＰＳＧ２３は、後工程で単結晶Ｓｉからなるチャネル形成用半導体部１３にドーパントをドーピングする際の、ドーパントの供給源である。また、ＮＳＧ２４は、下側の縦型ＭＩＳＦＥＴのソース電極・ドレイン電極と、ゲート電極と、の重なりを調整するスペーサーである。また、ＰＳＧ２３上のＮＳＧ２４は、上側の縦型ＭＩＳＦＥＴのソース電極・ドレイン電極と、ゲート電極と、の重なりを調整するスペーサーである。この後、図４１の最上層の非晶質半導体層２１に対して、ｎ型のドーパントをドーピングする。
After the
その後、レジスト塗布、露光、現像という一連のリソグラフィー工程を行って、上側の縦型ＭＩＳＦＥＴのゲート電極部分のレジストが残るようなレジストパターン（未図示）を、非晶質半導体層２１の上に作製する。その後、ＮＳＧ２４に対して、非晶質半導体層２１のエッチングが選択性を持つような条件で、ドライエッチングを行う。エッチング後、レジスト（未図示）を剥離すると、非晶質半導体層２１をゲートパターンに加工した図４２に示す形状が得られる。
Thereafter, a series of lithography processes such as resist coating, exposure, and development are performed to form a resist pattern (not shown) on the
非晶質半導体層２１をゲートパターンに加工した後、ＮＳＧ２４と非晶質半導体層２１に接するように、これらの上に絶縁層としてＮＳＧ２４を成膜する。成膜後は、表面をＣＭＰで平坦化する。さらに、ＮＳＧ２４の上に、絶縁層としてＰＳＧ２３を成膜する（図４３）。ＰＳＧ２３は、後工程で単結晶Ｓｉからなるチャネル形成用半導体部１３にドーパントをドーピングする際の、ドーパントの供給源である。また、非晶質半導体層２１上のＮＳＧ２４は、上側の縦型ＭＩＳＦＥＴのソース電極・ドレイン電極と、ゲート電極と、の重なりを調整するスペーサーである。
After the
次に、ステップＳ２に移る。すなわち、半導体基板１の上に形成された積層体（例：ＰＳＧ２３／ＮＳＧ２４／非晶質半導体層２１／ＮＳＧ２４／ＰＳＧ２３／ＮＳＧ２４／非晶質半導体層２１／ＮＳＧ２４／ＰＳＧ２３、をこの順に積層した積層体）に、半導体基板１が露出する孔７を形成する。具体的には、レジスト塗布、露光、現像という一連のリソグラフィー工程を行って、図４４の孔７が形成される領域にレジストが存在しないようなレジストパターン（未図示）を、図４３に示す構造の最上層のＰＳＧ２３の上に作製する。その後、エッチング（ドライエッチング）を行い、ＰＳＧ２３、ＮＳＧ２４、非晶質半導体層２１、ＮＳＧ２４、ＰＳＧ２３、ＮＳＧ２４、非晶質半導体層２１、ＮＳＧ２４、ＰＳＧ２３を貫き、半導体基板１のｎ型拡散層３にいたる孔７を形成する。エッチング後、レジスト（未図示）を剥離すると、図４４のように、積層体に孔７が形成された構造が得られる。
Next, the process proceeds to step S2. That is, a laminate formed on the semiconductor substrate 1 (eg, PSG23 / NSG24 /
次に、ステップＳ３に移る。すなわち、孔７の底面に露出している半導体基板１を種結晶領域とすることにより、第１絶縁層の上にゲート電極となる単結晶半導体部９を形成する。具体的には、まず成膜前の前処理として、硫酸：過酸化水素の混合液で図４４に示す状態の基板を洗浄し、その後、アンモニア：過酸化水素：水の混合液で、ｎ型拡散層３の表面部分に存在する孔７形成時の損傷層を除去する。さらに、ｎ型拡散層３の表面の自然酸化膜を、希フッ酸で除去する。この後、ただちに、非晶質半導体部となる非晶質Ｓｉの成膜を行うことで、孔７の底面に露出していたｎ型拡散層３と、孔７の側壁に露出していた複数の非晶質半導体層２１と、を繋ぐ非晶質半導体部を形成する（図４５）。非晶質Ｓｉの成膜は、ＵＨＶ−ＣＶＤ法で行うのがよい。また、このとき成膜する非晶質Ｓｉは、後工程で除去されるので、成膜時にドーピングは行わない。なお、成膜前の自然酸化膜除去処理は、必ずしもこのような溶液による前処理でなくてもよく、例えば、ドライ前処理に置き換えることも可能である。
Next, the process proceeds to step S3. That is, by using the
非晶質Ｓｉの成膜後、ＣＭＰで非晶質Ｓｉの表面を平坦化する。それから、非晶質Ｓｉを、ＰＳＧ２３に対して選択性を持つ条件で、ドライエッチングし、ＰＳＧ２３の上面で、エッチングを停止させる。そうすると、図４６に示す形状が得られる。
After the amorphous Si film is formed, the surface of the amorphous Si is planarized by CMP. Then, the amorphous Si is dry-etched under a condition having selectivity with respect to the
この後、図４７に示すように、固相エピタキシャル成長を行い、非晶質Ｓｉを単結晶Ｓｉに結晶化させる。具体的には、孔７の底面に露出していたｎ型拡散層３を種結晶として、固相エピタキシャル成長を行い、孔７内に埋め込まれた非晶質Ｓｉおよび、ＮＳＧ２４に挟まれた複数の非晶質半導体層２１（非晶質Ｓｉ）を、単結晶Ｓｉに結晶化させる。固相エピタキシャル成長の熱処理条件としては、例えば、窒素雰囲気、６００℃の条件で行ってもよい。
Thereafter, as shown in FIG. 47, solid phase epitaxial growth is performed to crystallize amorphous Si into single crystal Si. Specifically, solid phase epitaxial growth is performed using the n-
次に、ステップＳ４に移る。すなわち、孔７内に埋められた単結晶半導体部９を除去する。具体的には、固相エピタキシャル成長後、孔７に埋まっている単結晶半導体部９を、ＰＳＧ２３に対して、選択性をもつ条件でドライエッチングを行い、ｎ型拡散層３の表面でエッチングを停止させる。そうすると、図４８に示す形状が得られる。
Next, the process proceeds to step S4. That is, the single
次に、ステップＳ５に移る。すなわち、単結晶半導体部９の孔７の側面に露出している部分にゲート絶縁膜１１を形成する。具体的には、孔７が形成された後、例えば、熱酸化を行うことで、図４９に示すように、孔７の側面に露出していた単結晶半導体部９（単結晶Ｓｉ）の上に、ゲート絶縁膜１１としてＳｉ酸化膜を形成する。この工程によれば、孔７内の底面となっている半導体基板１のｎ型拡散層３の表面にも、ゲート絶縁膜１１と同じ絶縁膜１０が形成される。なお、ゲート絶縁膜１１としては、Ｓｉ酸化膜に限らず、Ｓｉ酸窒化膜を用いてもよい。この場合、酸窒化膜の窒素プロファイルは、窒素の多い部分が、孔７側にこないようにする。
Next, the process proceeds to step S5. That is, the
次に、ステップＳ６に移る。すなわち、孔７にチャネル形成用半導体部１３を形成する。具体的には、まず、ゲート絶縁膜１１の形成後、非晶質Ｓｉ１２を、孔７の側壁にそってコンフォーマルに成膜する。例えば、減圧ＣＶＤ法で非晶質Ｓｉ１２を成膜する。非晶質Ｓｉ１２の成膜後、ドライエッチングで孔７の底面に形成された非晶質Ｓｉ１２を異方性エッチングする。これにより、図５０に示すように、孔７の側壁に沿った非晶質Ｓｉ１２の側壁が形成される。このとき、孔７の底面では、ゲート絶縁膜１１と同時に形成された絶縁膜１０が露出した状態となる。
Next, the process proceeds to step S6. That is, the channel forming
それから、図５１に示すように、絶縁膜１０を除去する。例えば、希フッ酸処理を行う。この希フッ酸処理は、孔７の底面に露出しているｎ型拡散層３の表面に形成された絶縁膜１０を除去するとともに、後工程の非晶質Ｓｉ成膜の前処理を兼ねる。すなわち、非晶質Ｓｉ１２の側壁表面の自然酸化膜を除去し、水素終端する。このとき、ゲート絶縁膜１１は、非晶質Ｓｉ１２の側壁に保護されているため、除去されない。
Then, as shown in FIG. 51, the insulating
図５１の希フッ酸処理の後、図５２に示すように、直ちに、ＵＨＶ−ＣＶＤ法で非晶質Ｓｉ１２を成膜し、孔７を非晶質Ｓｉ１２で埋める。なお、ここでは、成膜前の自然酸化膜除去処理として希フッ酸処理を行って、ＵＨＶ−ＣＶＤ法により非晶質Ｓｉ１２を成膜する例を示したが、図５１において、成膜前の前処理として、ウエット処理の希フッ酸処理ではなく、特許文献５（段落[００３３]〜［００４６］）に記載された方法や気相ＨＦ処理のようなドライ前処理を用いてもよい。この場合は、孔７の底面の絶縁膜１０の除去後、ドライ前処理を行い、大気にさらすことなく真空中を搬送し、ＵＨＶ−ＣＶＤ法の成膜装置に送り込み、非晶質Ｓｉ１２の成膜をただちに行う。
After the dilute hydrofluoric acid treatment in FIG. 51, as shown in FIG. 52, amorphous Si12 is immediately formed by UHV-CVD, and the
なお、実施形態２の製造方法と異なり、縦型ＭＩＳＦＥＴのしきい値電圧調整用のチャネルドーピングとして、図５０で成膜する非晶質Ｓｉ１２、または図５２で成膜する非晶質Ｓｉ１２、または両方に、しきい値電圧調整用のｐ型のドーパントを成膜時にドーピングする。これは、積層される縦型ＭＩＳＦＥＴの数が多くなるほど、実施形態１や２の製造方法のようなイオン注入による方法では、各縦型ＭＩＳＦＥＴのチャネル濃度を均一にしにくいためである。換言すれば、本実施形態のような手段を利用することで、各縦型ＭＩＳＦＥＴのチャネル濃度を略均一にすることが可能となる。 Unlike the manufacturing method of the second embodiment, as channel doping for adjusting the threshold voltage of the vertical MISFET, amorphous Si12 formed in FIG. 50, amorphous Si12 formed in FIG. 52, or Both are doped with a p-type dopant for adjusting the threshold voltage during film formation. This is because, as the number of stacked vertical MISFETs increases, the channel concentration of each vertical MISFET is less uniform in the method using ion implantation such as the manufacturing method of the first and second embodiments. In other words, the channel concentration of each vertical MISFET can be made substantially uniform by using the means as in this embodiment.
非晶質Ｓｉ１２の成膜後は、ＣＭＰ法により、非晶質Ｓｉ１２の表面を平坦化した後、エッチングを行い、ＰＳＧ２３の上面で停止させる。こうして、図５３に示すように、孔７に非晶質Ｓｉ１２が埋め込まれた形状が得られる。さらに、孔７に埋め込まれた非晶質Ｓｉ１２と接する半導体基板１のｎ型拡散層３を種結晶領域として、固相エピタキシャル成長を行うことで、図５４に示すように、孔７内に埋め込まれた非晶質Ｓｉ１２を単結晶Ｓｉに結晶化させる。このとき、図５０の工程を経て、孔７の側壁沿いに形成された非晶質Ｓｉ１２の側壁と、図５３の工程を経て、孔７に埋め込まれた非晶質Ｓｉ１２と、を同じ処理により、単結晶Ｓｉに結晶化させる。固相エピタキシャル成長の熱処理としては、例えば、窒素雰囲気、６００℃の条件で行う。この結晶化により、単結晶Ｓｉで構成されたチャネル形成用半導体部１３が形成される。
After the
以下、ステップＳ６に続いて行われる処理の一例を示す。 Hereinafter, an example of the process performed following step S6 will be described.
固相エピタキシャル成長後、図５５に示すように、ＰＳＧ２３の上に、多結晶Ｓｉ１４を成膜する。例えば、多結晶Ｓｉ１４を減圧ＣＶＤ法で成膜する。この多結晶Ｓｉ１４は、後工程を経て、縦型ＭＩＳＦＥＴの上部電極となる。ここで、実施形態１や２では、多結晶Ｓｉ１４の上に、Ｓｉ窒化膜を成膜していたが、本実施形態の製造方法では、既に、縦型ＭＩＳＦＥＴのゲート電極となる単結晶半導体部９にドーピングしてあるため、Ｓｉ窒化膜を成膜する必要はない。この後、ｎ型のドーパントのイオン注入を行い、縦型ＭＩＳＦＥＴの上部電極となる多結晶Ｓｉ１４に、ｎ型のドーパントを導入する。
After the solid phase epitaxial growth, as shown in FIG. 55, a
この後、導入したドーパントの活性化のために、窒素雰囲気、もしくは窒素雰囲気にわずかな酸素が混入された雰囲気で、１０５０℃のスパイクアニールを行う。この際、多結晶Ｓｉ１４中のｎ型のドーパント、チャネル形成用半導体部１３にしきい値電圧調整用のためにイオン注入されたｐ型のドーパントや、単結晶半導体部９中のｎ型のドーパントが同時に活性化される。また、ＰＳＧ２３よりチャネル形成用半導体部１３にりん（Ｐ）が供給され、チャネル形成用半導体部１３中で拡散するとともに、活性化される。こうして、チャネル形成用半導体部１３中に、ｎ型拡散層３が形成される（図５６）。
Thereafter, in order to activate the introduced dopant, spike annealing at 1050 ° C. is performed in a nitrogen atmosphere or an atmosphere in which a slight amount of oxygen is mixed in the nitrogen atmosphere. At this time, the n-type dopant in the
ドーパントを活性化させた後、レジスト塗布、露光、現像という一連のリソグラフィー工程を行って、縦型ＭＩＳＦＥＴの上部電極となる領域にレジストが残るようなレジストパターン（未図示）を、多結晶Ｓｉ１４の上に作製する。そして、このレジストパターン（未図示）をマスクとして、多結晶Ｓｉ１４、ＰＳＧ２３、ＮＳＧ２４を上から順にエッチングし、単結晶半導体部９の上面で、エッチングを停止させる。エッチング後、レジスト（未図示）を剥離する。さらに、ＰＳＧ２３やＮＳＧ２４のエッチングが、Ｓｉに対して選択性を持つ条件で、ドライエッチングを行い、ＮＳＧ２４、ＰＳＧ２３、ＮＳＧ２４、ＰＳＧ２３をエッチングし、半導体基板１のｎ型拡散層３の表面および単結晶半導体部９の表面で停止させる。そうすると、図５７に示す形状が得られる。
After activating the dopant, a series of lithography processes including resist coating, exposure, and development are performed to form a resist pattern (not shown) in which the resist remains in the region that becomes the upper electrode of the vertical MISFET. Prepare on. Then, using this resist pattern (not shown) as a mask, the
この次に、後工程のシリサイド形成時に、上部電極（多結晶Ｓｉ１４）と上側の縦型ＭＩＳＦＥＴのゲート電極（単結晶半導体部９）、および、上側の縦型ＭＩＳＦＥＴのゲート電極（単結晶半導体部９）と下側の縦型ＭＩＳＦＥＴのゲート電極（単結晶半導体部９）、および、下側の縦型ＭＩＳＦＥＴのゲート電極（単結晶半導体部９）と半導体基板１に形成される下部電極（ｎ型拡散層３）との短絡を防ぐため、ＳＷ（ｓｉｄｅ ｗａｌｌ）を形成する。このために、まずＳＷ絶縁膜１６を成膜し、エッチバックする。すると、図５８に示す形状が得られる。
Next, at the time of silicide formation in a subsequent process, the upper electrode (polycrystalline Si 14), the upper vertical MISFET gate electrode (single crystal semiconductor portion 9), and the upper vertical MISFET gate electrode (single crystal semiconductor portion) 9) and the lower vertical MISFET gate electrode (single crystal semiconductor portion 9), and the lower vertical MISFET gate electrode (single crystal semiconductor portion 9) and the lower electrode (n In order to prevent short circuit with the mold diffusion layer 3), SW (side wall) is formed. For this purpose, first, the
ＳＷ形成後、図５９に示すように、縦型ＭＩＳＦＥＴの上部電極となる多結晶Ｓｉ１４、および、上側の縦型ＭＩＳＦＥＴのゲート電極となる単結晶半導体部９、および、下側の縦型ＭＩＳＦＥＴのゲート電極となる単結晶半導体部９、および、下部電極となるｎ型拡散層３に、シリサイド１７を形成する。シリサイド１７としては、Ｎｉシリサイド、Ｔｉシリサイド、Ｃｏシリサイド、Ｐｄシリサイド、Ｐｔシリサイド、Ｅｒシリサイドなどが用いられるが、ＮｉＰｔシリサイドのような金属合金のシリサイドでもよい。
After the SW formation, as shown in FIG. 59, the
シリサイド１７の形成後、ストッパー絶縁膜１８と層間絶縁膜１９をこの順に成膜する。例えば、ストッパー絶縁膜１８として、減圧ＣＶＤ法によりＳｉ窒化膜を成膜し、層間絶縁膜１９として、プラズマＣＶＤ法により、プラズマ酸化膜を成膜する。ストッパー絶縁膜１８と層間絶縁膜１９の成膜後、ＣＭＰ法を用いて、層間絶縁膜１９の表面を平坦化すると、図６０に示す形状が得られる。
After the
それから、レジスト塗布、露光、現像という一連のリソグラフィー工程を行って、縦型ＭＩＳＦＥＴのコンタクトとなる領域にレジストが残らないようなレジストパターン（未図示）を層間絶縁膜１９の上に形成する。そして、このレジストパターン（未図示）をマスクとして、層間絶縁膜１９をエッチングし、ストッパー絶縁膜１８で一度停止させる。その後、層間絶縁膜１９のエッチングにより形成された孔の底面に位置するストッパー絶縁膜１８のエッチングを行い、層間絶縁膜１９の上に形成されたレジスト（未図示）を剥離する。この後、前記層間絶縁膜１９に設けた孔内に金属を埋め込んで、コンタクト２０を形成する。具体的には、ＴｉとＴｉＮをスパッタして熱処理し、その後、ＣＶＤ法によりＷを埋め込んで、ＣＭＰを行う。このようにして、図６１のような形状が得られる。その後、必要に応じて、従来からの方法で配線層や電極パッドがさらに形成される。
Then, a series of lithography processes such as resist coating, exposure, and development are performed to form a resist pattern (not shown) on the
なお、図４４および図４８に示されるように、孔７の断面形状としては円が最も一般的であるが、楕円、正方形、長方形、三角形、菱形などでもよく、さらにその他の形状であってもよい。また、半導体基板１上に、本実施形態の半導体装置の製造方法で製造される半導体装置を複数個製造してもよい。半導体基板１上に、縦型ＭＩＳＦＥＴを同時に複数個作製する場合には、断面形状の異なるものが混在していても構わない。また、同じ形状の孔７であって、大きさ（断面積）が異なる孔７が混在していてもかまわない。その際には、図４５に示すように孔７を非晶質Ｓｉで充填する際と、図５２に示すように孔７を非晶質Ｓｉで充填する際には、最も内部容量の大きい孔７が完全に埋まるように成膜処理を行うのがよい。
As shown in FIGS. 44 and 48, the cross-sectional shape of the
ここで、実施形態１から３の製造方法では、ノンドープの単結晶半導体部９上にゲート絶縁膜１１が形成されるのに対して、本実施形態の製造方法では、ドーパントが導入された単結晶半導体部９上に、ゲート絶縁膜１１が形成される。このため、ゲート絶縁膜１１の信頼性が、必要な性能に対して不足する場合がある。このような場合には、図４４のように孔７を形成した後、ウエット処理（例えば、アンモニア：過酸化水素：水の混合液を用いて、６０−７０℃の温度でウエット処理すること）で、孔７の側壁に露出している非晶質半導体層２１の一部をエッチングして、図６２のような形状にした後に、図４５からの工程を行ってもよい。そうすると、孔７の側壁付近の単結晶半導体部９は、ノンドープの単結晶半導体部９となり、ドーピングに起因する信頼性の低下が改善される。
Here, in the manufacturing methods of the first to third embodiments, the
以上の説明では、ｎ型ＭＩＳＦＥＴの製造方法を説明した。本実施形態の製造方法では、同様にｐ型ＭＩＳＦＥＴを製造することも可能である。その際には、半導体基板１がｐ型のバルクＳｉ（１００）基板であるとすると、まず、図３８において、ｎ型拡散層３の代わりに、ｎウェルとｐ型拡散層を形成する。そして、ＰＳＧ２３の代わりに、ＢＳＧ（Ｂｏｒｏｎ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を用いる。また、図３９と図４１で成膜する非晶質半導体層２１にｐ型のドーパントを導入する。また、図５０で成膜する非晶質Ｓｉ１２、または図５２で成膜する非晶質Ｓｉ１２、または両方に、しきい値電圧調整用のｎ型のドーパントをドーピングする。また縦型ＭＩＳＦＥＴの上部電極となる多結晶Ｓｉ１４（図５５参照）に、ｐ型のドーパントをイオン注入する。以上のように工程を変更することで、ｐ型ＭＩＳＦＥＴの製造が可能である。
In the above description, the method for manufacturing the n-type MISFET has been described. In the manufacturing method of the present embodiment, a p-type MISFET can also be manufactured in the same manner. In this case, assuming that the
なお、本実施形態の製造方法では、実施形態２の製造方法をもとにｎ型ＭＩＳＦＥＴを基板と垂直方向に複数積層する場合について説明したが、実施形態１の製造方法をもとにＣＭＯＳを作製することも可能である。この場合は、まず、図３７、図３８に示す工程を行う。その後、図３９に示す工程で、非晶質半導体層２１の代わりに、実施形態１の製造方法のように、第２絶縁層５を成膜する。さらに、図４０の工程で、第２絶縁膜層５を非晶質半導体層２１と同様の形状に加工した後、図４１に示す工程で、非晶質半導体層２１の代わりに、実施形態１の製造方法のように、第２絶縁層５を成膜する。それから、図４２の工程で、第２絶縁膜層５を非晶質半導体層２１と同様の形状に加工した後、図４３、４４に示す工程を行う。この後、実施形態１の製造方法の図７のように、第２絶縁膜層５を除去する。次に、実施形態１の製造方法の図８のように、単結晶Ｓｉの選択成長を行い、実施形態１の製造方法の図９のように、最上層のＰＳＧ２３をマスクに、孔７内の単結晶Ｓｉをエッチングする。そうすると図４８に示す状態となる。図４８から後の工程は、上記説明と同様である。
In the manufacturing method of the present embodiment, the case where a plurality of n-type MISFETs are stacked in the direction perpendicular to the substrate has been described based on the manufacturing method of the second embodiment. However, the CMOS is manufactured based on the manufacturing method of the first embodiment. It is also possible to produce it. In this case, first, the steps shown in FIGS. 37 and 38 are performed. Thereafter, in the step shown in FIG. 39, the second insulating
上記説明では、半導体装置としてＭＩＳＥＥＴを製造する例を示したが、図４９において、ゲート絶縁膜１１として酸化膜と窒化膜の積層膜（ＯＮＯ膜）を形成することで、記憶素子として用いることができる。なお、実施形態２、３には明示していないが、本発明のすべての実施形態で、ゲート絶縁膜１１として酸化膜と窒化膜の積層膜（ＯＮＯ膜）を形成することで、記憶素子として用いることができる。
以下、参考形態の例を付記する。
１． 単結晶半導体基板または単結晶半導体層の上に少なくとも第１絶縁層を有する積層体を形成する工程と、
前記積層体に、前記単結晶半導体基板または前記単結晶半導体層が露出する孔を形成する工程と、
前記孔の底面に露出している前記単結晶半導体基板または前記単結晶半導体層を種結晶領域とすることにより、前記第１絶縁層の上にゲート電極となる単結晶半導体部を形成する工程と、
前記孔内に埋められた前記単結晶半導体部を除去することで、前記孔の底面に前記単結晶半導体基板または前記単結晶半導体層を再び露出させる工程と、
前記単結晶半導体部の前記孔の側面に露出している部分にゲート絶縁膜を形成する工程と、
前記孔にチャネル形成用半導体部を形成する工程と、
を有する半導体装置の製造方法。
２． １に記載の半導体装置の製造方法において、
前記ゲート絶縁膜の少なくとも一部は、前記単結晶半導体部の一部を用いて形成される半導体装置の製造方法。
３． １または２に記載の半導体装置の製造方法において、
前記積層体を形成する工程は、
前記単結晶半導体基板または前記単結晶半導体層に形成された不純物領域の上に、前記第１絶縁層を形成し、前記第１絶縁層の上に前記第１絶縁層よりも平面積が小さい第２絶縁層を形成し、前記第１絶縁層および前記第２絶縁層の上に第３絶縁層を形成することにより前記積層体を形成する工程を有し、
前記孔を形成する工程は、
前記積層体に、前記第１絶縁層および前記第２絶縁層および前記第３絶縁層を貫通し、前記不純物領域が露出する前記孔を形成する工程を有し、
前記単結晶半導体部を形成する工程は、
前記第２絶縁層を除去する工程と、
前記孔の底面に露出している前記不純物領域を種結晶領域とし、少なくとも前記孔を形成した後の前記第２絶縁層が占めていた空間を埋めるように前記単結晶半導体部を成長させる工程を有し、
前記孔の底面に前記単結晶半導体基板または前記単結晶半導体層を再び露出させる工程は、
前記第３絶縁層をマスクとしたドライエッチングにより、前記孔に埋められている前記単結晶半導体部を除去する工程を有する、半導体装置の製造方法。
４． １または２に記載の半導体装置の製造方法において、
前記積層体を形成する工程は、
前記単結晶半導体基板または前記単結晶半導体層に形成された不純物領域の上に、前記第１絶縁層、非晶質半導体層、第３絶縁層、をこの順に積層することにより前記積層体を形成する工程を有し、
前記孔を形成する工程は、
前記積層体に、前記第１絶縁層および前記非晶質半導体層および前記第３絶縁層を貫通し、前記不純物領域が露出する前記孔を形成する工程を有し、
前記単結晶半導体部を形成する工程は、
前記孔の底面に露出している前記不純物領域と、前記孔の側壁に露出している前記非晶質半導体層と、を繋ぐ非晶質半導体部を形成する工程と、
前記非晶質半導体層と前記非晶質半導体部を単結晶に結晶成長させることで前記単結晶半導体部を形成する工程を有し、
前記孔の底面に前記単結晶半導体基板または前記単結晶半導体層を再び露出させる工程は、
前記第３絶縁層をマスクとしたドライエッチングにより、前記孔に埋められている前記単結晶半導体部を除去する工程を有する、半導体装置の製造方法。
５． １または２に記載の半導体装置の製造方法において、
前記積層体を形成する工程は、
前記単結晶半導体基板または前記単結晶半導体層に形成された不純物領域の上に、絶縁層に挟まれた非晶質半導体層を複数積層することにより前記積層体を形成する工程を有し、
前記孔を形成する工程は、
前記積層体に、すべての前記絶縁層および前記非晶質半導体層を貫通し、前記不純物領域が露出する前記孔を形成する工程を有し、
前記単結晶半導体部を形成する工程は、
前記孔の底面に露出している前記不純物領域と、前記孔の側壁に露出している複数の前記非晶質半導体層と、を繋ぐ非晶質半導体部を形成する工程と、
前記非晶質半導体層と前記非晶質半導体部を単結晶に結晶成長させることで前記単結晶半導体部を形成する工程と、を有し、
前記孔の底面に前記単結晶半導体基板または前記単結晶半導体層を再び露出させる工程は、
前記積層体の最上層である前記絶縁層をマスクとしたドライエッチングにより、前記孔に埋められている前記単結晶半導体部を除去する工程を有する、半導体装置の製造方法。
６． １から５のいずれか一に記載の半導体装置の製造方法において、
前記孔を形成する工程は、形状、断面積の少なくとも一方が異なる複数の孔を前記積層体に形成する工程を有する、半導体装置の製造方法。
７． ３から６いずれか一に記載の半導体装置の製造方法において、
前記チャネル形成用半導体部を形成する工程の後に、
前記チャネル形成用半導体部の前記不純物領域と接する端と反対側の端に接する上部電極を形成する工程と、
前記上部電極にドーパントを注入する工程と、
前記上部電極および前記不純物領域に含まれているドーパントを、前記チャネル形成用半導体部に拡散させることで、ソースおよびドレインを形成する工程と、
をさらに有する半導体装置の製造方法。
８． １から７のいずれか一に記載の半導体装置の製造方法において、
前記半導体装置は縦型のＭＩＳＦＥＴである半導体装置の製造方法。
９． １から７のいずれか一に記載の半導体装置の製造方法において、
前記ゲート絶縁膜として、酸化膜と窒化膜の積層膜（ＯＮＯ膜）を形成する半導体装置の製造方法。
In the above description, an example in which MISETET is manufactured as a semiconductor device has been described. However, in FIG. 49, a stacked film (ONO film) of an oxide film and a nitride film is formed as the
Hereinafter, examples of the reference form will be added.
1. Forming a stacked body having at least a first insulating layer on a single crystal semiconductor substrate or a single crystal semiconductor layer;
Forming a hole exposing the single crystal semiconductor substrate or the single crystal semiconductor layer in the stacked body; and
Forming a single crystal semiconductor portion serving as a gate electrode on the first insulating layer by using the single crystal semiconductor substrate or the single crystal semiconductor layer exposed at the bottom of the hole as a seed crystal region; and ,
Removing the single crystal semiconductor portion buried in the hole, thereby exposing the single crystal semiconductor substrate or the single crystal semiconductor layer to the bottom surface of the hole;
Forming a gate insulating film on a portion of the single crystal semiconductor portion exposed on a side surface of the hole;
Forming a channel forming semiconductor portion in the hole;
A method for manufacturing a semiconductor device comprising:
2. In the manufacturing method of the semiconductor device according to 1,
A method for manufacturing a semiconductor device, wherein at least part of the gate insulating film is formed using part of the single crystal semiconductor portion.
3. In the manufacturing method of the semiconductor device according to 1 or 2,
The step of forming the laminate includes
The first insulating layer is formed over the impurity region formed in the single crystal semiconductor substrate or the single crystal semiconductor layer, and a planar area smaller than that of the first insulating layer is formed on the first insulating layer. Forming a laminated body by forming a second insulating layer and forming a third insulating layer on the first insulating layer and the second insulating layer;
The step of forming the hole includes
Forming the hole through the stacked body through the first insulating layer, the second insulating layer, and the third insulating layer and exposing the impurity region;
The step of forming the single crystal semiconductor portion includes:
Removing the second insulating layer;
A step of growing the single crystal semiconductor portion so as to fill at least the space occupied by the second insulating layer after forming the hole, using the impurity region exposed at the bottom of the hole as a seed crystal region; Have
Exposing the single crystal semiconductor substrate or the single crystal semiconductor layer to the bottom of the hole again,
A method of manufacturing a semiconductor device, comprising a step of removing the single crystal semiconductor portion buried in the hole by dry etching using the third insulating layer as a mask.
4). In the manufacturing method of the semiconductor device according to 1 or 2,
The step of forming the laminate includes
The stacked body is formed by stacking the first insulating layer, the amorphous semiconductor layer, and the third insulating layer in this order on the impurity region formed in the single crystal semiconductor substrate or the single crystal semiconductor layer. And having a process of
The step of forming the hole includes
Forming the hole through the first insulating layer, the amorphous semiconductor layer, and the third insulating layer and exposing the impurity region in the stacked body;
The step of forming the single crystal semiconductor portion includes:
Forming an amorphous semiconductor portion connecting the impurity region exposed on the bottom surface of the hole and the amorphous semiconductor layer exposed on the sidewall of the hole;
Forming the single crystal semiconductor part by growing the amorphous semiconductor layer and the amorphous semiconductor part into a single crystal;
Exposing the single crystal semiconductor substrate or the single crystal semiconductor layer to the bottom of the hole again,
A method of manufacturing a semiconductor device, comprising a step of removing the single crystal semiconductor portion buried in the hole by dry etching using the third insulating layer as a mask.
5). In the manufacturing method of the semiconductor device according to 1 or 2,
The step of forming the laminate includes
A step of forming the stacked body by stacking a plurality of amorphous semiconductor layers sandwiched between insulating layers over the impurity region formed in the single crystal semiconductor substrate or the single crystal semiconductor layer;
The step of forming the hole includes
Forming the hole through the laminated body through all the insulating layers and the amorphous semiconductor layer and exposing the impurity region;
The step of forming the single crystal semiconductor portion includes:
Forming an amorphous semiconductor portion that connects the impurity region exposed on the bottom surface of the hole and the plurality of amorphous semiconductor layers exposed on the sidewall of the hole;
Forming the single crystal semiconductor part by crystal-growing the amorphous semiconductor layer and the amorphous semiconductor part into a single crystal,
Exposing the single crystal semiconductor substrate or the single crystal semiconductor layer to the bottom of the hole again,
A method for manufacturing a semiconductor device, comprising: a step of removing the single crystal semiconductor portion buried in the hole by dry etching using the insulating layer that is the uppermost layer of the stacked body as a mask.
6). In the method for manufacturing a semiconductor device according to any one of 1 to 5,
The step of forming the hole includes a step of forming a plurality of holes having different shapes and cross-sectional areas in the stacked body.
7). In the method for manufacturing a semiconductor device according to any one of 3 to 6,
After the step of forming the channel forming semiconductor portion,
Forming an upper electrode in contact with an end opposite to the end in contact with the impurity region of the channel forming semiconductor portion;
Injecting a dopant into the upper electrode;
A step of forming a source and a drain by diffusing a dopant contained in the upper electrode and the impurity region into the channel forming semiconductor portion;
A method for manufacturing a semiconductor device further comprising:
8). In the method for manufacturing a semiconductor device according to any one of 1 to 7,
The method of manufacturing a semiconductor device, wherein the semiconductor device is a vertical MISFET.
9. In the method for manufacturing a semiconductor device according to any one of 1 to 7,
A method of manufacturing a semiconductor device, wherein a stacked film (ONO film) of an oxide film and a nitride film is formed as the gate insulating film.
１ 半導体基板
２ 素子分離絶縁膜
３ ｎ型拡散層（不純物領域）
４ 第１絶縁層
５ 第２絶縁層
６ 第３絶縁層
７ 孔
８ 空隙
９ 単結晶半導体部
１０ 絶縁膜
１１ ゲート絶縁膜
１２ 非晶質Ｓｉ
１３ チャネル形成用半導体部
１４ 多結晶Ｓｉ
１５ Ｓｉ窒化膜
１６ ＳＷ絶縁膜
１７ シリサイド
１８ ストッパー絶縁膜
１９ 層間絶縁膜
２０ コンタクト
２１ 非晶質半導体層
２２ ｐ型拡散層（不純物領域）
２３ ＰＳＧ
２４ ＮＳＧ
1
4
13 Semiconductor part for
15
23 PSG
24 NSG
Claims (8)
前記積層体に、前記単結晶半導体基板または前記単結晶半導体層が露出する孔を形成する工程と、
前記孔の底面に露出している前記単結晶半導体基板または前記単結晶半導体層を種結晶領域とすることにより、前記第１絶縁層の上にゲート電極となる単結晶半導体部を形成する工程と、
前記孔内に埋められた前記単結晶半導体部を除去することで、前記孔の底面に前記単結晶半導体基板または前記単結晶半導体層を再び露出させる工程と、
前記単結晶半導体部の前記孔の側面に露出している部分にゲート絶縁膜を形成する工程と、
前記孔にチャネル形成用半導体部を形成する工程と、
を有し、
前記積層体を形成する工程は、
前記単結晶半導体基板または前記単結晶半導体層に形成された不純物領域の上に、前記第１絶縁層を形成し、前記第１絶縁層の上に前記第１絶縁層よりも平面積が小さい第２絶縁層を形成し、前記第１絶縁層および前記第２絶縁層の上に第３絶縁層を形成することにより前記積層体を形成する工程を有し、
前記孔を形成する工程は、
前記積層体に、前記第１絶縁層および前記第２絶縁層および前記第３絶縁層を貫通し、前記不純物領域が露出する前記孔を形成する工程を有し、
前記単結晶半導体部を形成する工程は、
前記第２絶縁層を除去する工程と、
前記孔の底面に露出している前記不純物領域を種結晶領域とし、少なくとも前記孔を形成した後の前記第２絶縁層が占めていた空間を埋めるように前記単結晶半導体部を成長させる工程を有し、
前記孔の底面に前記単結晶半導体基板または前記単結晶半導体層を再び露出させる工程は、
前記第３絶縁層をマスクとしたドライエッチングにより、前記孔に埋められている前記単結晶半導体部を除去する工程を有する、半導体装置の製造方法。 Forming a stacked body having at least a first insulating layer on a single crystal semiconductor substrate or a single crystal semiconductor layer;
Forming a hole exposing the single crystal semiconductor substrate or the single crystal semiconductor layer in the stacked body; and
Forming a single crystal semiconductor portion serving as a gate electrode on the first insulating layer by using the single crystal semiconductor substrate or the single crystal semiconductor layer exposed at the bottom of the hole as a seed crystal region; and ,
Removing the single crystal semiconductor portion buried in the hole, thereby exposing the single crystal semiconductor substrate or the single crystal semiconductor layer to the bottom surface of the hole;
Forming a gate insulating film on a portion of the single crystal semiconductor portion exposed on a side surface of the hole;
Forming a channel forming semiconductor portion in the hole;
I have a,
The step of forming the laminate includes
The first insulating layer is formed over the impurity region formed in the single crystal semiconductor substrate or the single crystal semiconductor layer, and a planar area smaller than that of the first insulating layer is formed on the first insulating layer. Forming a laminated body by forming a second insulating layer and forming a third insulating layer on the first insulating layer and the second insulating layer;
The step of forming the hole includes
Forming the hole through the stacked body through the first insulating layer, the second insulating layer, and the third insulating layer and exposing the impurity region;
The step of forming the single crystal semiconductor portion includes:
Removing the second insulating layer;
A step of growing the single crystal semiconductor portion so as to fill at least the space occupied by the second insulating layer after forming the hole, using the impurity region exposed at the bottom of the hole as a seed crystal region; Have
Exposing the single crystal semiconductor substrate or the single crystal semiconductor layer to the bottom of the hole again,
A method of manufacturing a semiconductor device , comprising a step of removing the single crystal semiconductor portion buried in the hole by dry etching using the third insulating layer as a mask .
前記積層体に、前記単結晶半導体基板または前記単結晶半導体層が露出する孔を形成する工程と、
前記孔の底面に露出している前記単結晶半導体基板または前記単結晶半導体層を種結晶領域とすることにより、前記第１絶縁層の上にゲート電極となる単結晶半導体部を形成する工程と、
前記孔内に埋められた前記単結晶半導体部を除去することで、前記孔の底面に前記単結晶半導体基板または前記単結晶半導体層を再び露出させる工程と、
前記単結晶半導体部の前記孔の側面に露出している部分にゲート絶縁膜を形成する工程と、
前記孔にチャネル形成用半導体部を形成する工程と、
を有し、
前記積層体を形成する工程は、
前記単結晶半導体基板または前記単結晶半導体層に形成された不純物領域の上に、前記第１絶縁層、非晶質半導体層、第３絶縁層、をこの順に積層することにより前記積層体を形成する工程を有し、
前記孔を形成する工程は、
前記積層体に、前記第１絶縁層および前記非晶質半導体層および前記第３絶縁層を貫通し、前記不純物領域が露出する前記孔を形成する工程を有し、
前記単結晶半導体部を形成する工程は、
前記孔の底面に露出している前記不純物領域と、前記孔の側壁に露出している前記非晶質半導体層と、を繋ぐ非晶質半導体部を形成する工程と、
前記非晶質半導体層と前記非晶質半導体部を単結晶に結晶成長させることで前記単結晶半導体部を形成する工程を有し、
前記孔の底面に前記単結晶半導体基板または前記単結晶半導体層を再び露出させる工程は、
前記第３絶縁層をマスクとしたドライエッチングにより、前記孔に埋められている前記単結晶半導体部を除去する工程を有する、半導体装置の製造方法。 Forming a stacked body having at least a first insulating layer on a single crystal semiconductor substrate or a single crystal semiconductor layer;
Forming a hole exposing the single crystal semiconductor substrate or the single crystal semiconductor layer in the stacked body; and
Forming a single crystal semiconductor portion serving as a gate electrode on the first insulating layer by using the single crystal semiconductor substrate or the single crystal semiconductor layer exposed at the bottom of the hole as a seed crystal region; and ,
Removing the single crystal semiconductor portion buried in the hole, thereby exposing the single crystal semiconductor substrate or the single crystal semiconductor layer to the bottom surface of the hole;
Forming a gate insulating film on a portion of the single crystal semiconductor portion exposed on a side surface of the hole;
Forming a channel forming semiconductor portion in the hole;
I have a,
The step of forming the laminate includes
The stacked body is formed by stacking the first insulating layer, the amorphous semiconductor layer, and the third insulating layer in this order on the impurity region formed in the single crystal semiconductor substrate or the single crystal semiconductor layer. And having a process of
The step of forming the hole includes
Forming the hole through the first insulating layer, the amorphous semiconductor layer, and the third insulating layer and exposing the impurity region in the stacked body;
The step of forming the single crystal semiconductor portion includes:
Forming an amorphous semiconductor portion connecting the impurity region exposed on the bottom surface of the hole and the amorphous semiconductor layer exposed on the sidewall of the hole;
Forming the single crystal semiconductor part by growing the amorphous semiconductor layer and the amorphous semiconductor part into a single crystal;
Exposing the single crystal semiconductor substrate or the single crystal semiconductor layer to the bottom of the hole again,
A method of manufacturing a semiconductor device , comprising a step of removing the single crystal semiconductor portion buried in the hole by dry etching using the third insulating layer as a mask .
前記積層体に、前記単結晶半導体基板または前記単結晶半導体層が露出する孔を形成する工程と、
前記孔の底面に露出している前記単結晶半導体基板または前記単結晶半導体層を種結晶領域とすることにより、前記第１絶縁層の上にゲート電極となる単結晶半導体部を形成する工程と、
前記孔内に埋められた前記単結晶半導体部を除去することで、前記孔の底面に前記単結晶半導体基板または前記単結晶半導体層を再び露出させる工程と、
前記単結晶半導体部の前記孔の側面に露出している部分にゲート絶縁膜を形成する工程と、
前記孔にチャネル形成用半導体部を形成する工程と、
を有し、
前記積層体を形成する工程は、
前記単結晶半導体基板または前記単結晶半導体層に形成された不純物領域の上に、絶縁層に挟まれた非晶質半導体層を複数積層することにより前記積層体を形成する工程を有し、
前記孔を形成する工程は、
前記積層体に、すべての前記絶縁層および前記非晶質半導体層を貫通し、前記不純物領域が露出する前記孔を形成する工程を有し、
前記単結晶半導体部を形成する工程は、
前記孔の底面に露出している前記不純物領域と、前記孔の側壁に露出している複数の前記非晶質半導体層と、を繋ぐ非晶質半導体部を形成する工程と、
前記非晶質半導体層と前記非晶質半導体部を単結晶に結晶成長させることで前記単結晶半導体部を形成する工程と、を有し、
前記孔の底面に前記単結晶半導体基板または前記単結晶半導体層を再び露出させる工程は、
前記積層体の最上層である前記絶縁層をマスクとしたドライエッチングにより、前記孔に埋められている前記単結晶半導体部を除去する工程を有する、半導体装置の製造方法。 Forming a stacked body having at least a first insulating layer on a single crystal semiconductor substrate or a single crystal semiconductor layer;
Forming a hole exposing the single crystal semiconductor substrate or the single crystal semiconductor layer in the stacked body; and
Forming a single crystal semiconductor portion serving as a gate electrode on the first insulating layer by using the single crystal semiconductor substrate or the single crystal semiconductor layer exposed at the bottom of the hole as a seed crystal region; and ,
Removing the single crystal semiconductor portion buried in the hole, thereby exposing the single crystal semiconductor substrate or the single crystal semiconductor layer to the bottom surface of the hole;
Forming a gate insulating film on a portion of the single crystal semiconductor portion exposed on a side surface of the hole;
Forming a channel forming semiconductor portion in the hole;
I have a,
The step of forming the laminate includes
A step of forming the stacked body by stacking a plurality of amorphous semiconductor layers sandwiched between insulating layers over the impurity region formed in the single crystal semiconductor substrate or the single crystal semiconductor layer;
The step of forming the hole includes
Forming the hole through the laminated body through all the insulating layers and the amorphous semiconductor layer and exposing the impurity region;
The step of forming the single crystal semiconductor portion includes:
Forming an amorphous semiconductor portion that connects the impurity region exposed on the bottom surface of the hole and the plurality of amorphous semiconductor layers exposed on the sidewall of the hole;
Forming the single crystal semiconductor part by crystal-growing the amorphous semiconductor layer and the amorphous semiconductor part into a single crystal,
Exposing the single crystal semiconductor substrate or the single crystal semiconductor layer to the bottom of the hole again,
A method for manufacturing a semiconductor device, comprising: a step of removing the single crystal semiconductor portion buried in the hole by dry etching using the insulating layer that is the uppermost layer of the stacked body as a mask .
前記積層体に、前記単結晶半導体基板または前記単結晶半導体層が露出する孔を形成する工程と、
前記孔の底面に露出している前記単結晶半導体基板または前記単結晶半導体層を種結晶領域とすることにより、前記第１絶縁層の上にゲート電極となる単結晶半導体部を形成する工程と、
前記孔内に埋められた前記単結晶半導体部を除去することで、前記孔の底面に前記単結晶半導体基板または前記単結晶半導体層を再び露出させる工程と、
前記単結晶半導体部の前記孔の側面に露出している部分にゲート絶縁膜を形成する工程と、
前記孔にチャネル形成用半導体部を形成する工程と、
を有し、
前記孔を形成する工程は、形状、断面積の少なくとも一方が異なる複数の孔を前記積層体に形成する工程を有する、半導体装置の製造方法。 Forming a stacked body having at least a first insulating layer on a single crystal semiconductor substrate or a single crystal semiconductor layer;
Forming a hole exposing the single crystal semiconductor substrate or the single crystal semiconductor layer in the stacked body; and
Forming a single crystal semiconductor portion serving as a gate electrode on the first insulating layer by using the single crystal semiconductor substrate or the single crystal semiconductor layer exposed at the bottom of the hole as a seed crystal region; and ,
Removing the single crystal semiconductor portion buried in the hole, thereby exposing the single crystal semiconductor substrate or the single crystal semiconductor layer to the bottom surface of the hole;
Forming a gate insulating film on a portion of the single crystal semiconductor portion exposed on a side surface of the hole;
Forming a channel forming semiconductor portion in the hole;
I have a,
The step of forming the hole includes a step of forming a plurality of holes having different shapes and cross-sectional areas in the stacked body .
前記積層体に、前記単結晶半導体基板または前記単結晶半導体層が露出する孔を形成する工程と、
前記孔の底面に露出している前記単結晶半導体基板または前記単結晶半導体層を種結晶領域とすることにより、前記第１絶縁層の上にゲート電極となる単結晶半導体部を形成する工程と、
前記孔内に埋められた前記単結晶半導体部を除去することで、前記孔の底面に前記単結晶半導体基板または前記単結晶半導体層を再び露出させる工程と、
前記単結晶半導体部の前記孔の側面に露出している部分にゲート絶縁膜を形成する工程と、
前記孔にチャネル形成用半導体部を形成する工程と、
を有し、
前記ゲート絶縁膜として、酸化膜と窒化膜の積層膜（ＯＮＯ膜）を形成する、半導体装置の製造方法。 Forming a stacked body having at least a first insulating layer on a single crystal semiconductor substrate or a single crystal semiconductor layer;
Forming a hole exposing the single crystal semiconductor substrate or the single crystal semiconductor layer in the stacked body; and
Forming a single crystal semiconductor portion serving as a gate electrode on the first insulating layer by using the single crystal semiconductor substrate or the single crystal semiconductor layer exposed at the bottom of the hole as a seed crystal region; and ,
Removing the single crystal semiconductor portion buried in the hole, thereby exposing the single crystal semiconductor substrate or the single crystal semiconductor layer to the bottom surface of the hole;
Forming a gate insulating film on a portion of the single crystal semiconductor portion exposed on a side surface of the hole;
Forming a channel forming semiconductor portion in the hole;
I have a,
A method of manufacturing a semiconductor device , wherein a stacked film (ONO film) of an oxide film and a nitride film is formed as the gate insulating film .
前記ゲート絶縁膜の少なくとも一部は、前記単結晶半導体部の一部を用いて形成される半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 1 to 5 ,
A method for manufacturing a semiconductor device, wherein at least part of the gate insulating film is formed using part of the single crystal semiconductor portion.
前記チャネル形成用半導体部を形成する工程の後に、
前記チャネル形成用半導体部の前記不純物領域と接する端と反対側の端に接する上部電極を形成する工程と、
前記上部電極にドーパントを注入する工程と、
前記上部電極および前記不純物領域に含まれているドーパントを、前記チャネル形成用半導体部に拡散させることで、ソースおよびドレインを形成する工程と、
をさらに有する半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 1 to 4 ,
After the step of forming the channel forming semiconductor portion,
Forming an upper electrode in contact with an end opposite to the end in contact with the impurity region of the channel forming semiconductor portion;
Injecting a dopant into the upper electrode;
A step of forming a source and a drain by diffusing a dopant contained in the upper electrode and the impurity region into the channel forming semiconductor portion;
A method for manufacturing a semiconductor device further comprising:
前記半導体装置は縦型のＭＩＳＦＥＴである半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 1 to 7,
The method of manufacturing a semiconductor device, wherein the semiconductor device is a vertical MISFET.
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