KR20080062020A - Method for fabricating of semiconductor wafer - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 238000000034 method Methods 0.000 title claims abstract description 40
- 238000007517 polishing process Methods 0.000 claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 claims description 16
- 238000005498 polishing Methods 0.000 claims description 6
- 238000003672 processing method Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 abstract description 2
- 235000012431 wafers Nutrition 0.000 description 86
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 32
- 229910052710 silicon Inorganic materials 0.000 description 32
- 239000010703 silicon Substances 0.000 description 32
- 238000004140 cleaning Methods 0.000 description 3
- 230000035939 shock Effects 0.000 description 3
- 102100037186 Cytochrome b-245 chaperone 1 Human genes 0.000 description 2
- 241001505295 Eros Species 0.000 description 2
- ULGZDMOVFRHVEP-RWJQBGPGSA-N Erythromycin Chemical compound O([C@@H]1[C@@H](C)C(=O)O[C@@H]([C@@]([C@H](O)[C@@H](C)C(=O)[C@H](C)C[C@@](C)(O)[C@H](O[C@H]2[C@@H]([C@H](C[C@@H](C)O2)N(C)C)O)[C@H]1C)(C)O)CC)[C@H]1C[C@@](C)(OC)[C@@H](O)[C@H](C)O1 ULGZDMOVFRHVEP-RWJQBGPGSA-N 0.000 description 2
- 238000005336 cracking Methods 0.000 description 2
- 101150064521 cybC1 gene Proteins 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000002860 competitive effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B24—GRINDING; POLISHING
- B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
- B24B9/00—Machines or devices designed for grinding edges or bevels on work or for removing burrs; Accessories therefor
- B24B9/02—Machines or devices designed for grinding edges or bevels on work or for removing burrs; Accessories therefor characterised by a special design with respect to properties of materials specific to articles to be ground
- B24B9/06—Machines or devices designed for grinding edges or bevels on work or for removing burrs; Accessories therefor characterised by a special design with respect to properties of materials specific to articles to be ground of non-metallic inorganic material, e.g. stone, ceramics, porcelain
- B24B9/065—Machines or devices designed for grinding edges or bevels on work or for removing burrs; Accessories therefor characterised by a special design with respect to properties of materials specific to articles to be ground of non-metallic inorganic material, e.g. stone, ceramics, porcelain of thin, brittle parts, e.g. semiconductors, wafers
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- Manufacturing & Machinery (AREA)
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Abstract
Description
도 1은 본 발명의 실시예에 따른 반도체 웨이퍼의 가공시 사용되는 캡을 보여주는 도면.1 is a view showing a cap used in the processing of a semiconductor wafer according to an embodiment of the present invention.
도 2a 내지 2e는 본 발명의 실시예에 따른 반도체 웨이퍼의 가공방법을 설명하기 위한 공정별 단면도.2A to 2E are cross-sectional views of processes for describing a method of processing a semiconductor wafer according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
200 : 실리콘 웨이퍼 210 : 캡200: silicon wafer 210: cap
본 발명은 반도체 웨이퍼의 가공방법에 관한 것으로, 보다 상세하게는, 웨이퍼의 ERO(Edge Roll Off) 영역을 감소시켜 소자의 제조 단가를 절감할 수 있는 반도체 웨이퍼의 가공방법에 관한 것이다.The present invention relates to a method for processing a semiconductor wafer, and more particularly, to a method for processing a semiconductor wafer that can reduce the manufacturing cost of the device by reducing the edge roll off (ERO) area of the wafer.
주지된 바와 같이, 반도체 소자의 기판(Substrate)으로 사용되는 실리콘 웨이퍼(Wafer)는 일반적으로 쵸크랄스키 법(Czochralski Method)에 의해 제조되고 있다. 쵸크랄스키 법은 다결정의 실리콘을 단결정의 실리콘 웨이퍼로 만드는 방법으 로서, 일반적으로 모따기 공정과 연삭(Grinding & Lapping) 공정 및 연마(Polishing) 공정 등을 수행하여 웨이퍼를 경면(Mirror Phase)으로 제작한다. As is well known, a silicon wafer used as a substrate of a semiconductor device is generally manufactured by the Czochralski method. The Czochralski method is a method of making polycrystalline silicon into a single crystal silicon wafer. Generally, the wafer is manufactured in a mirror phase by performing a chamfering process, a grinding & lapping process, and a polishing process. do.
이하에서는, 종래기술에 따른 반도체 웨이퍼의 가공방법을 간략하게 설명하도록 한다.Hereinafter, the processing method of the semiconductor wafer according to the prior art will be briefly described.
먼저, 실리콘 웨이퍼가 물리적인 충격을 견딜 수 있도록 웨이퍼 가장자리를 라운드 형태로 모따기한 후, 그 가장자리를 둥글게 연마하는 그라인딩(Grinding) 공정을 수행한다. 상기 그라인딩 공정은 남은 웨이퍼 생산 공정 및 반도체 소자의 제조 공정시 웨이퍼의 깨짐 현상을 억제하는 역할을 한다. First, the wafer is chamfered in a round shape so that the silicon wafer can withstand physical shock, and then a grinding process is performed in which the edge is roundly polished. The grinding process serves to suppress cracking of the wafer during the remaining wafer production process and semiconductor device manufacturing process.
다음으로, 웨이퍼 표면의 손상(Damage)을 제거하고 웨이퍼의 두께와 평탄도를 균일하게 만들기 위한 랩핑(Lapping) 공정을 수행한다. 그리고 나서, 상기 웨이퍼의 표면 및 측면을 곱게 갈아주는 연마(Polishing) 공정을 수행하는데, 상기 연마 공정은 거친(Rough) 연마 공정과 고운(Soft) 연마 공정의 2단계로 수행한다. Next, a lapping process is performed to remove damage of the wafer surface and to make the thickness and flatness of the wafer uniform. Then, a polishing process for finely grinding the surface and the side of the wafer is performed, which is performed in two steps, a rough polishing process and a soft polishing process.
여기서, 상기 고운 연마 공정은 랩핑 공정보다 미세한 연마재를 갖는 슬러리를 사용하며, CMP(Chemical Mechanical Polishing) 장비를 이용하여 수행는데, 상기 연마 공정을 통해 웨이퍼의 표면이 평탄화된다. Here, the fine polishing process uses a slurry having finer abrasive than the lapping process, and is performed by using a chemical mechanical polishing (CMP) equipment, and the surface of the wafer is planarized through the polishing process.
이후, 상기 웨이퍼에 세정(Cleaning) 공정 및 검사(Inspection) 공정을 차례로 수행한 다음, 웨이퍼들을 카세트에 담아 진공 포장(Packing)한다. Thereafter, a cleaning process and an inspection process are sequentially performed on the wafer, and then the wafers are vacuum packed in a cassette.
그러나, 종래의 경우에는 상기 연마 공정시 웨이퍼 가장자리 부분에서의 연마량이 상기 가장자리 부분을 제외한 나머지 부분에서의 연마량보다 많은 회전 기법이 적용되기 때문에, 상기 웨이퍼 가장자리 부분에서 롤 오프(Roll Off) 현상이 유발된다.However, in the conventional case, since a rotating technique is applied in which the polishing amount at the wafer edge portion is larger than the polishing amount at the remaining portions except the edge portion, the roll off phenomenon occurs at the wafer edge portion. Triggered.
상기 롤 오프 현상이 유발되는 부분을 ERO(Egde Roll Off) 영역이라 하는데, 상기 ERO 영역은 웨이퍼 가장자리 부분의 평탄도를 악화시키는 원인이 되며, 또한, 반도체 웨이퍼에서 ERO 영역을 제외한 나머지 부분 상에서만 반도체 소자의 제작이 가능하므로 상기 ERO 영역을 인해 소자를 제작할 수 있는 부분이 제한되어 소자의 제조 단가가 상승된다. The roll off phenomenon is called an ERO (Egde Roll Off) region, which causes the flatness of the wafer edge portion to deteriorate, and also the semiconductor only on the remaining portion of the semiconductor wafer except for the ERO region. Since the device can be manufactured, the part where the device can be manufactured due to the ERO region is limited, thereby increasing the manufacturing cost of the device.
특히, 200mm급 웨이퍼의 경우 상기 EROS 영역이 3.0∼10.0mm인데 반해, 300mm급 웨이퍼의 경우에는 상기 EROS 영역이 더욱 넓게 형성되므로, 상기 웨이퍼의 크기가 200mm급에서 300mm급으로 변경되는 시점에서 상기 웨이퍼 가장자리 부분에서의 평탄도 개선에 대한 요구가 커지고 있다.In particular, in the case of a 200 mm wafer, the EROS area is 3.0 to 10.0 mm, whereas in the case of a 300 mm wafer, the EROS area is formed to be wider. There is a growing demand for improved flatness at the edges.
따라서, 본 발명은 반도체 소자의 제작을 위한 실리콘 웨이퍼의 가공시 상기 웨이퍼의 ERO(Edge Roll Off) 영역을 감소시켜 소자의 제조 단가를 절감할 수 있는 반도체 웨이퍼의 가공방법을 제공한다.Accordingly, the present invention provides a method for processing a semiconductor wafer that can reduce the manufacturing cost of the device by reducing the edge roll off (ERO) area of the wafer during processing of the silicon wafer for manufacturing the semiconductor device.
일 실시예에 있어서, 반도체 웨이퍼의 가공방법은, 소자 제작 가능 지역을 증대시키기 위하여 웨이퍼 가장자리의 평탄도를 개선시키는 반도체 웨이퍼의 가공방법에 있어서, 반도체 웨이퍼의 측면을 라운드지도록 만드는 단계; 상기 측면이 라운드진 반도체 웨이퍼의 상부면을 그라인딩하는 단계; 상기 상부면이 그라인딩된 반도체 웨이퍼의 가장자리 부분에 연마 공정시 웨이퍼에 가해지는 압력을 완화되도 록 캡(Cap)을 장착하는 단계; 상기 가장자리 부분에 캡이 장착된 반도체 웨이퍼의 상부면을 연마하는 단계; 및 상기 상부면이 연마된 반도체 웨이퍼로부터 캡을 제거하는 단계;를 포함한다.In one embodiment, a method of processing a semiconductor wafer, the method of processing a semiconductor wafer to improve the flatness of the wafer edge in order to increase the device fabrication area, the method comprising: rounding the side of the semiconductor wafer; Grinding the top surface of the semiconductor wafer having rounded side surfaces; Mounting a cap on an edge portion of the semiconductor wafer to which the upper surface is ground to relieve pressure applied to the wafer during the polishing process; Polishing an upper surface of the semiconductor wafer with a cap mounted on the edge portion; And removing the cap from the semiconductor wafer whose upper surface is polished.
여기서, 상기 캡은 고무 재질의 캡을 사용한다.Here, the cap uses a rubber cap.
상기 캡은 둥근 고리(Ring) 모양이다.The cap is shaped like a round ring.
(실시예)(Example)
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명은, 실리콘 웨이퍼가 물리적인 충격을 견딜 수 있도록 웨이퍼 가장자리 부분이 라운드 형태로 모따기된 웨이퍼의 상부면을 그라인딩한 다음, 상기 웨이퍼의 가장자리 부분에 고무 재질의 캡(Cap)을 장착한 상태에서 연마 공정을 수행하고, 그리고 나서 웨이퍼로부터 상기 캡을 제거하여 반도체 소자 제작용 웨이퍼의 가공을 완성한다.The present invention, while grinding the upper surface of the wafer chamfered in a round shape of the wafer edge portion so that the silicon wafer can withstand physical shock, and then a rubber cap is attached to the edge portion of the wafer The polishing process is performed, and then the cap is removed from the wafer to complete the processing of the wafer for semiconductor device fabrication.
이때, 상기 캡은 둥근 고리 모양인 것을 사용하며, 상기 캡이 실리콘 웨이퍼의 가장자리 부분에 장착되면 연마 공정시 상기 웨이퍼의 가장자리 부분에 가해지는 압력을 완화시킬 수 있다.In this case, the cap has a round annular shape, and when the cap is mounted on the edge portion of the silicon wafer, pressure applied to the edge portion of the wafer during the polishing process may be alleviated.
도 1은 본 발명의 실시예에 따른 반도체 웨이퍼의 가공시 사용되는 캡을 보여주는 도면이다.1 is a view showing a cap used in the processing of a semiconductor wafer according to an embodiment of the present invention.
이렇게 하면, 상기 웨이퍼의 가장자리 부분에 장착된 캡이 연마 공정시 웨이퍼에 가해지는 압력을 완화시키는 역할을 하므로, 상기 웨이퍼 가장자리 부분에서 롤 오프(Roll Off) 현상이 유발되는 ERO(Edge Roll Off) 영역을 감소시킬 수 있다.In this case, since the cap mounted on the edge portion of the wafer serves to relieve pressure applied to the wafer during the polishing process, an edge roll off (ERO) region in which a roll off phenomenon is caused in the wafer edge portion is caused. Can be reduced.
따라서, 본 발명은 상기 ERO 영역의 감소를 통해 반도체 소자의 제작이 가능한 영역, 즉, 상기 ERO 영역을 제외한 나머지 웨이퍼 부분이 확대되므로 반도체 소자의 제조 단가를 절감할 수 있다.Therefore, the present invention can reduce the manufacturing cost of the semiconductor device because the area in which the semiconductor device can be manufactured through the reduction of the ERO region, that is, the remaining portion of the wafer except the ERO region is enlarged.
도 2a 내지 2e는 본 발명의 실시예에 따른 반도체 웨이퍼의 가공방법을 설명하기 위한 공정별 단면도이다.2A through 2E are cross-sectional views of processes for describing a method of processing a semiconductor wafer according to an embodiment of the present invention.
도 2a를 참조하면, 반도체 소자의 제조를 위한 실리콘 웨이퍼(200)의 측면이 라운드지도록 모따기 공정을 수행한다. 상기 모따기 공정은 실리콘 웨이퍼(200)가 물리적인 충격을 견딜 수 있도록 수행하는 것이며, 모따기 공정을 통해 실리콘 웨이퍼(200)의 조각이 떨어져 나가거나, 깨지는 현상을 방지한다.Referring to FIG. 2A, a chamfering process is performed such that the side surface of the
도 2b를 참조하면, 모따기 공정이 수행된 실리콘 웨이퍼(200)에 대해 연삭 공정을 수행한다. 여기서, 상기 연삭 공정은 상기 모따기된 실리콘 웨이퍼(200)의 가장자리를 둥글게 연마하는 그라인딩(Grinding) 공정과 상기 실리콘 웨이퍼(200) 표면의 손상을 제거하고 실리콘 웨이퍼(200)의 두께와 평탄도를 균일하게 만들기 위한 랩핑(Lapping) 공정을 포함한다. Referring to FIG. 2B, a grinding process is performed on the
이때, 상기 그라인딩 공정은 후속으로 수행될 실리콘 웨이퍼(200) 가공 공정 및 반도체 소자의 제조 공정시 실리콘 웨이퍼(200)의 깨짐 현상을 억제하기 위해 수행하는 것이다.In this case, the grinding process is performed to suppress the cracking phenomenon of the
도 2c를 참조하면, 상기 연삭 공정이 수행된 실리콘 웨이퍼(200)의 가장자리 부분에 캡(210)을 장착한다. 상기 캡(210)은 후속으로 수행될 연마(Polishing) 공 정시 실리콘 웨이퍼(200)에 가해지는 압력을 완화시키는 역할을 하며, 상기 캡(210)을 증착함으로써 특히 실리콘 웨이퍼(200)의 가장자리 부분에 가중되는 압력을 완화할 수 있다.Referring to FIG. 2C, the
이때, 상기 캡(210)은 고무(Rubber) 재질의 둥근 고리 타입(Ring Type)인 것을 사용하는데, 이는 탄성이 우수한 고무 재질의 캡(210)을 사용함으로써 상기 캡(210)이 들뜨는 현상 없이 실리콘 웨이퍼(200)에 캡(210)을 용이하게 장착할 수 있고 실리콘 웨이퍼(200)로부터 캡(210)을 용이하게 제거할 수 있기 때문이다.In this case, the
도 2d를 참조하면, 상기 가장자리 부분에 캡(210)이 장착된 실리콘 웨이퍼(200)에 대해 상기 캡(210)이 장착된 상태에서 연마 공정을 수행한다. 상기 연마 공정은 실리콘 웨이퍼(200)의 표면 및 측면을 곱게 갈아주기 위해 수행하는 것이며, 거친(Rough) 연마 공정과 고운(Soft) 연마 공정의 2단계로 수행한다. Referring to FIG. 2D, a polishing process is performed with the
그리고, 상기 고운 연마 공정은 랩핑 공정보다 미세한 연마재를 갖는 슬러리를 사용하며, CMP(Chemical Mechanical Polishing) 장비를 이용하여 수행하는데, 상기 연마 공정을 통해 실리콘 웨이퍼(200)의 표면이 평탄화된다. In addition, the fine polishing process uses a slurry having finer abrasive than the lapping process, and is performed by using a chemical mechanical polishing (CMP) device, and the surface of the
여기서, 본 발명은 상기 연마 공정을 실리콘 웨이퍼(200)의 가장자리 부분에 고무 재질의 캡(210)이 장착된 상태에서 수행함으로써, 상기 연마 공정시 실리콘 웨이퍼(200)에 가해지는 압력을 완화시킬 수 있으며, 이를 통해, 실리콘 웨이퍼(200)의 가장자리 부분에서 롤 오프 현상이 유발되는 ERO 영역을 감소시킬 수 있다.Here, the present invention is performed by the
도 2e를 참조하면, 상기 연마 공정이 수행된 실리콘 웨이퍼(200)로부터 캡을 제거한 후, 상기 캡이 제거된 실리콘 웨이퍼(200)에 세정 공정을 수행하여 본 발명의 실시예에 따른 실리콘 웨이퍼(200)의 가공을 완성한다. Referring to FIG. 2E, after the cap is removed from the
이후, 도시하지는 않았지만 상기 세정 공정이 수행된 실리콘 웨이퍼에 후속 검사 공정 등을 차례로 수행한 다음, 웨이퍼들을 카세트에 담아 진공 포장한다. Subsequently, although not shown, a subsequent inspection process or the like is sequentially performed on the silicon wafer on which the cleaning process is performed, and the wafers are vacuum packed in a cassette.
여기서, 본 발명은 상기 실리콘 웨이퍼의 평탄도를 저해시키는 ERO 영역이 확대되는 연마 공정을 웨이퍼 가장자리 부분에 캡을 장착한 상태에서 수행함으로써, 상기 연마 공정시 웨이퍼 가장자리 부분에 가해지는 압력을 완화시킬 수 있으며, 이를 통해, 상기 ERO 영역이 확대되는 것을 억제할 수 있다.Herein, the present invention can reduce the pressure applied to the wafer edge portion during the polishing process by performing a polishing process in which the ERO region that inhibits the flatness of the silicon wafer is enlarged with the cap attached to the wafer edge portion. In this way, it is possible to suppress the expansion of the ERO region.
따라서, 본 발명은 상기 ERO 영역을 감소시킴으로써 웨이퍼 면적 중 반도체 소자의 제작이 가능한 부분의 면적을 증가시킬 수 있으므로 반도체 소자의 제조 단가를 절감할 수 있다.Accordingly, the present invention can increase the area of the wafer area where the semiconductor device can be manufactured by reducing the ERO area, thereby reducing the manufacturing cost of the semiconductor device.
특히, 200mm급 웨이퍼에서의 ERO 영역을 10mm 정도로 볼 경우, 300mm급 웨이퍼에서의 소자가 형성될 수 있는 부분은 상기 200mm급 웨이퍼 대비 50% 정도 확대되는 효과를 기대할 수 있으며, 이는 반도체 소자의 경쟁력인 제조 단가의 절감에 크게 기여할 수 있다. In particular, when the ERO area of the 200mm wafer is about 10mm, the part where the device can be formed in the 300mm wafer can be expected to be expanded by 50% compared to the 200mm wafer, which is a competitive advantage of the semiconductor device. It can greatly contribute to the reduction of manufacturing cost.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
이상에서와 같이, 본 발명은 반도체 소자의 제작을 위한 실리콘 웨이퍼의 가공시, 상기 실리콘 웨이퍼의 ERO(Edge Roll Off) 영역을 감소시켜 소자의 제조 단가를 절감할 수 있다.As described above, the present invention can reduce the manufacturing cost of the device by reducing the ERO (Edge Roll Off) area of the silicon wafer during the processing of the silicon wafer for manufacturing the semiconductor device.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060137267A KR20080062020A (en) | 2006-12-28 | 2006-12-28 | Method for fabricating of semiconductor wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060137267A KR20080062020A (en) | 2006-12-28 | 2006-12-28 | Method for fabricating of semiconductor wafer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080062020A true KR20080062020A (en) | 2008-07-03 |
Family
ID=39814206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060137267A KR20080062020A (en) | 2006-12-28 | 2006-12-28 | Method for fabricating of semiconductor wafer |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20080062020A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10600634B2 (en) | 2015-12-21 | 2020-03-24 | Globalwafers Co., Ltd. | Semiconductor substrate polishing methods with dynamic control |
| US11081359B2 (en) | 2018-09-10 | 2021-08-03 | Globalwafers Co., Ltd. | Methods for polishing semiconductor substrates that adjust for pad-to-pad variance |
-
2006
- 2006-12-28 KR KR1020060137267A patent/KR20080062020A/en not_active Application Discontinuation
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Legal Events
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| WITN | Withdrawal due to no request for examination |