KR20080061199A - Method of manufacturing a mask pattern in semiconductor device - Google Patents

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Abstract

A method for fabricating a mask layer pattern of a semiconductor device is provided to form a contact hole of a uniform high voltage transistor by performing an exposure process having the same resolution as that of a fine pattern even in a process for patterning a less fine pattern. A semiconductor substrate(100) having a first junction region and a second junction region less dense than the first junction region is prepared. First and second hard masks(112,114) are formed on the semiconductor substrate. A first opening is formed in the first and second junction regions, and the second hard mask is patterned so that a dummy opening is formed between the second junction regions to reduce a density difference between the first and second junction regions. While the second hard mask is additionally patterned, a second opening is formed in the first hard mask by the first opening wherein the second opening is wider than the first opening. The process for patterning the second hard mask can include the following steps. First photoresist is formed on the second hard mask. A plurality of dense first opening patterns are formed on the first photoresist. The second hard mask is patterned by using the first photoresist pattern.

Description

반도체 소자의 마스크막 패턴 제조 방법{Method of manufacturing a mask pattern in semiconductor device}Method of manufacturing a mask film pattern of a semiconductor device

도 1a 내지 도 1c는 본 발명의 반도체 소자의 마스크막 패턴 제조 방법을 설명하기 위한 단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a mask film pattern of a semiconductor device of the present invention.

도 2는 본 발명에 따른 제1 포토레지스트막 패턴을 나타낸 평면도이다.2 is a plan view showing a first photoresist film pattern according to the present invention.

도 3은 본 발명에 따른 제2 포토레지스트막 패턴을 나타낸 평면도이다.3 is a plan view illustrating a second photoresist film pattern according to the present invention.

도 4는 본 발명에 따른 패턴의 일 실시예를 나타낸 평면도이다.4 is a plan view showing an embodiment of a pattern according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 게이트 패턴100 semiconductor substrate 102 gate pattern

104 : 정션 106 : 버퍼막104: junction 106: buffer film

108 : 제1 절연막 110 : 제2 절여막108: first insulating film 110: second cutoff film

112 : 제1 하드마스크막 114 : 제2 하드마스크막112: first hard mask film 114: second hard mask film

116 : 제1 포토레지스트막 패턴 118 : 제2 포토레지스트막 패턴116: first photoresist film pattern 118: second photoresist film pattern

202, 302 : 드레인 콘택홀 영역202 and 302: drain contact hole area

204, 304 : 고전압 트랜지스터 콘택홀 영역204 and 304: high voltage transistor contact hole region

본 발명은 반도체 소자의 마스크막 패턴 제조 방법에 관한 것으로, 특히 콘택홀 형성시 사용되는 반도체 소자의 마스크막 패턴 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a mask film pattern of a semiconductor device, and more particularly, to a method of manufacturing a mask film pattern of a semiconductor device used in forming a contact hole.

반도체 소자 중에서 비휘발성 소자는 크게 셀 영역 및 주변 영역으로 구분될 수 있다. 셀 영역은 다수의 메모리 셀(cell)들과 셀렉트 트랜지스터(select transistor)들을 포함한다. 다수의 메모리 셀 들, 예를 들면 16개 또는 32개의 셀들은 하나의 스트링을 이룬다. 이러한 스트링의 양 끝단에는 셀렉트 트랜지스터가 형성되어 있는데, 구별을 용이하게 하기 위하여 소오스 셀렉트 트랜지스터(source select transistor; 이하 SST) 및 드레인 셀렉트 트랜지스터(drian select transistor; 이하 DST)라고 명명하기도 한다. 한편, 2개의 드레인 셀렉트 트랜지스터(DST)가 서로 공유하는 접합영역(예를 들어, 드레인) 상에는 콘택 플러그(drain contact plug; 이하 DCT)가 형성되어 상부의 금속배선(예를 들어, 비트라인)과 연결된다. Among the semiconductor devices, nonvolatile devices may be largely divided into a cell region and a peripheral region. The cell region includes a plurality of memory cells and select transistors. Multiple memory cells, for example 16 or 32 cells, form one string. Select transistors are formed at both ends of the string, and may be referred to as a source select transistor (SST) and a drain select transistor (DST) for easy identification. Meanwhile, a drain contact plug (DCT) is formed on a junction region (eg, a drain) shared by the two drain select transistors DST so that the upper metal wiring (eg, a bit line) and an upper portion thereof are formed. Connected.

또한, 반도체 소자는 주변회로 영역에 형성되는 고전압 트랜지스터(high voltage NMOS transistor; 이하 HVN)를 포함한다. 고전압 트랜지스터(HVN)는 프로그램(program), 리드(read) 및 소거(erase) 동작시 높은 전압을 메모리 셀로 전달하는 역할을 한다. 고전압 트랜지스터(HVN) 역시 고전압 트랜지스터의 소오스 또는 드레인 상에도 콘택 플러그(HVN CT)가 형성된다.In addition, the semiconductor device includes a high voltage transistor (hVN) formed in a peripheral circuit region. The high voltage transistor HVN delivers a high voltage to the memory cell during program, read, and erase operations. The high voltage transistor HVN also has a contact plug HVN CT formed on the source or drain of the high voltage transistor.

낸드 플래시 메모리 소자에서 드레인 콘택 플러그(DCT)는 스트링 개수와 동일하게 형성하기 때문에 셀 영역에서는 콘택홀을 위한 하드마스크막을 조밀하게 패터닝(patterning) 한다. 한편, 주변회로 영역에서는 메모리 셀보다 덜 조밀하게 고전압 트랜지스터가 형성되므로, 하드마스크막을 덜 조밀하게 패터닝 한다. 패터닝된 하드마스크막에 따라 드레인 콘택홀(contact hole) 및 고전압 트랜지스터 콘택홀을 형성한다. In the NAND flash memory device, since the drain contact plugs DCT are formed to have the same number of strings, the hard mask layer for the contact holes is densely patterned in the cell region. On the other hand, in the peripheral circuit region, since the high voltage transistor is formed less densely than the memory cell, the hard mask layer is less densely patterned. A drain contact hole and a high voltage transistor contact hole are formed according to the patterned hard mask film.

반도체 장치의 고집적화, 고밀도화 추세에 따라 좀더 미세한 패턴을 형성하기 위한 포토리소그라피 기술이 연구, 개발되고 있다. 더욱이 초고집적 소자를 제거하기 위해서는 고해상도와 초점 심도(DOF : Depth Of Focus)가 필요하기 때문에 어퍼쳐(aperture)를 사용한 사입사 조명(off-axis) 방법과 같은 변형 조명 방법의 활용이 활발하게 이루어지고 있다.Photolithography technology for forming finer patterns has been researched and developed according to the trend of higher integration and higher density of semiconductor devices. In addition, high resolution and depth of focus (DOF) are required to remove ultra-high density devices, and thus, deformed illumination methods such as an off-axis method using apertures are actively utilized. ought.

일반적으로 사용되고 있는 사입사 조명계에 이용되고 있는 어퍼쳐로는 애뉼러(annular), 쿼드러플(quardruple), 다이폴(dipole)이 주를 이루고 있다. 이는 어퍼쳐의 투광영역 개수에 따라 구분된다. 특히, 단위 셀이 무수히 반복되는 DRAM 또는 플래시 메모리와 같은 반도체 메모리 소자의 경우 셀이 일정 방향성을 가지기 때문에 투광영역이 두 개인 다이폴 어퍼쳐를 채택하면 공정 마진을 높일 수 있다.The apertures used in the commonly used incident lighting system are mainly annular, quadruple, and dipole. This is classified according to the number of light transmitting areas of the aperture. In particular, in the case of a semiconductor memory device such as a DRAM or a flash memory, in which a unit cell is repeated innumerably, the cell has a constant direction, and thus, a process margin can be increased by adopting a dipole aperture having two light-transmitting regions.

다이폴 어퍼쳐는 미세 패터닝에는 용이하지만, 고전압 트랜지스터의 콘택 플러그(HVN CT)와 같이 드문드문 형성되는 패터닝의 경우에는 분해능이 취약해 져서 패터닝이 원하는 대로 이루어지지 않을 수 있다. Dipole apertures are easy for fine patterning, but sparse patterning, such as contact plugs (HVN CTs) in high voltage transistors, may result in poor resolution and patterning may not be as desired.

따라서, 본 발명은 하드마스크막을 패터닝하기 위하여 두 개의 포토레지스트막 패터을 사용하는데, 첫번째 포토레지스트막 패턴은 다이폴 조명계 하에서 높은 분해능을 얻도록 하고, 두번째 포토레지스트막 패턴은 패터닝 하고자 하는 영역보다 넓은 영역이 오픈된 패턴을 형성하여 하드마스크막을 패터닝 함으로써 균일한 고전압 트랜지스터 콘택홀을 형성할 수 있도록 하는 데 있다. Therefore, the present invention uses two photoresist film patterns to pattern the hard mask film, the first photoresist film pattern to obtain a high resolution under a dipole illumination system, the second photoresist film pattern is wider than the region to be patterned The open pattern is formed to pattern a hard mask film so that a uniform high voltage transistor contact hole can be formed.

본 발명은 반도체 소자의 마스크막 패턴 제조 방법에 관한 것으로, 제1 접합영역과 상기 제1 접합영역보다 덜 조밀한 제2 접합영역을 포함하는 반도체 기판이 제공된다. 반도체 기판상에 제1 및 제2 하드 마스크를 형성한다. 제1 및 제2 접합영역에 제1 개구부를 형성하고 제1 접합영역과의 밀도차가 감소되도록 제2 접합영역 사이에 더미 개구부를 형성하기 위하여 제2 하드 마스크를 패터닝한다. 제1 개구부보다 더 넓은 제2 개구부를 형성하기 위하여 제2 하드 마스크를 추가로 패터닝 하면서 제1 하드 마스크에는 제1 개구부에 의해 제2 개구부가 형성되는 단계를 포함하는 반도체 소자의 마스크막 패턴 제조 방법을 포함한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a mask film pattern of a semiconductor device, wherein a semiconductor substrate comprising a first junction region and a second junction region less dense than the first junction region is provided. First and second hard masks are formed on the semiconductor substrate. A second hard mask is patterned to form first openings in the first and second bonding regions and to form dummy openings between the second bonding regions so that the density difference with the first bonding regions is reduced. A second opening is formed by the first opening in the first hard mask while further patterning the second hard mask to form a second opening wider than the first opening. It includes.

제2 하드 마스크의 패터닝은, 제2 하드 마스크 상부에 제1 포토레지스트를 형성한다. 제1 포토레지스트에 다수의 조밀한 제1 개구부 패턴을 형성한다. 제1 포토레지스트 패턴을 이용하여 제2 하드 마스크를 패터닝하는 단계를 포함한다.The patterning of the second hard mask forms a first photoresist on the second hard mask. A plurality of dense first opening patterns are formed in the first photoresist. Patterning the second hard mask using the first photoresist pattern.

제2 하드 마스크의 추가 패터닝은, 제1 포토레지스트 패턴을 제거한다. 제2 하드 마스크 상부에 제2 포토레지스트를 형성한다. 제2 포토레지스트에 제2 개구부 패턴을 형성한다. 제2 포토레지스트 패턴을 이용하여 제2 하드 마스크를 패터닝하는 단계를 포함한다.Further patterning of the second hard mask removes the first photoresist pattern. A second photoresist is formed on the second hard mask. A second opening pattern is formed in the second photoresist. Patterning the second hard mask using the second photoresist pattern.

제1 접합영역은 드레인 콘택홀이 형성되는 영역이고, 제2 접합영역은 고전압 트랜지스터 콘택홀이 형성되는 영역이다.The first junction region is a region where a drain contact hole is formed, and the second junction region is a region where a high voltage transistor contact hole is formed.

제1 개구부 패턴은 드레인 콘택홀과 동일한 크기의 패턴이고, 제2 개구부 패턴은 고전압 트랜지스터 콘택홀과 동일한 크기의 패턴이다.The first opening pattern is a pattern having the same size as the drain contact hole, and the second opening pattern is a pattern having the same size as the high voltage transistor contact hole.

제1 포토래지스트의 패터닝은 다이폴(dipole) 어퍼쳐를 사용하는 노광공정으로 실시하고, 제2 포토레지스트의 패터닝은 콘벤셔날 조명계로 실시한다.The patterning of the first photoresist is performed by an exposure process using a dipole aperture, and the patterning of the second photoresist is performed by a conventional illumination system.

제2 개구부의 제2 접합영역 패턴은 제1 개부부보다 넓고 이웃하는 콘택홀을 침범하지 않는 범위에서 형성한다.The second junction region pattern of the second opening is wider than the first opening and is formed in a range that does not invade neighboring contact holes.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 1a 내지 도 1c는 본 발명의 반도체 소자의 마스크막 패턴 제조 방법을 설명하기 위한 단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a mask film pattern of a semiconductor device of the present invention.

도 1a를 참조하면, 하부구조(111)가 형성된 반도체 기판(100)을 제공한다. 하부구조(111)는 제조 방법에 따라 다르게 형성할 수 있다. 하부구조(111)에는 소자 분리막(미도시) 및 정션(104)이 포함되며, 플래시 메모리 셀의 워드라인이나 셀렉트 트랜지스터의 게이트와 같은 게이트 패턴들(102)이 포함된다. 좀 더 구체적으로, 셀 영역에는 다수의 메모리 셀들(Cell) 및 셀렉트 트랜지스터(select transistor; 이하 ST)들이 형성되고, 주변 영역에는 고전압 트랜지스터(high voltage NMOS transistor; 이하 HVN)가 형성된다. 다수의 게이트 패턴들(102)의 표면을 따라 형성된 버퍼막(106)이 하부구조(111)에 더 포함될 수 있다. 버퍼막(106)의 상부가 덮이도록 평탄하게 형성된 제1 절연막(108)도 하부구조(111)에 포함된다. 하부구조(111) 상부에 제2 절연막(110)을 형성한다. Referring to FIG. 1A, a semiconductor substrate 100 having a lower structure 111 is provided. The lower structure 111 may be formed differently according to the manufacturing method. The lower structure 111 includes an isolation layer (not shown) and a junction 104, and includes gate patterns 102 such as a word line of a flash memory cell or a gate of a select transistor. More specifically, a plurality of memory cells (Cell) and a select transistor (hereinafter referred to as ST) are formed in a cell region, and a high voltage NMOS transistor (hereinafter referred to as HVN) is formed in a peripheral region. A buffer layer 106 formed along the surfaces of the plurality of gate patterns 102 may be further included in the underlying structure 111. Also included in the lower structure 111 is a first insulating film 108 formed to cover the upper portion of the buffer film 106. The second insulating layer 110 is formed on the lower structure 111.

제2 절연막(110) 상부에 제1 하드마스크막(112) 및 제2 하드마스크막(114)을 형성한다. 제2 하드마스크막(114)을 패터닝 하기 위하여 제2 하드마스크막(114) 상부에 제1 포토레지스트막 패턴(116)을 형성한다. 제1 포토레지스트막 패턴(116)은 셀렉트 트랜지스터(ST)의 게이트 사이에 콘택홀 및 고전압 트랜지스터의 콘택홀(HVN contact hole; 이하 HVN CT)이 형성되는 영역이 오픈(open)된 패턴을 갖는다. 콘택홀 중에서 드레인 콘택홀(drain contact hole; 이하 DCT)은 다수의 스트링 각각에 형성되어야 하기 때문에 드레인 콘택홀(DCT)이 형성되는 영역에는 제1 포토레지스트막 패턴(116)이 조밀하게 형성된다. 한편, 고전압 트랜지스터 콘택홀(HVN CT)은 드레인 콘택홀(DCT)에 비해 넓은 영역에 상대적으로 적은 수가 형성되므로 드레인 콘택홀(DCT)이 형성되는 영역에서는 드레인 콘택홀(DCT)이덜 조밀하게 형성된다. The first hard mask layer 112 and the second hard mask layer 114 are formed on the second insulating layer 110. In order to pattern the second hard mask layer 114, a first photoresist layer pattern 116 is formed on the second hard mask layer 114. The first photoresist layer pattern 116 has a pattern in which a region in which a contact hole and an HVN contact hole (hereinafter referred to as HVN CT) of a high voltage transistor is formed between the gates of the select transistor ST is opened. Since the drain contact hole DCT should be formed in each of the strings among the contact holes, the first photoresist layer pattern 116 is densely formed in the region where the drain contact hole DCT is formed. On the other hand, since the high voltage transistor contact hole HVN CT is formed in a relatively large area in comparison with the drain contact hole DCT, the drain contact hole DCT is less densely formed in the region where the drain contact hole DCT is formed. .

제1 포토레지스트막 패턴(116)을 형성하기 위해서는 노광 공정을 실시한다. 노광 공정은 사입사 조명계에 이용되고 있는 애뉼러(annular), 쿼드러플(quardruple), 다이폴(dipole)과 같은 어퍼쳐를 사용할 수 있다. 바람직하게, 콘택홀 패터닝과 같은 미세 패턴을 형성하는 공정에 있어서는 일반적으로 높은 해상력을 갖는 다이폴(dipole) 조명계를 적용한다. 다이폴 조명계란 차광영역에 두 개의 투광영역을 갖는 어퍼쳐를 적용한 조명계를 의미한다. An exposure process is performed to form the first photoresist film pattern 116. The exposure process may use apertures such as annular, quadruple, and dipole that are used in an incident light system. Preferably, in the process of forming a fine pattern such as contact hole patterning, a dipole illumination system having a high resolution is generally applied. The dipole illumination system refers to an illumination system in which an aperture having two light transmission areas is applied to a light shielding area.

다이폴 조명계는 간격이 조밀한 미세 패턴 형성 공정에는 용이하지만 간격이 조밀하지 않은 패턴을 형성할 시는 분해능이 낮아져서 원하는 패턴을 형성하기가 어렵다. 즉, 포토레지스트막 패턴의 중심 부분과 에지 부분 간에 선폭 차이가 발생할 수 있다. 이에 따라, 본 발명에서는 새로운 패턴을 적용한 두 개의 포토레지스트막 패턴을 사용하도록 한다. 제1 포토레지스트막 패턴(116)은 그 중 하나로, 도 2를 참조하여 구체적으로 설명하도록 한다. The dipole illumination system is easy for a fine pattern formation process with a tight spacing, but when forming a pattern with a small spacing, the resolution is low so that it is difficult to form a desired pattern. That is, a line width difference may occur between the center portion and the edge portion of the photoresist film pattern. Accordingly, in the present invention, two photoresist film patterns to which the new pattern is applied are used. The first photoresist film pattern 116 is one of them, which will be described in detail with reference to FIG. 2.

도 2는 본 발명에 따른 제1 포토레지스트막 패턴을 나타낸 평면도이다. 드레인 콘택홀(DCT)은 스트링 개수만큼 서로 격리되어 오픈된다. 고전압 트랜지스터 콘택홀(HVN CT) 역시 드레인 콘택홀(DCT)의 개수와 동일한 개수로 형성된다. 도면상에서 실질적으로 고전압 트랜지스터 콘택홀(HVN CT)이 형성되는 영역(REAL)은 두 영역(도면상 일부만 도시하였음) 뿐이고, 그 이외의 오픈 영역(DP)들은 더미패턴(dummy pattern; DP)으로 작용한다. 2 is a plan view showing a first photoresist film pattern according to the present invention. The drain contact holes DCT are opened insulated from each other by the number of strings. The high voltage transistor contact holes HVN CT are also formed to have the same number as the number of drain contact holes DCT. In the drawing, the region REAL where the high voltage transistor contact hole HVN CT is substantially formed is only two regions (only a portion of the figure is shown), and the other open regions DP serve as a dummy pattern DP. do.

제1 포토레지스트막 패턴(116)에서 드레인 콘택홀(DCT) 영역의 장축(A) 및 단축(C)의 길이는 실제로 소자에 형성될 드레인 콘택홀(DCT)의 크기와 같도록 형성 한다. 단축(C)의 두 배가 되는 길이는 1피치(pitch; 2C)가 된다. 고전압 트랜지스터 콘택홀(HVN CT) 오픈 영역의 장축(A') 및 단축(C)의 길이 역시 실제로 형성할 고전압 트랜지스터 콘택홀(HVN CT)의 장축 및 단축의 길이와 같도록 한다. 이 역시, 단축(C)의 두 배가 되는 길이가 1피치(pitch; 2C)로 된다. 고전압 트랜지스터 콘택홀(HVN CT) 영역(204)에 형성된 더미패턴(DP)은 셀 영역에 형성되는 콘택홀의밀도와 주변 영역에 형성되는 콘택홀의 밀도 차이를 줄이기 위한 것이다. 바람직하게는 동일하게 하기 위한 것이다. 이렇게, 패턴 밀도가 낮은 주변 영역에서 더미패턴을 형성하여 패턴 밀도를 높임으로써, 다이폴 조명계를 사용하더라도 분해능이 낮아지는 것을 방지하여 원하는 패턴을 형성할 수 있다. 그 기능에 대하여는 도 1c에서 후술하도록 한다. The lengths of the long axis A and the short axis C of the drain contact hole DCT region in the first photoresist layer pattern 116 are substantially equal to the size of the drain contact hole DCT to be formed in the device. Double the length of the short axis (C) is 1 pitch (2C). The length of the long axis A 'and the short axis C of the high voltage transistor contact hole HVN CT open region is also equal to the length of the long axis and short axis of the high voltage transistor contact hole HVN CT to be actually formed. Again, the length that doubles the short axis C is 1 pitch (2C). The dummy pattern DP formed in the high voltage transistor contact hole HVN CT region 204 is to reduce the difference between the density of the contact hole formed in the cell region and the density of the contact hole formed in the peripheral region. Preferably it is for the same. In this way, by forming a dummy pattern in the peripheral area having a low pattern density to increase the pattern density, even if a dipole illumination system is used, the resolution can be prevented from being lowered to form a desired pattern. The function will be described later with reference to FIG. 1C.

제1 포토레지스트막 패턴(116)에 따라 노광 공정을 실시하여 제2 하드마스크막(114)을 패터닝 한다. An exposure process is performed according to the first photoresist film pattern 116 to pattern the second hard mask film 114.

도 1b를 참조하면, 제1 포토레지스트막 패턴(도 1a의 116)을 제거한다. 패터닝된 제2 하드마스크막(114) 상부에 제2 포토레지스트막 패턴(118)을 형성한다. 제2 포토레지스트막 패턴(118)의 오픈 영역은 제2 하드마스크막(114)의 오픈된 영역의 폭보다 넓고, 이웃하는 게이트 영역을 침범하지 않는 범위에서 형성한다. 제2 포토레지스트막 패턴(118)에 대하여 도 3을 참조하여 구체적으로 설명하도록 한다. Referring to FIG. 1B, the first photoresist film pattern 116 of FIG. 1A is removed. A second photoresist layer pattern 118 is formed on the patterned second hard mask layer 114. The open area of the second photoresist film pattern 118 is wider than the width of the open area of the second hard mask film 114 and is formed within a range that does not invade neighboring gate areas. The second photoresist film pattern 118 will be described in detail with reference to FIG. 3.

도 3은 본 발명에 따른 제2 포토레지스트막 패턴을 나타낸 평면도이다. 제2 포토레지스트막 패턴(118)은 드레인 콘택홀 영역(302)을 라인 형태로 모두 오픈하고, 고전압 트랜지스터 콘택홀(HVN CT) 영역(304)은 실질적으로 고전압 트랜지스터 콘택홀(HVN CT)을 형성할 영역만 오픈된 패턴으로 형성한다(도 2의 REAL 영역). 고전압 트랜지스터 콘택홀(HVN CT) 오픈 영역의 단축(D')의 길이는 고전압 트랜지스터 콘택홀(HVN CT)의 단축(C)의 길이보다 길고, 1피치(2C)보다 짧은 범위에서 형성한다. 제1 포토레지스트막 패턴(116)에 의해 패터닝된 제1 하드마스크막(114) 상부에 제2 포토레지스트막 패턴(118)을 형성하였을 경우의 패턴은 도 4와 같다. 도 4는 본 발명에 따른 패턴의 일 실시예를 나타낸 평면도이다. 도 4에 도시된 제2 포토레지스트 패턴은 제1 포토 레지스트 패턴에 비해 보다 넓고 덜 조밀한 패턴으로 형성된다. 따라서, 다이폴 조명계에서 보다는 콘벤셔날(conventional) 조명계에서 제2 포토 레지스트 패턴을 형성하는 것이 바람직하다. 이에 따라, 다이폴 조명계를 사용하지 않더라도 강력한 해상도를 얻을 수 있다.3 is a plan view illustrating a second photoresist film pattern according to the present invention. The second photoresist film pattern 118 opens all of the drain contact hole regions 302 in a line shape, and the high voltage transistor contact hole (HVN CT) region 304 substantially forms the high voltage transistor contact hole (HVN CT). Only the region to be formed is formed in an open pattern (the REAL region of FIG. 2). The length of the short axis D 'of the open region of the high voltage transistor contact hole HVN CT is longer than the length of the short axis C of the high voltage transistor contact hole HVN CT and is formed in a range shorter than one pitch 2C. The pattern when the second photoresist film pattern 118 is formed on the first hard mask film 114 patterned by the first photoresist film pattern 116 is as shown in FIG. 4. 4 is a plan view showing an embodiment of a pattern according to the present invention. The second photoresist pattern shown in FIG. 4 is formed in a wider and less dense pattern than the first photoresist pattern. Therefore, it is desirable to form the second photoresist pattern in conventional illumination systems rather than in dipole illumination systems. Accordingly, a strong resolution can be obtained without using a dipole illumination system.

도 1c를 참조하면, 제2 포토레지스트막 패턴 및 제1 하드 마스크막을 이용한 식각공정에 의해 제1 하드마스크막(114)이 패터닝 된다. 제2 하드마스크막(114) 패턴은 분해능의 저하를 방지하는 역할을 하고, 제2 포토레지스트막 패턴(118)은 제1 하드마스크막(112)을 패터닝하는 역할을 한다. 이에 따라, 드레인 콘택홀(DCT)보다 미세함이 낮은 비미세 패턴인 고전압 트랜지스터 콘택홀(HVN CT)을 균일하게 형성할 수 있다. 균일한 콘택홀이 형성됨으로써 균일하게 콘택 플러그를 형성할 수 있게 되므로 소자의 신뢰도를 향상시킬 수 있다. Referring to FIG. 1C, the first hard mask layer 114 is patterned by an etching process using the second photoresist layer pattern and the first hard mask layer. The second hard mask film 114 pattern serves to prevent degradation of the resolution, and the second photoresist film pattern 118 serves to pattern the first hard mask film 112. Accordingly, the high voltage transistor contact hole HVN CT, which is a non-fine pattern having a lower level than the drain contact hole DCT, may be uniformly formed. Since the uniform contact hole is formed, the contact plug can be uniformly formed, thereby improving the reliability of the device.

후속 공정으로 제2 포토레지스트막 패턴(118) 및 제2 하드마스크막(114)을 제거하고 제1 하드마스크막(112) 패턴에 따라 식각 공정을 실시하여 균일하게 콘택홀을 형성할 수 있다. In a subsequent process, the second photoresist layer pattern 118 and the second hard mask layer 114 may be removed and an etching process may be performed according to the first hard mask layer 112 pattern to uniformly form contact holes.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명의 실시예에 따른 효과는 다음과 같다. Effects according to the embodiment of the present invention are as follows.

첫째, 미세한 패턴 및 덜 미세한 패턴을 동시에 형성할 수 있다.First, fine patterns and less fine patterns can be formed simultaneously.

둘째, 덜 미세한 패턴의 패터닝 시에도 미세 패턴과 동일한 분해능으로 노광공정을 실시할 수 있다. Second, even when patterning a less fine pattern, the exposure process may be performed at the same resolution as the fine pattern.

셋째, 균일한 콘택홀을 형성함으로써 소자의 신뢰도를 향상시킬 수 있다. Third, it is possible to improve the reliability of the device by forming a uniform contact hole.

Claims (10)

제1 접합영역과 상기 제1 접합영역보다 덜 조밀한 제2 접합영역을 포함하는 반도체 기판이 제공되는 단계;Providing a semiconductor substrate comprising a first junction region and a second junction region less dense than the first junction region; 상기 반도체 기판상에 제1 및 제2 하드 마스크를 형성하는 단계;Forming first and second hard masks on the semiconductor substrate; 상기 제1 및 제2 접합영역에 제1 개구부를 형성하고 상기 제1 접합영역과의 밀도차가 감소되도록 상기 제2 접합영역 사이에 더미 개구부를 형성하기 위하여 상기 제2 하드 마스크를 패터닝하는 단계; 및Patterning the second hard mask to form first openings in the first and second bonding regions and to form dummy openings between the second bonding regions so as to reduce a density difference with the first bonding regions; And 상기 제1 개구부보다 더 넓은 제2 개구부를 형성하기 위하여 상기 제2 하드 마스크를 추가로 패터닝 하면서 제1 하드 마스크에는 상기 제1 개구부에 의해 제2 개구부가 형성되는 단계를 포함하는 반도체 소자의 마스크막 패턴 제조 방법.And forming a second opening by the first opening in the first hard mask while further patterning the second hard mask to form a second opening wider than the first opening. Pattern manufacturing method. 제 1 항에 있어서, 상기 제2 하드 마스크의 패터닝은, The method of claim 1, wherein the patterning of the second hard mask, 상기 제2 하드 마스크 상부에 제1 포토레지스트를 형성하는 단계;Forming a first photoresist on the second hard mask; 상기 제1 포토레지스트에 다수의 조밀한 상기 제1 개구부 패턴을 형성하는 단계; 및Forming a plurality of dense first opening patterns in the first photoresist; And 상기 제1 포토레지스트 패턴을 이용하여 상기 제2 하드 마스크를 패터닝하는 단계를 포함하는 반도체 소자의 마스크막 패턴 제조 방법.And patterning the second hard mask using the first photoresist pattern. 제 2 항에 있어서, 상기 제2 하드 마스크의 추가 패터닝은,The method of claim 2, wherein the additional patterning of the second hard mask is performed. 상기 제1 포토레지스트 패턴을 제거하는 단계;Removing the first photoresist pattern; 상기 제2 하드 마스크 상부에 제2 포토레지스트를 형성하는 단계;Forming a second photoresist on the second hard mask; 상기 제2 포토레지스트에 상기 제2 개구부 패턴을 형성하는 단계; 및Forming the second opening pattern in the second photoresist; And 상기 제2 포토레지스트 패턴을 이용하여 상기 제2 하드 마스크를 패터닝하는 단계를 포함하는 반도체 소자의 마스크막 패턴 제조 방법.And patterning the second hard mask using the second photoresist pattern. 제 1 항에 있어서,The method of claim 1, 상기 제1 접합영역은 드레인 콘택홀이 형성되는 영역인 반도체 소자의 마스크막 패턴 제조 방법.The first junction region is a region in which a drain contact hole is formed. 제 1 항에 있어서,The method of claim 1, 상기 제2 접합영역은 고전압 트랜지스터 콘택홀이 형성되는 영역인 반도체 소자의 마스크막 패턴 제조 방법.And the second junction region is a region where a high voltage transistor contact hole is formed. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 개구부 패턴은 상기 드레인 콘택홀과 동일한 크기의 패턴인 반도체 소자의 마스크막 패턴 제조 방법.The method of claim 1, wherein the first opening pattern is a pattern having the same size as the drain contact hole. 제 5 항에 있어서,The method of claim 5, wherein 상기 제2 개구부 패턴은 상기 고전압 트랜지스터 콘택홀과 동일한 크기의 패턴인 반도체 소자의 마스크막 패턴 제조 방법.And the second opening pattern is a pattern having the same size as that of the high voltage transistor contact hole. 제 2 항에 있어서,The method of claim 2, 상기 제1 포토래지스트의 패터닝은 다이폴(dipole) 어퍼쳐를 사용하는 노광공정으로 실시하는 반도체 소자의 마스크막 패턴 제조 방법.The patterning of the first photoresist is performed by an exposure step using a dipole aperture. 제 3 항에 있어서,The method of claim 3, wherein 상기 제2 포토레지스트의 패터닝은 콘벤셔날 조명계로 실시하는 반도체 소자의 마스크막 패턴 제조 방법.The method of manufacturing a mask film pattern of a semiconductor device, wherein the patterning of the second photoresist is performed by a conventional illumination system. 제 1 항에 있어서The method of claim 1 상기 제2 개구부의 상기 제2 접합영역 패턴은 상기 제1 개부부보다 넓고 이웃하는 콘택홀을 침범하지 않는 범위에서 형성하는 반도체 소자의 마스크막 패턴 제조 방법.The second bonding region pattern of the second opening is wider than the first opening, and is formed in a range that does not invade neighboring contact holes.
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