KR20080060799A - Multi level cell nand flash memory capable of reducing test time and test method thereof - Google Patents
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Abstract
Description
도 1은 EEPROM 셀들을 포함하는 일반적인 낸드형 플래시 메모리 장치의 구성을 보여주는 도면;1 is a block diagram of a typical NAND flash memory device including EEPROM cells;
도 2는 증가형 스텝 펄스 프로그램(ISPP) 스킴에 따라 프로그램되는 일반적인 낸드형 플래시 메모리 장치의 프로그램 전압의 변화를 보여주는 도면;2 is a diagram showing a change in program voltage of a typical NAND flash memory device programmed according to an incremental step pulse program (ISPP) scheme;
도 3은 멀티 레벨 셀 낸드 플래시 메모리의 분포도를 보여주는 도면;3 shows a distribution diagram of a multi-level cell NAND flash memory;
도 4는 본 발명의 실시 예에 따른 멀티레벨셀 낸드 플래시 메모리 장치의 블록도; 그리고,4 is a block diagram of a multilevel cell NAND flash memory device according to an embodiment of the present invention; And,
도 5는 증가형 스텝 펄스 프로그램(ISPP) 스킴에 따라 프로그램되는, 본 발명의 실시 예에 따른 멀티레벨셀 낸드형 플래시 메모리 장치의 프로그램 전압의 변화를 보여주는 도면이다.5 is a diagram illustrating a change in program voltage of a multilevel cell NAND flash memory device according to an exemplary embodiment of the present invention, which is programmed according to an incremental step pulse program (ISPP) scheme.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
100: 멀티레벨셀 낸드 플래시 메모리 장치 110:메모리 셀 어레이100: multi-level cell NAND flash memory device 110: memory cell array
120: 행디코더 회로 130: 페이지 버퍼 회로120: row decoder circuit 130: page buffer circuit
140: Y-게이트 회로 150: 열 디코더 회로140: Y-gate circuit 150: column decoder circuit
160: 테스트 모드 셋팅부 170: 컨트롤러160: test mode setting unit 170: controller
180: 워드라인 전압 발생회로 190: 워드라인 드라이버180: word line voltage generation circuit 190: word line driver
본 발명은 플래시 메모리 장치에 관한 것으로, 좀더 구체적으로는 테스트 시간을 감소할 수 있는 멀티 레벨 셀 낸드 플래시 메모리 장치 및 그것의 테스트 방법에 관한 것이다.The present invention relates to a flash memory device, and more particularly to a multi-level cell NAND flash memory device capable of reducing test time and a test method thereof.
플래시 메모리 장치는 복수의 메모리 영역들이 한 번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM이다. 플래시 메모리 장치는 각 저장소자에 사용되는 로직 게이트의 형태에 따라 NOR 플래시 메모리 장치와 NAND 플래시 메모리 장치로 이루어진다. 낸드 플래시 메모리는 싱글 레벨 셀(Single Level Cell)낸드 플래시 메모리 및 멀티 레벨 셀(Multi Level Cell) 낸드 플래시 메모리로 구분된다. A flash memory device is a kind of EEPROM in which a plurality of memory areas are erased or programmed in one program operation. The flash memory device is composed of a NOR flash memory device and a NAND flash memory device according to the type of logic gate used for each reservoir. The NAND flash memory is divided into a single level cell NAND flash memory and a multi level cell NAND flash memory.
도 1은 EEPROM 셀들을 포함하는 일반적인 낸드형 플래시 메모리 장치의 구성을 보여주는 도면이다. FIG. 1 is a block diagram illustrating a general NAND flash memory device including EEPROM cells.
도 1을 참조하면, 플래시 메모리 장치는 메모리 셀 어레이(110), 행 디코더 회로(120), 및 페이지 버퍼 회로(130)를 포함한다. 메모리 셀 어레이(110)의 행(row)들은 행 디코더 회로(120)에 의해서 구동되고, 열(column)들은 페이지 버퍼 회로(130)에 의해서 구동된다.Referring to FIG. 1, a flash memory device includes a
메모리 셀 어레이(110)는 복수 개의 메모리 셀 블럭들로 구성된다. 각 메모리 셀 블럭은 복수 개의 메모리 셀 스트링들("낸드 스트링들")을 포함하며, 각각의 셀 스트링은 메모리 셀들로서의 기능을 수행하는 복수 개의 플로팅 게이트 트랜지스터들(M0-Mn-1)을 포함한다. 각 스트링의 플로팅 게이트 트랜지스터들(M0-Mn -1)의 채널들은, 스트링 선택 트랜지스터(SST)의 채널과 그라운드 선택 트랜지스터(GST)의 채널 사이에 직렬로 연결된다. The
메모리 셀 어레이(110)의 각 블럭에는 스트링 선택 라인(String Select Line: SSL), 그라운드 선택 라인(Ground Select Line: GSL), 복수 개의 워드라인들(WL0-WLn -1), 그리고 복수 개의 비트 라인들(BL0-BLn -1)이 구비된다. 스트링 선택 라인(SSL)은 복수 개의 스트링 선택 트랜지스터들(SST)의 게이트들과 공통으로 연결된다. 각 워드라인(WL0-WLn -1)은 복수 개의 대응하는 플로팅 게이트 트랜지스터들(M0-Mn -1)의 제어 게이트들과 공통으로 연결된다. 그라운드 선택 라인(GSL)은 복수 개의 그라운드 선택 트랜지스터들(GST)의 게이트들과 공통으로 연결된다. 각 비트라인(BL0, ..., 또는 BLn-1)은 대응하는 하나의 셀 스트링과 연결된다. 그리고, 상기 그라운드 선택 라인(GSL), 상기 워드 라인들(WL0-WLn -1), 및 상기 스트링 선택 라인(SSL)은 대응하는 블럭 선택 트랜지스터들(BST)을 통해 대응하는 선택 신호들(GS, Si0-Sin -1, SS)을 각각 받아들인다. 상기 블럭 선택 트랜지스터들(BST)은 행 디코더 회로(120)에 포함되며, 블럭 선택 제어 신호(BS)에 의해서 공통으로 제어되 도록 연결된다. Each block of the
행 디코더 회로(120)는 행 어드레스 정보에 따라 워드라인들(WL0-WLn -1) 중 하나의 워드라인을 선택하고, 선택된 워드라인과 비선택된 워드라인들로 각 동작 모드에 따른 워드라인 전압들을 공급한다. 예를 들면, 행 디코더 회로(120)는 프로그램 동작 모드시 선택된 워드라인으로 프로그램 전압(program voltage)을 공급하고, 비선택된 워드라인들로 패스 전압(pass voltage)을 공급한다. 그리고, 행 디코더 회로(120)는 읽기 동작 모드시 선택된 워드라인으로 접지 전압(GND)을 공급하고, 비선택된 워드라인들로 읽기 전압(read voltage)을 공급한다. 이를 위해 행 디코더 회로(120)는 워드라인 드라이버(미 도시됨)로부터 선택 신호들(Si0-Sin -1)을 입력받는다. 그리고, 행 디코더 회로(120)는 입력된 선택 신호들(Si0-Sin -1)을 대응되는 워드라인들(WL0-WLn-1)에게 제공한다. 상기 선택 신호들(Si0-Sin -1)은 프로그램 전압, 패스 전압, 그리고 읽기 전압 중 적어도 어느 하나에 해당되는 전압 레벨을 가지며, 대응되는 워드라인들(WL0-WLn -1)에게 워드라인 전압으로서 제공된다. The
메모리 셀 어레이(110) 상에 배열된 비트라인들(BL0-BLn-1)은 페이지 버퍼 회로(130)에 전기적으로 연결된다. 페이지 버퍼 회로(130)에는 비트라인들(BL0-BLn-1)에 각각 대응하는 페이지 버퍼들이 제공될 수 있으며, 각각의 페이지 버퍼는 한 쌍의 비트라인들을 공유하도록 구현될 수도 있다. 페이지 버퍼 회로(130)는 프로그램 동작 모드시 프로그램될 데이터에 따라 비트라인들(BL0-BLn-1)로 전원 전압(또는, 프로그램 금지 전압: program-inhibited voltage) 또는 접지 전압(또는, 프로그램 전압: program voltage)을 각각 공급한다. 그리고, 페이지 버퍼 회로(130)는 읽기/검증 동작 모드시 비트라인들(BL0-BLn-1)을 통해 선택된 워드라인의 메모리 셀들로부터 데이터를 감지한다. 페이지 버퍼 회로(130)의 감지 동작을 통해 메모리 셀이 프로그램된 셀인지 소거된 셀인지 여부가 확인된다. The bit lines BL0-BL n-1 arranged on the
잘 알려진 바와 같이, 낸드형 플래시 메모리의 메모리 셀은 F-N 터널링 전류(Fowler-Nordheim tunneling current)를 이용하여 소거 및 프로그램된다. 낸드형 플래시 EEPROM의 소거 및 프로그램 방법들은 미국특허공보 5,473,563호에 "NONVOLATILE SEMICONDUCTOR MEMORY"라는 제목으로, 미국특허공보 5,696,717호에 "NONVOLATILE INTEGRATED CIRCUIT MEMORY DEVICES HAVING ADJUSTABLE ERASE/PROGRAM THRESHOLD VOLTAGE VERIFICATION CAPABILITY"라는 제목으로 각각 게재되어 있다. 한편, 플래시 메모리 장치는 메모리 셀들의 문턱 전압 산포를 정확하게 제어하기 위해, 증가형 스텝 펄스 프로그래밍(incremental step pulse programming: ISPP) 방식에 의해 프로그램된다. ISPP 방식을 이용한 플래시 메모리 장치의 예시적인 프로그램 방법이 U.S Patent No.6,266,270 "NON-VOLATILE SEMICOMDUCTOR MEMORY AND PROGRAMMING METHOD OF THE SAME"라는 제목으로 게재되어 있다. ISPP 방식에 따라 프로그램 전압을 생성하는 회로의 예는, 미국특허공보 5,642,309호에 " AUTO - PROGRAM CIRCUIT IN A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE"라는 제목으로 그리고 대한민국공개특허 제2002-39744호에 "FLASH MEMORY DEVICE DAPABLE OF PREVENTING PROGRAM DISTURB AND METHOD OF PROGRAMMING THE SAME"라는 제목으로 각각 게재되어 있다. As is well known, memory cells of a NAND flash memory are erased and programmed using Fowler-Nordheim tunneling current. Methods of erasing and programming NAND-type flash EEPROMs are titled "NONVOLATILE SEMICONDUCTOR MEMORY" in US Patent Publication No. 5,473,563, and "NONVOLATILE INTEGRATED CIRCUIT MEMORY DEVICES HAVING ADJUSTABLE ERASE ERASE / PROVITY THIS" Each is published. Meanwhile, the flash memory device is programmed by an incremental step pulse programming (ISPP) scheme in order to accurately control threshold voltage distribution of memory cells. An exemplary program method of a flash memory device using an ISPP method is disclosed in US Patent No. 6,266,270 entitled "NON-VOLATILE SEMICOMDUCTOR MEMORY AND PROGRAMMING METHOD OF THE SAME." An example of a circuit for generating a program voltage according to the ISPP method is described in US Patent No. 5,642,309 " AUTO - PROGRAM. CIRCUIT IN A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE " and Korean Patent Publication No. 2002-39744, entitled" FLASH MEMORY DEVICE DAPABLE OF PREVENTING PROGRAM DISTURB AND METHOD OF PROGRAMMING THE SAME. "
도 2는 증가형 스텝 펄스 프로그램(ISPP) 스킴에 따라 프로그램되는 일반적인 낸드형 플래시 메모리 장치의 프로그램 전압의 변화를 보여주는 도면이다.2 is a diagram illustrating a change in program voltage of a general NAND flash memory device programmed according to an incremental step pulse program (ISPP) scheme.
도 3은 멀티 레벨 셀 낸드 플래시 메모리의 분포도를 보여주는 도면이다.3 is a diagram illustrating a distribution diagram of a multi-level cell NAND flash memory.
도 1에 도시된 낸드 플래시 메모리가 멀티 레벨 셀(Multi level cell) 낸드 플래시 메모리이고, 각 셀들이 3비트를 저장할 수 있을 경우, 셀에 저장될 각 데이터 상태의 분포도(distribution)는 도 3에 도시된 바와 같다. 데이터가 "0"인 경우, 셀은 지우기 상태임을 나타낸다. 각 셀들은 데이터 "1" 내지 "7"로 프로그램될 수 있다. When the NAND flash memory shown in FIG. 1 is a multi level cell NAND flash memory and each cell can store 3 bits, the distribution of each data state to be stored in the cell is shown in FIG. 3. As it is. If the data is "0", it indicates that the cell is in the erase state. Each cell may be programmed with data "1" through "7".
도 1내지 도 3을 참조하면, 메모리 셀들을 테스트하기 위한 테스트 모드에서메모리 장치는 프로그램, 검증, 그리고 읽기 동작을 수행하게 된다. 메모리 셀들을 테스트하기 위해서, 먼저 테스트 모드 진입 신호가 플래시 메모리에 주어지고, 어드레스 및 특정한 데이터 패턴이 플래시 메모리에 연속적으로 입력된다. 특정한 데이터 패턴은 메모리 셀들을 테스트하기 위해 각 셀들에 프로그램될 테스트 데이터이다.1 to 3, in a test mode for testing memory cells, a memory device performs a program, verify, and read operation. To test the memory cells, a test mode entry signal is first given to the flash memory, and an address and a specific data pattern are successively input into the flash memory. The particular data pattern is the test data to be programmed into each cell to test the memory cells.
일반적으로, 프로그램될 데이터는 바이트 또는 워드 단위로 페이지 버퍼 회로(130)로 순차적으로 전달된다. 프로그램될 데이터 즉, 한 페이지 분량의 데이터가 모두 페이지 버퍼 회로(130)에 로드되면, 페이지 버퍼 회로(130)에 보관된 데이터는 프로그램 명령에 따라 메모리 셀 어레이(110)의 선택된 페이지의 메모리 셀들 에 동시에 프로그램된다. 일반적으로, 도 3에 도시된 바와 같이, 데이터가 프로그램되는 사이클은 복수의 프로그램 루프들(N-loop)로 이루어지며, 각 프로그램 루프는 프로그램 구간(P)과 프로그램 검증 구간(V)으로 나눠진다. In general, data to be programmed is sequentially delivered to the
프로그램 구간(P)에서는, 잘 알려진 방식에 따라 메모리 셀들이 주어진 바이어스 조건하에서 프로그램된다. ISPP 프로그래밍 방식에서는 프로그램 루프들이 반복됨에 따라 프로그램 전압(Vpgm1-VpgmN)이 단계적으로 증가한다. 프로그램 전압(Vpgm2-VpgmN)은, 소정의 초기 프로그램 전압(Vpgm1)으로부터 매 프로그램 루프마다 정해진 증가분(△Vpgm)만큼 증가하게 된다. 선택된 워드라인(WL0-WLn-1)으로 인가되는 각각의 프로그램 전압(Vpgm1-VpgmN)은, 각 프로그램 루프에 대하여 일정 시간 동안(t) 일정한 레벨로 제공된다. 프로그램 검증 구간(V)에서는 메모리 셀들이 원하는 문턱 전압까지 프로그램되었는 지의 여부가 검증된다. 정해진 횟수 내에서 메모리 셀들이 모두 프로그램될 때까지 상술한 프로그램 루프(N-loop)들이 반복적으로 수행된다. 프로그램 검증 동작은 읽혀진 데이터가 외부로 출력되지 않는다는 점을 제외하면 읽기 동작과 실질적으로 동일하다. 메모리 장치는 읽기 동작을 통해 프로그램된 데이터를 외부의 테스트 장치(미 도시됨)로 출력한다. 테스트 장치는 읽어온 데이터를 통해 셀의 프로그램 오류상태를 결정한다. In the program period P, memory cells are programmed under a given bias condition in a well known manner. In the ISPP programming method, the program voltages Vpgm1-VpgmN increase in steps as program loops are repeated. The program voltages Vpgm2-VpgmN increase from the predetermined initial program voltage Vpgm1 by a predetermined increment DELTA Vpgm for every program loop. Each program voltage Vpgm1-VpgmN applied to the selected word lines WL0-WL n-1 is provided at a constant level for a predetermined time (t) for each program loop. In the program verifying period V, whether the memory cells have been programmed to a desired threshold voltage is verified. The above-described program loops (N-loops) are repeatedly performed until all memory cells are programmed within a predetermined number of times. The program verify operation is substantially the same as the read operation except that the read data is not output to the outside. The memory device outputs the programmed data to an external test device (not shown) through a read operation. The test device uses the read data to determine the cell's program error condition.
프로그램된 셀의 문턱 전압의 레벨은 프로그램되는 데이터에 따라서 다르다. 프로그램된 셀의 문턱 전압의 레벨은, 도 3에 도시된 바와 같이, 메모리 셀에 데이터"7"이 프로그램됐을 경우 가장 높고, 메모리 셀에 데이터"1"이 프로그램됐을 경 우 가장 낮다. 프로그램 전압(Vpgm1)은 데이터"1"을 프로그램할 경우 기준이 되는 초기 전압 레벨이다. 일반적으로, 데이터"1" 내지 "7"을 프로그램할 경우, 복수의 프로그램 루프들(N-loop)이 모두 적용된다. 데이터"7"을 셀에 프로그램할 경우, 셀이 높은 문턱 전압을 갖도록 하기 위해, 높은 프로그램 전압이 필요하다. 그러나, 모든 프로그램 동작은 초기 레벨의 프로그램 전압(Vpgm1)부터 ISPP 방식을 수행하므로, 데이터"7"을 셀에 프로그램할 경우, 프로그램될 전압의 레벨까지 도달하는데 시간이 오래 걸린다. 또한, 프로그램될 전압의 레벨까지 도달하는데 많은 프로그램, 검증을 수행하게 되므로 메모리 셀들을 테스트하는 시간이 길어진다. 데이터"7"을 저장할 경우에 대해 설명하였으나, 데이터"2" 내지 데이터 "6"을 저장할 경우에도 동일한 문제점이 발생하므로, 테스트 시간이 길어지는 문제점이 있다.The level of the threshold voltage of the programmed cell depends on the data being programmed. As illustrated in FIG. 3, the threshold voltage level of the programmed cell is the highest when data "7" is programmed in the memory cell and the lowest when the data "1" is programmed in the memory cell. The program voltage Vpgm1 is an initial voltage level which is a reference when programming data "1". In general, when programming data "1" to "7", all of a plurality of program loops (N-loops) are applied. When programming data "7" into a cell, a high program voltage is needed to ensure that the cell has a high threshold voltage. However, all program operations perform the ISPP scheme from the initial level of the program voltage Vpgm1, and therefore, when data "7" is programmed into the cell, it takes a long time to reach the level of the voltage to be programmed. In addition, since many programs and verifications are performed to reach the level of the voltage to be programmed, the time for testing the memory cells becomes long. Although the case where the data "7" is stored has been described, the same problem occurs when the data "2" to the data "6" are stored, and thus there is a problem that the test time is long.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 테스트 시간을 감소할 수 있는 멀티 레벨 셀 낸드 플래시 메모리 장치 및 그것의 테스트 방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a multi-level cell NAND flash memory device and a test method thereof that can reduce test time.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 멀티레벨셀 낸드 플래시 메모리 장치는: 워드라인들 및 비트 라인들의 교차 영역에 배열된 메모리 셀들을 갖는 메모리 셀 어레이; 선택된 워드라인으로 프로그램 전압을 제공하는 행 디코더 회로; 외부로부터 입력받은 테스트 모드 셋팅 신호에 응답해서 테스트 패턴 명령을 생성하는 테스트 모드 셋팅부; 상기 테스트 패턴 명령에 응답해 서 상기 프로그램 전압의 초기 레벨을 결정하는 컨트롤러; 상기 결정된 레벨에 대응되는 프로그램 전압을 발생하는 워드라인 전압 발생회로; 그리고 상기 프로그램 전압을 상기 행 디코더 회로로 제공하는 워드라인 드라이버를 포함하고, 상기 테스트 패턴 명령은 특정한 데이터 패턴 정보를 포함하고, 상기 특정한 데이터 패턴 정보는 상기 셀에 테스트 데이터가 프로그램될 경우의 문턱 전압의 분포의 초기값 레벨에 대한 정보이다.According to a feature of the present invention for achieving the above object, a multilevel cell NAND flash memory device comprising: a memory cell array having memory cells arranged in an intersection region of word lines and bit lines; A row decoder circuit for providing a program voltage to a selected word line; A test mode setting unit configured to generate a test pattern command in response to a test mode setting signal received from an external device; A controller that determines an initial level of the program voltage in response to the test pattern command; A word line voltage generation circuit for generating a program voltage corresponding to the determined level; And a word line driver for providing the program voltage to the row decoder circuit, wherein the test pattern command includes specific data pattern information, and the specific data pattern information includes a threshold voltage when test data is programmed into the cell. Information about the initial value level of the distribution of.
이 실시예에 있어서, 상기 특정한 데이터 패턴 정보는 외부로부터 상기 테스트 모드 셋팅부에 제공된다.In this embodiment, the specific data pattern information is provided from the outside to the test mode setting section.
이 실시예에 있어서, 상기 특정한 데이터 패턴 정보는 상기 테스트 모드 셋팅부에 미리 저장되어 있다.In this embodiment, the specific data pattern information is stored in advance in the test mode setting section.
이 실시예에 있어서, 상기 초기값 레벨은 상기 셀에 테스트 데이터가 프로그램될 경우의 문턱전압의 분포에서 최소값 레벨에 대한 정보이다.In this embodiment, the initial value level is information on a minimum value level in the distribution of threshold voltages when test data is programmed in the cell.
이 실시예에 있어서, 상기 컨트롤러는 상기 초기값 레벨에 대한 정보에 응답해서 상기 프로그램 전압의 초기 레벨을 결정한다.In this embodiment, the controller determines the initial level of the program voltage in response to the information about the initial value level.
본 발명의 다른 특징에 따른 워드라인들 및 비트 라인들의 교차 영역에 배열된 메모리 셀들을 갖는 메모리 셀 어레이 및 선택된 워드라인으로 프로그램 전압을 제공하는 행 디코더 회로를 포함하는 멀티레벨셀 낸드 플래시 메모리 장치의 프로그램 전압 생성방법에 있어서: 외부로부터 입력받은 데스트 모드 셋팅 신호에 응답해서 테스트 패턴 명령을 생성하는 단계; 상기 테스트 패턴 명령에 응답해서 프로그램 전압의 초기 레벨을 결정하는 단계; 상기 결정된 레벨에 대응되는 프로그램 전압을 발생하는 단계; 그리고 상기 프로그램 전압을 상기 행 디코더 회로로 제공하는 단계를 포함하고, 상기 테스트 패턴 명령은 특정한 데이터 패턴 정보를 포함하고, 상기 특정한 데이터 패턴 정보는 상기 셀에 테스트 데이터가 프로그램될 경우의 문턱 전압의 분포의 초기값 레벨에 대한 정보인 것을 특징으로 한다.A multilevel cell NAND flash memory device comprising a memory cell array having memory cells arranged in an intersection region of word lines and bit lines and a row decoder circuit for providing a program voltage to a selected word line according to another aspect of the present invention. A program voltage generation method comprising: generating a test pattern command in response to a test mode setting signal received from an external device; Determining an initial level of program voltage in response to the test pattern command; Generating a program voltage corresponding to the determined level; And providing the program voltage to the row decoder circuit, wherein the test pattern command includes specific data pattern information, wherein the specific data pattern information is a distribution of threshold voltage when test data is programmed in the cell. It is characterized in that the information on the initial value level of.
이 실시예에 있어서, 상기 특정한 데이터 패턴 정보는 외부로부터 입력받는다.In this embodiment, the specific data pattern information is received from the outside.
이 실시예에 있어서, 상기 특정한 데이터 패턴 정보는 내부에 미리 저장되어 있다.In this embodiment, the specific data pattern information is previously stored therein.
이 실시예에 있어서, 상기 초기값 레벨은 상기 셀에 테스트 데이터가 프로그램될 경우의 문턱전압의 분포에서 최소값의 레벨에 대한 정보이다.In this embodiment, the initial value level is information on the level of the minimum value in the distribution of threshold voltages when test data is programmed into the cell.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도 4는 본 발명의 실시 예에 따른 멀티레벨셀 낸드 플래시 메모리 장치의 블록도이다.4 is a block diagram of a multilevel cell NAND flash memory device according to an embodiment of the present invention.
도 4를 참조하면, 본 발명에 따른 멀티레벨셀 낸드 플래시 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더 회로(120), 페이지 버퍼 회로(130), Y-게이트 회로(140), 열 디코더 회로(150), 테스트 모드 셋팅부(160), 컨트롤러(170), 워드라인 전압 발생회로(180), 그리고 워드라인 드라이버(190)를 포함한다. 도 4에 도시된 메모리 셀 어레이(110), 행 디코더 회로(120), 및 페이지 버퍼 회로(130)의 구성 및 기능은 도 1과 동일하다. 따라서, 이들에 대해서는 도 1과 동일한 참조 번호를 부가하였고, 중복되는 설명은 생략하기로 한다.Referring to FIG. 4, the multilevel cell NAND
행 디코더 회로(120)는 외부로부터 입력된 행 어드레스 정보(미 도시됨)에 따라 메모리 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택하고, 워드라인 전압 발생 회로(180)로부터 제공되는 워드라인 전압을 선택된 행으로 전달한다. 이때, 행 디코더 회로(120)는 워드라인 전압을 워드라인 드라이버(190)를 통해 입력받는다. 워드라인 전압 발생 회로(180)에서 제공되는 워드라인 전압으로는 프로그램 전압, 패스 전압, 그리고 읽기 전압 등이 있다. The
페이지 버퍼회로(130)는 복수 개의 비트라인을 통해 메모리 셀 어레이(110)와 연결된다. 페이지 버퍼 회로(130) 내에는 복수 개의 페이지 버퍼들이 포함된다. The
Y-게이트 회로(140)와 열 디코더 회로(150)는, 외부로부터 입력된 열 어드레스정보(미 도시됨)에 응답해서 페이지 버퍼 회로(130)에 포함된 복수 개의 버퍼들 중 일부를 선택한다. 선택된 페이지 버퍼에는 프로그램될 데이터가 저장된다. 페이지 버퍼 회로(130)는 프로그램 동작시, 메모리 셀 어레이(110)에 쓰일 데이터를 외부로부터 Y-게이트 회로(140)를 통해 입력받는다. 페이지 버퍼 회로(130)는 입력받은 데이터에 따라 비트라인들을 프로그램 전압(예를 들면, 접지 전압) 또는 프로그램 금지 전압(예를 들면, 전원 전압)으로 대응되는 열을 각각 구동한다. 읽기 동작시 페이지 버퍼 회로(130)로부터 읽혀진 데이터는 Y-게이트 회로(140)를 통해 외부로 출력된다.The
워드라인 드라이버(190)는 워드라인 전압 발생 회로(180)로부터 프로그램 전 압(Vpgm)과 패스 전압등을 받아들이고, 행 디코더 회로(120)로 제공될 복수개의 선택 신호들(SS,Si,GS)을 출력한다. 워드라인 전압 드라이버(190)로부터 출력되는 선택 신호들(Si)은 사실상 대응되는 워드라인으로 인가되는 워드라인 전압에 해당된다. 워드라인 전압에는 선택된 워드라인으로 제공될 프로그램 전압과, 비선택된 워드라인으로 제공될 패스전압등이 포함된다.The
메모리 셀 어레이(110)를 테스트하기 위한 테스트 모드에서 멀티레벨셀 낸드 플래시 메모리 장치(100)는 프로그램, 검증, 그리고 읽기 동작을 수행하게 된다. 멀티레벨셀 낸드 플래시 메모리 장치(100)는 테스트 모드로 진입하기 위해, 테스트 모드 셋팅부(160)를 통해 외부로부터 테스트 모드 셋팅 신호(TMS signal)를 입력받는다. 테스트 모드 셋팅부(160)는 테스트 모드 셋팅 신호(TMS signal)에 의해 활성화된다. 활성화된 테스트 모드 셋팅부(160)는 테스트 패턴 명령(Test pattern cmd)을 생성하고, 생성된 테스트 패턴 명령(Test pattern cmd)을 컨트롤러(170)로 제공한다. In the test mode for testing the
프로그램 동작시, 테스트 패턴 명령(Test pattern cmd)은 특정한 데이터 패턴 정보를 포함한다. 특정한 데이터 패턴정보는 프로그램 전압(Vpgm)의 초기 레벨을 결정하기 위한 정보이다. 특정한 데이터 패턴 정보는 외부로부터 테스트 모드 셋팅부(160)로 입력되거나, 테스트 모드 셋팅부(160)에 미리 저장되어 있다. 활성화된 테스트 모드 셋팅부(160)는 외부로부터 특정한 데이터 패턴 정보를 입력받을 경우, 특정한 데이터 패턴 정보를 컨트롤러(170)로 제공한다. 활성화된 테스트 모드 셋팅부(160)는 내부에 특정한 데이터 패턴 정보를 저장하고 있을 경우, 테스트 모드 셋팅 신호(TMS signal)에 응답해서 특정한 데이터 패턴 정보를 컨트롤러(170)로 제공한다.In a program operation, a test pattern command includes specific data pattern information. The specific data pattern information is information for determining an initial level of the program voltage Vpgm. The specific data pattern information is input to the test
특정한 데이터 패턴 정보에 대해 설명하면 다음과 같다.Specific data pattern information will be described below.
도 3을 참조하면, 멀티 레벨 셀 낸드 플래시 메모리(100)의 메모리 셀 어레이(110)의 각 셀들이 3비트를 저장할 수 있을 경우, 셀에 저장될 각 데이터 상태의 분포도(distribution)는 도 3에 도시된 바와 같다. 도 3에 도시된 데이터 상태의 분포도는 셀에 데이터가 프로그램될 경우의 문턱전압의 분포도이다. 데이터가 "0"인 경우, 셀은 지우기 상태임을 나타낸다. 각 셀들은 데이터 "1" 내지 "7"로 프로그램될 수 있다. 도 3에 도시된 바와 같이, 프로그램된 셀의 문턱 전압의 레벨은 프로그램되는 데이터에 따라서 다르다. 프로그램된 셀의 문턱 전압의 레벨은, 메모리 셀에 데이터"7"이 프로그램됐을 경우 가장 높고, 메모리 셀에 데이터"1"이 프로그램됐을 경우 가장 낮다. 도 3에 도시된 데이터"7"을 프로그램할 경우의 분포도에서, 초기값(initial7)에 대응하는 정보는 특정한 데이터 패턴정보이다. 또한, 프로그램될 각각의 데이터들("1"~"6")의 분포도의 초기값에 대응하는 정보들(initial1~initial6)도 특정한 데이터 패턴정보이다. Referring to FIG. 3, when each cell of the
이러한 특정한 데이터 패턴 정보는 외부로부터 테스트 모드 셋팅부(160)로 제공되거나, 테스트 모드 셋팅부(160)에 미리 저장되어 있다. The specific data pattern information is provided to the test
이하, 특정한 데이터 패턴 정보가 데이터"7"일 경우에 대해 설명한다.The case where the specific data pattern information is data "7" will be described below.
컨트롤러(170)는 테스트 모드 셋팅부(160)에서 제공된 테스트 패턴 명령(Test pattern cmd)을 입력받는다. 테스트 패턴 명령(Test pattern cmd)은 데이 터"7"을 프로그램할 경우의 분포도에서, 초기값(initial7)에 대응하는 특정한 데이터 패턴 정보를 포함한다. The
컨트롤러(170)는 입력받은 테스트 패턴 명령(Test pattern cmd)에 응답해서 테스트 모드를 수행하기 위해 프로그램, 검증, 읽기 동작을 수행한다. 이때, 프로그램 동작시, 초기값(initial7)에 대응하는 레벨의 프로그램 전압을 결정하기 위한 제어신호를 생성한다. 생성된 제어신호는 워드라인 전압 발생회로(180)로 제공된다. 워드라인 전압 발생회로(180)는 컨트롤러(170)로부터 입력받은 제어신호에 응답해서 프로그램 전압(Vpgm)의 초기값의 레벨을 결정하게 된다. 입력받은 제어신호는 초기값(initial7)에 대응하는 정보에 응답해서 생성된 제어신호이다. 따라서, 워드라인 전압 발생회로(180)는 데이터"7"을 프로그램할 경우에 대응하는 초기값 레벨의 프로그램 전압(Vpgm)을 생성한다. The
따라서, 멀티레벨셀 낸드형 플래시 메모리 장치(100)는 테스트 데이터로 데이터"7"을 프로그램할 경우, 대응하는 프로그램 전압(Vpgm)을 초기 레벨로 하여, ISPP 방식에 의해 프로그램 및 검증동작을 수행하게 된다.Therefore, when the multilevel cell NAND
본 발명의 실시예에서 설명하지 않았지만, 데이터"1"내지 데이터"6"을 프로그램할 경우에도, 워드라인 전압 발생회로(180)는 컨트롤러(170)에서 생성된 제어신호에 응답해서 각각 대응하는 초기값 레벨의 프로그램 전압(Vpgm)을 생성한다.Although not described in the embodiment of the present invention, even when programming the data "1" to the data "6", the word line
워드라인 전압 발생회로(180)에서 생성된 프로그램 전압(Vpgm)의 초기값의 레벨은 데이터 "1"을 프로그램할 경우 가장 낮고, 데이터"7"을 프로그램할 경우 가장 높다. The initial level of the program voltage Vpgm generated by the word line
도 5는 증가형 스텝 펄스 프로그램(ISPP) 스킴에 따라 프로그램되는 본 발명의 실시예에 따른 멀티레벨셀 낸드형 플래시 메모리 장치의 프로그램 전압의 변화를 보여주는 도면이다.5 is a diagram illustrating a change in program voltage of a multilevel cell NAND flash memory device according to an embodiment of the present invention programmed according to an incremental step pulse program (ISPP) scheme.
도 4 및 도 5를 참조하면, 프로그램될 데이터는 바이트 또는 워드 단위로 페이지 버퍼 회로(130)로 순차적으로 전달된다. 프로그램될 데이터 즉, 한 페이지 분량의 데이터가 모두 페이지 버퍼 회로(130)에 로드되면, 페이지 버퍼 회로(130)에 보관된 데이터는 프로그램 명령에 따라 메모리 셀 어레이(110)의 선택된 페이지의 메모리 셀들에 동시에 프로그램된다. 데이터가 프로그램되는 사이클은 복수의 프로그램 루프들로 이루어지며, 각 프로그램 루프는 프로그램 구간(P)과 프로그램 검증 구간(V)으로 나눠진다. 4 and 5, data to be programmed is sequentially transferred to the
프로그램된 셀의 문턱 전압의 레벨은 프로그램되는 데이터에 따라서 다르다. 프로그램된 셀의 문턱 전압의 레벨은, 메모리 셀에 데이터"7"이 프로그램됐을 경우 가장 높고, 메모리 셀에 데이터"1"이 프로그램됐을 경우 가장 낮다. 프로그램 전압(Vpgm1)은 데이터"1"을 프로그램할 경우 기준이 되는 초기 전압 레벨이다. 프로그램 전압(Vpgm"7")은 데이터"7"을 프로그램할 경우 기준이 되는 초기 전압 레벨이다. 따라서, 테스트 모드시 메모리 셀에 데이터 "7"을 프로그램할 경우, 컨트롤러(170)는 테스트 패턴 명령(Test pattern cmd)에 응답해서 초기값(initial7)에 대응하는 레벨을 결정하기 위한 제어신호를 생성한다. 제어신호는 초기값(initial7)에 대응하는 정보에 응답해서 생성된 제어신호이다. 따라서, 워드라인 전압 발생회로(180)는 컨트롤러(170)로부터 제어신호를 입력받고, 입력받은 제어신호에 응답해 서 프로그램 전압(Vpgm"7")을 생성한다. 프로그램 전압(Vpgm"7")은 도 3에 도시된, 데이터"7"을 프로그램할 경우의 분포도에서 초기값(initial7)에 대응하는 레벨이다.The level of the threshold voltage of the programmed cell depends on the data being programmed. The threshold voltage level of the programmed cell is highest when data "7" is programmed in the memory cell and lowest when data "1" is programmed in the memory cell. The program voltage Vpgm1 is an initial voltage level which is a reference when programming data "1". The program voltage Vpgm "7" is an initial voltage level which is a reference when programming the data "7". Therefore, when data "7" is programmed into the memory cell in the test mode, the
따라서, 도 5에 도시된 바와 같이, 데이터"7"을 프로그램하기 위한 프로그램 루프는 프로그램 루프(N7-loop)구간이다. 프로그램 루프(N7-loop)구간의 프로그램 구간(P)에서는, 잘 알려진 방식에 따라 메모리 셀들이 주어진 바이어스 조건하에서 프로그램된다. ISPP 프로그래밍 방식에 의해 프로그램 루프들이 반복됨에 따라 프로그램 전압(Vpgm"7"-VpgmN)이 단계적으로 증가한다. 따라서 프로그램 전압은 소정의 초기 프로그램 전압(Vpgm"7")으로부터 매 프로그램 루프마다 정해진 증가분(△Vpgm)만큼 증가하게 된다. 선택된 워드라인(WL0-WLn-1)으로 인가되는 각각의 프로그램 전압(Vpgm"7"-VpgmN)은, 각 프로그램 루프에 대하여 일정 시간 동안(t) 일정한 레벨로 제공된다. 프로그램 검증 구간(V)에서는 메모리 셀들이 원하는 문턱 전압까지 프로그램되었는 지의 여부가 검증된다. 정해진 횟수 내에서 메모리 셀들이 모두 프로그램될 때까지 상술한 프로그램 루프들이 반복적으로 수행된다. 프로그램 검증 동작은 읽혀진 데이터가 외부로 출력되지 않는다는 점을 제외하면 읽기 동작과 실질적으로 동일하다. 메모리 장치는 읽기 동작을 통해 프로그램된 데이터를 외부의 테스트 장치(미 도시됨)로 출력한다. 테스트 장치는 읽어온 데이터를 통해 프로그램된 셀의 오류상태를 결정한다. Thus, as shown in Fig. 5, the program loop for programming data "7" is a program loop (N7-loop) section. In the program section P of the program loop N7-loop section, memory cells are programmed under a given bias condition in a well known manner. As the program loops are repeated by the ISPP programming method, the program voltage Vpgm "7" -VpgmN increases step by step. Therefore, the program voltage increases from the predetermined initial program voltage Vpgm "7" by a predetermined increment DELTA Vpgm for every program loop. Each program voltage Vpgm "7" -VpgmN applied to the selected word lines WL0-WL n-1 is provided at a constant level (t) for a predetermined time for each program loop. In the program verifying period V, whether the memory cells have been programmed to a desired threshold voltage is verified. The program loops described above are repeatedly performed until all memory cells are programmed within a predetermined number of times. The program verify operation is substantially the same as the read operation except that the read data is not output to the outside. The memory device outputs the programmed data to an external test device (not shown) through a read operation. The test device uses the read data to determine the fault condition of the programmed cell.
도 4에 도시되지 않았으나, 테스트 장치를 사용하지 않고 비스트 시 킴(BIST(Built In Self Test) scheme)(미 도시됨)을 사용하여 셀의 테스트를 수행할 수 있다. 비스트 시킴을 사용할 경우 특정한 데이터 패턴정보는 비스트 스킴에서 생성하여 테스트 모드 셋팅부(160)로 제공된다. Although not shown in FIG. 4, a cell test may be performed using a BIST (Built In Self Test) scheme (not shown) without using a test apparatus. When using the beast system, specific data pattern information is generated in the beast scheme and provided to the test
앞서 설명한 바에 따르면, 테스트 모드시, 메모리 셀에 데이터"1"을 프로그램할 경우보다 데이터"7"을 프로그램할 경우, 프로그램 루프의 수는 줄어든다. 따라서, 특정한 데이터 패턴이 데이터"7"일 경우, 멀티레벨셀 낸드 플래시 메모리 장치(100)는 테스트 시간을 감소할 수 있다. As described above, in the test mode, the number of program loops is reduced when data "7" is programmed than when data "1" is programmed in the memory cell. Therefore, when the specific data pattern is data "7", the multilevel cell NAND
도 5에 도시되지 않았으나, 데이터 "2" 내지 데이터"6"을 프로그램할 경우에도, 도 3에 도시된 바와 같이, 각각 대응하는 문턱전압의 레벨에 따라 다른 초기값의 레벨이 결정된다. 따라서, 데이터 "1"을 프로그램할 때보다, 프로그램 루프의 수가 줄어든다. 데이터 "2" 내지 데이터"6"을 프로그램할 경우, 프로그램 루프의 수가 줄어드므로, 멀티레벨셀 낸드 플래시 메모리 장치(100)는 테스트 시간을 감소할 수 있다.Although not shown in FIG. 5, even when data "2" to "6" are programmed, as shown in FIG. 3, levels of different initial values are determined according to the levels of the corresponding threshold voltages, respectively. Therefore, the number of program loops is reduced than when programming data "1". When programming data "2" to "6", since the number of program loops is reduced, the multilevel cell NAND
결과적으로, 본 발명에 따른, 멀티 레벨 셀 낸드 플래시 메모리 장치(100)는 테스트 모드시, 데이터들을 프로그램할 경우에 각각 대응하는 초기값 레벨의 프로그램 전압을 생성함으로써, 테스트 시간을 감소할 수 있다. As a result, the multi-level cell NAND
이상에서와 같이 도면과 명세서에서 최적의 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로 부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다. As described above, the best embodiment has been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not used to limit the scope of the present invention as defined in the meaning or claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
이상과 같은 본 발명에 의하면, 멀티 레벨 셀 낸드 플래시 메모리 장치는 테스트 모드시, 데이터들을 프로그램할 경우에 각각 대응하는 초기값 레벨의 프로그램 전압을 생성함으로써, 테스트 시간을 감소할 수 있다.According to the present invention as described above, the multi-level cell NAND flash memory device can reduce the test time by generating a program voltage having a corresponding initial value level when programming data in the test mode.
Claims (9)
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Applications Claiming Priority (1)
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2006
- 2006-12-27 KR KR1020060135312A patent/KR20080060799A/en not_active Application Discontinuation
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