KR20070096681A - Nonvolatile memory device and word line voltage control method thereof - Google Patents

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KR20070096681A
KR20070096681A KR1020060027601A KR20060027601A KR20070096681A KR 20070096681 A KR20070096681 A KR 20070096681A KR 1020060027601 A KR1020060027601 A KR 1020060027601A KR 20060027601 A KR20060027601 A KR 20060027601A KR 20070096681 A KR20070096681 A KR 20070096681A
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박민건
이진엽
황상원
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삼성전자주식회사
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Abstract

A nonvolatile memory device and a word line voltage control method thereof are provided to improve programming performance, by controlling the level of a programming voltage applied to each programming loop and the applying time of the programming voltage by reflecting operation characteristics of each nonvolatile memory device. A memory cell array(110) has a plurality of memory cells. A word line voltage control circuit(170) determines the level of a programming voltage to be applied to the memory cells and the time of applying the programming voltage as to each of a plurality of programming loops. The word line voltage control circuit includes an initial level setting part for setting the level of an initial programming voltage, a counter for counting the generation frequency of a step control signal controlling the generation of the programming voltage on the basis of the level of the initial programming voltage, and a decoding part for determining the level of the programming voltage to be applied to each programming loop and the time of applying the programming time, in response to the count value.

Description

불휘발성 메모리 장치 및 그것의 워드라인 전압 제어 방법{NONVOLATILE MEMORY DEVICE AND WORD LINE VOLTAGE CONTROL METHOD THEREOF}Nonvolatile memory device and word line voltage control method thereof {NONVOLATILE MEMORY DEVICE AND WORD LINE VOLTAGE CONTROL METHOD THEREOF}

도 1은 일반적인 낸드 플래시 메모리의 어레이 구성을 보여주는 도면;1 shows an array configuration of a typical NAND flash memory;

도 2는 증가형 스텝 펄스 프로그램(ISPP) 스킴에 따라 프로그램되는 일반적인 낸드형 플래시 메모리 장치의 프로그램 전압의 변화를 보여주는 도면; 2 is a diagram showing a change in program voltage of a typical NAND flash memory device programmed according to an incremental step pulse program (ISPP) scheme;

도 3은 본 발명의 실시예에 따른 불휘발성 메모리 장치의 블록도;3 is a block diagram of a nonvolatile memory device according to an embodiment of the present invention;

도 4는 도 3에 도시된 제어 로직의 상세 구성을 보여주는 블록도;4 is a block diagram showing a detailed configuration of the control logic shown in FIG.

도 5는 도 3에 도시된 워드라인 전압 제어회로의 상세 구성을 보여주는 블록도; 5 is a block diagram showing a detailed configuration of the word line voltage control circuit shown in FIG.

도 6은 본 발명에 따른 워드라인 전압 제어 방법을 보여주는 흐름도; 그리고6 is a flowchart showing a wordline voltage control method according to the present invention; And

도 7은 본 발명에 따른 불휘발성 메모리 장치의 프로그램 전압 및 프로그램 전압의 인가 시간의 변화를 보여주는 도면이다.FIG. 7 is a view illustrating a change in a program voltage and an application time of a program voltage of a nonvolatile memory device according to the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100 : 불휘발성 메모리 장치 110 : 메모리 셀 어레이100 nonvolatile memory device 110 memory cell array

120 : 행 디코더 회로 130 : 페이지 버퍼 회로120: row decoder circuit 130: page buffer circuit

140 : 데이터 입출력 버퍼 회로 150 : 패스/페일 검증회로140: data input / output buffer circuit 150: pass / fail verification circuit

160 : 제어 로직 170 : 워드라인 전압 제어회로160: control logic 170: word line voltage control circuit

171 : 퓨즈박스 173 : 카운터171: fuse box 173: counter

175 : 디코딩부 177 : 타임 디코더175: decoding unit 177: time decoder

179 : 레벨 디코더 180 : 워드라인 전압 발생회로179: level decoder 180: word line voltage generating circuit

190 : 워드라인 드라이버190: Wordline Driver

본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 프로그램 속도를 향상시킬 수 있는 불휘발성 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.The present invention relates to a nonvolatile semiconductor memory device, and more particularly, to a nonvolatile memory device capable of improving a program speed and a program method thereof.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(volatile semiconductor memory device)와 불 휘발성 반도체 메모리 장치(non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불 휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불 휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 불 휘발성 반도체 메모리 장치 중에서 플래시 메모리는 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다. 특히, 낸드형(NAND-type) 플래시 메모리는 다른 플래시 메모리에 비해 집적도가 매우 높은 장점을 가진다. Semiconductor memory devices are largely classified into volatile semiconductor memory devices and non-volatile semiconductor memory devices. The volatile semiconductor memory device has a high reading and writing speed, but the stored content disappears when the external power supply is cut off. On the other hand, nonvolatile semiconductor memory devices retain their contents even when the external power supply is interrupted. Therefore, the nonvolatile semiconductor memory device is used to store contents to be preserved regardless of whether or not power is supplied. Among the nonvolatile semiconductor memory devices, the flash memory has a high degree of integration, which is very advantageous for application to a large capacity auxiliary memory device. In particular, NAND-type flash memory has an advantage of having a very high degree of integration compared to other flash memories.

도 1은 일반적인 낸드형 플래시 메모리 장치의 구성을 보여주는 도면이다. 도 1을 참조하면, 플래시 메모리 장치는 메모리 셀 어레이(110), 행 디코더 회로(120), 및 페이지 버퍼 회로(130)를 포함한다. 메모리 셀 어레이(110)의 행(row)들은 행 디코더 회로(120)에 의해서 구동되고, 열(column)들은 페이지 버퍼 회로(130)에 의해서 구동된다.1 is a diagram illustrating a configuration of a general NAND flash memory device. Referring to FIG. 1, a flash memory device includes a memory cell array 110, a row decoder circuit 120, and a page buffer circuit 130. Rows of the memory cell array 110 are driven by the row decoder circuit 120, and columns are driven by the page buffer circuit 130.

메모리 셀 어레이(110)는 복수 개의 메모리 셀 블록들로 구성된다. 각 메모리 셀 블록은 복수 개의 메모리 셀 스트링들("낸드 스트링들")을 포함하며, 각각의 셀 스트링은 메모리 셀들로서의 기능을 수행하는 복수 개의 플로팅 게이트 트랜지스터들(M0-Mn-1)을 포함한다. 각 스트링의 플로팅 게이트 트랜지스터들(M0-Mn-1)의 채널들은, 스트링 선택 트랜지스터(SST)의 채널과 그라운드 선택 트랜지스터(GST)의 채널 사이에 직렬로 연결된다. The memory cell array 110 is composed of a plurality of memory cell blocks. Each memory cell block includes a plurality of memory cell strings (“NAND strings”), and each cell string includes a plurality of floating gate transistors M0-M n-1 that function as memory cells. Include. The channels of the floating gate transistors M0-M n-1 of each string are connected in series between the channel of the string select transistor SST and the channel of the ground select transistor GST.

메모리 셀 어레이(110)의 각 블록에는 스트링 선택 라인(String Select Line: SSL), 그라운드 선택 라인(Ground Select Line: GSL), 복수 개의 워드라인들(WL0-WLn-1), 그리고 복수 개의 비트라인들(BL0-BLn-1)이 구비된다. 스트링 선택 라인(SSL)은 복수 개의 스트링 선택 트랜지스터들(SST)의 게이트들과 공통으로 연결된다. 각 워드라인(WL0-WLn-1)은 복수 개의 대응하는 플로팅 게이트 트랜지스터들(M0-Mn-1)의 제어 게이트들과 공통으로 연결된다. 그라운드 선택 라인(GSL)은 복수 개의 그라운드 선택 트랜지스터들(GST)의 게이트들과 공통으로 연결된다. 각 비트라인 (BL0, ..., 또는 BLn-1)은 대응하는 하나의 셀 스트링과 연결된다. 그리고, 상기 그라운드 선택 라인(GSL), 상기 워드라인들(WL0-WLn-1), 및 상기 스트링 선택 라인(SSL)은 대응하는 블록 선택 트랜지스터들(BST)을 통해 대응하는 선택 신호들(GS, Si0-Sin-1, SS)을 각각 받아들인다. 상기 블록 선택 트랜지스터들(BST)은 행 디코더 회로(120)에 포함되며, 블록 선택 제어 신호(BS)에 의해서 공통으로 제어되도록 연결된다. Each block of the memory cell array 110 includes a string select line (SSL), a ground select line (GSL), a plurality of word lines (WL0-WL n-1 ), and a plurality of bits. Lines BL0-BL n-1 are provided. The string select line SSL is connected to the gates of the string select transistors SST in common. Each word line WL0-WL n-1 is connected to the control gates of the plurality of corresponding floating gate transistors M0-M n-1 in common. The ground select line GSL is connected to the gates of the plurality of ground select transistors GST in common. Each bit line BL0, ..., or BL n-1 is connected with a corresponding one cell string. The ground select line GSL, the word lines WL0-WL n-1 , and the string select line SSL are corresponding to the select signals GS through corresponding block select transistors BST. , Si0-Si n-1 , and SS) are respectively accepted. The block select transistors BST are included in the row decoder circuit 120 and are connected to be commonly controlled by the block select control signal BS.

행 디코더 회로(120)는 행 어드레스 정보에 따라 워드라인들(WL0-WLn-1) 중 하나의 워드라인을 선택하고, 선택된 워드라인과 비선택된 워드라인들로 각 동작 모드에 따른 워드라인 전압들을 공급한다. 예를 들면, 행 디코더 회로(120)는 프로그램 동작 모드시 선택된 워드라인으로 프로그램 전압(program voltage)을 공급하고, 비선택된 워드라인들로 패스 전압(pass voltage)을 공급한다. 그리고, 행 디코더 회로(120)는 읽기 동작 모드시 선택된 워드라인으로 접지 전압(GND)을 공급하고, 비선택된 워드라인들로 읽기 전압(read voltage)을 공급한다. 이를 위해 행 디코더 회로(120)는 워드라인 드라이버(미 도시됨)로부터 선택 신호들(Si0-Sin-1)을 입력받는다. 그리고, 행 디코더 회로(120)는 입력된 선택 신호들(Si0-Sin-1)을 대응되는 워드라인들(WL0-WLn-1)에게 제공한다. 상기 선택 신호들(Si0-Sin-1)은 프로그램 전압, 패스 전압, 그리고 읽기 전압 중 적어도 어느 하나에 해당되는 전압 레벨을 가지며, 대응되는 워드라인들(WL0-WLn-1)에게 워드라인 전압으로서 제공된다. The row decoder circuit 120 selects one word line among the word lines WL0-WL n-1 according to the row address information, and the word line voltage according to each operation mode with the selected word line and the unselected word lines. Feed them. For example, the row decoder circuit 120 supplies a program voltage to a selected word line in a program operation mode and a pass voltage to unselected word lines. The row decoder circuit 120 supplies a ground voltage GND to a selected word line in a read operation mode and a read voltage to unselected word lines. For this purpose, the row decoder circuit 120 receives selection signals Si0-Si n-1 from a word line driver (not shown). The row decoder circuit 120 provides the input selection signals Si0-Si n-1 to the corresponding word lines WL0-WL n-1 . The selection signals Si0-Si n-1 have a voltage level corresponding to at least one of a program voltage, a pass voltage, and a read voltage, and word lines to corresponding word lines WL0-WL n-1 . It is provided as a voltage.

메모리 셀 어레이(110) 상에 배열된 비트라인들(BL0-BLn-1)은 페이지 버퍼 회로(130)에 전기적으로 연결된다. 페이지 버퍼 회로(130)에는 비트라인들(BL0-BLn-1)에 각각 대응하는 페이지 버퍼들이 제공될 수 있으며, 각각의 페이지 버퍼는 한 쌍의 비트라인들을 공유하도록 구현될 수도 있다. 페이지 버퍼 회로(130)는 프로그램 동작 모드시 프로그램될 데이터에 따라 비트라인들(BL0-BLn-1)로 전원 전압(또는, 프로그램 금지 전압: program-inhibited voltage) 또는 접지 전압(또는, 프로그램 전압: program voltage)을 각각 공급한다. 그리고, 페이지 버퍼 회로(130)는 읽기/검증 동작 모드시 비트라인들(BL0-BLn-1)을 통해 선택된 워드라인의 메모리 셀들로부터 데이터를 감지한다. 페이지 버퍼 회로(130)의 감지 동작을 통해 메모리 셀이 프로그램된 셀인지 소거된 셀인지 여부가 확인된다. The bit lines BL0-BL n-1 arranged on the memory cell array 110 are electrically connected to the page buffer circuit 130. The page buffer circuit 130 may be provided with page buffers corresponding to the bit lines BL0-BL n-1 , and each page buffer may be implemented to share a pair of bit lines. The page buffer circuit 130 may supply a power supply voltage (or a program-inhibited voltage) or a ground voltage (or a program voltage) to bit lines BL0-BL n-1 according to data to be programmed in a program operation mode. Supply program voltage respectively. In addition, the page buffer circuit 130 detects data from memory cells of the selected word line through the bit lines BL0-BL n-1 in the read / verify operation mode. The sensing operation of the page buffer circuit 130 determines whether the memory cell is a programmed cell or an erased cell.

잘 알려진 바와 같이, 낸드형 플래시 메모리의 메모리 셀은 F-N 터널링 전류(Fowler-Nordheim tunneling current)를 이용하여 소거 및 프로그램된다. 낸드형 플래시 EEPROM의 소거 및 프로그램 방법들은 미국특허공보 5,473,563호에 "NONVOLATILE SEMICONDUCTOR MEMORY"라는 제목으로, 미국특허공보 5,696,717호에 "NONVOLATILE INTEGRATED CIRCUIT MEMORY DEVICES HAVING ADJUSTABLE ERASE/PROGRAM THRESHOLD VOLTAGE VERIFICATION CAPABILITY"라는 제목으로 각각 게재되어 있다. 한편, 플래시 메모리 장치는 메모리 셀들의 문턱 전압 산포를 정확하게 제어하기 위해, 증가형 스텝 펄스 프로그래밍(incremental step pulse programming: ISPP) 방식에 의해 프로그램된다. ISPP 방식에 따라 프로그램 전압을 생성하는 회로의 예는, 미국특허공보 5,642,309호에 "AUTO-PROGRAM CIRCUIT IN A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE"라는 제목으로 게재되어 있다. As is well known, memory cells of a NAND flash memory are erased and programmed using Fowler-Nordheim tunneling current. Methods of erasing and programming NAND-type flash EEPROMs are titled " NONVOLATILE SEMICONDUCTOR MEMORY" in US Patent Publication No. 5,473,563, and " NONVOLATILE INTEGRATED CIRCUIT MEMORY DEVICES HAVING ADJUSTABLE ERASE ERASE / PROVITY THIS CASE " in US Patent Publication No. 5,473,563. Each is published. Meanwhile, the flash memory device is programmed by an incremental step pulse programming (ISPP) scheme in order to accurately control threshold voltage distribution of memory cells. An example of a circuit for generating a program voltage according to the ISPP method is disclosed in US Patent Publication No. 5,642,309 entitled "AUTO-PROGRAM CIRCUIT IN A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE" .

도 2는 증가형 스텝 펄스 프로그램(ISPP) 스킴에 따라 프로그램되는 일반적인 낸드형 플래시 메모리 장치의 프로그램 전압의 변화를 보여주는 도면이다.2 is a diagram illustrating a change in program voltage of a general NAND flash memory device programmed according to an incremental step pulse program (ISPP) scheme.

도 1 및 도 2를 참조하면, 데이터를 메모리 셀 어레이에 저장하기 위해서는, 먼저 데이터 로딩 명령이 플래시 메모리에 주어지고, 어드레스 및 데이터가 플래시 메모리에 연속적으로 입력된다. 일반적으로, 프로그램될 데이터는 바이트 또는 워드 단위로 페이지 버퍼 회로(130)로 순차적으로 전달된다. 프로그램될 데이터 즉, 한 페이지 분량의 데이터가 모두 페이지 버퍼 회로(130)에 로드되면, 페이지 버퍼 회로(130)에 보관된 데이터는 프로그램 명령에 따라 메모리 셀 어레이(110)의 선택된 페이지의 메모리 셀들에 동시에 프로그램된다. 1 and 2, in order to store data in a memory cell array, a data loading command is first given to a flash memory, and an address and data are continuously input to the flash memory. In general, data to be programmed is sequentially delivered to the page buffer circuit 130 in bytes or words. When all data to be programmed, that is, one page of data, is loaded into the page buffer circuit 130, the data stored in the page buffer circuit 130 is stored in the memory cells of the selected page of the memory cell array 110 according to a program command. It is programmed at the same time.

일반적으로, 데이터가 프로그램되는 사이클은 복수 개의 프로그램 루프들로 이루어지며, 각각의 프로그램 루프는 프로그램 구간(P)과 프로그램 검증 구간(V)으로 구분된다. 프로그램 구간(P)에서는, 잘 알려진 방식에 따라 메모리 셀들이 주어진 바이어스 조건하에서 프로그램된다. ISPP 프로그래밍 방식에서는 프로그램 루프들이 반복됨에 따라 프로그램 전압(Vpgm1-Vpgm5)이 단계적으로 증가한다. 프로그램 전압(Vpgm2-Vpgm5)은, 소정의 초기 프로그램 전압(Vpgm1)으로부터 매 프로그램 루프마다 정해진 증가분(△Vpgm)만큼 증가하게 된다. 선택된 워드라인(WL0-WLn -1)으로 인가되는 각각의 프로그램 전압(Vpgm1-Vpgm5)은, 각 프로그램 루프에 대하여 일정 시간 동안(t) 일정한 레벨로 제공된다. 프로그램 검증 구간(V)에서는 메모리 셀들이 원하는 문턱 전압까지 프로그램되었는 지의 여부가 검증된다. 정해진 횟수 내에서 메모리 셀들이 모두 프로그램될 때까지 상술한 프로그램 루프들이 반복적으로 수행된다. 프로그램 검증 동작은 읽혀진 데이터가 외부로 출력되지 않는다는 점을 제외하면 읽기 동작과 실질적으로 동일하다.In general, a cycle in which data is programmed is composed of a plurality of program loops, and each program loop is divided into a program section P and a program verify section V. FIG. In the program period P, memory cells are programmed under a given bias condition in a well known manner. In the ISPP programming method, the program voltages Vpgm1-Vpgm5 increase in stages as the program loops are repeated. The program voltages Vpgm2-Vpgm5 increase from the predetermined initial program voltage Vpgm1 by a predetermined increment DELTA Vpgm for every program loop. Each program voltage Vpgm1-Vpgm5 applied to the selected word lines WL0-WL n −1 is provided at a constant level for a predetermined time (t) for each program loop. In the program verifying period V, whether the memory cells have been programmed to a desired threshold voltage is verified. The program loops described above are repeatedly performed until all memory cells are programmed within a predetermined number of times. The program verify operation is substantially the same as the read operation except that the read data is not output to the outside.

일반적으로, 각각의 프로그램 루프에서 프로그램 전압(Vpgm1-Vpgm5)이 인가되는 시간(t)은, 프로그램 오류를 방지하기 위해 최악의 조건(worst case), 예를 들면 각각의 프로그램 구간(P)에서 프로그램 전압(Vpgm1-Vpgm5)에 도달하는 시간(이하, "라이징 타임"이라 칭함)이 가장 긴 경우의 프로그램 시간을 기준으로 설정된다. 이와 같은 경우, 비록 짧은 라이징 타임을 필요로 하는 프로그램 전압들이라 하더라도 프로그램 시간이 길게 할당되어, 전체 프로그램 시간에 낭비가 발생하게 된다. In general, the time t at which the program voltages Vpgm1-Vpgm5 are applied in each program loop is determined in a worst case, for example in each program interval P, in order to prevent program errors. The time at which the voltages Vpgm1-Vpgm5 are reached (hereinafter, referred to as "rising time") is set based on the program time when it is the longest. In such a case, even if the program voltages require a short rising time, the program time is allocated long, which wastes the entire program time.

따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 프로그램 시간을 단축할 수 있는 불휘발성 메모리 장치 및 그것의 워드라인 전압 제어 방법을 제공하는 데 있다.Accordingly, it is an object of the present invention to provide a nonvolatile memory device and a wordline voltage control method thereof, which are proposed to solve the above-mentioned problems and can shorten a program time.

상술한 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명에 따른 불휘발성 메모리 장치는, 복수 개의 메모리 셀들을 갖는 메모리 셀 어레이; 그리고 복수 개의 프로그램 루프들 각각에 대해 상기 메모리 셀들로 인가될 프로그램 전압 의 레벨과 상기 프로그램 전압이 인가되는 시간을 결정하는 워드라인 전압 제어회로를 포함하며, 상기 워드라인 전압 제어회로는 초기 프로그램 전압의 레벨을 설정하는 초기레벨 설정부; 상기 초기 프로그램 전압의 레벨을 초기값으로 하여 상기 프로그램 전압의 발생을 제어하는 스텝 제어 신호의 발생 횟수를 카운트하는 카운터; 그리고 상기 카운트 값에 응답해서, 상기 프로그램 루프들 각각에 적용될 상기 프로그램 전압의 레벨과, 상기 프로그램 전압이 인가될 시간을 결정하는 디코딩부를 포함하는 것을 특징으로 한다.According to a feature of the present invention for achieving the above object, a nonvolatile memory device according to the present invention, a memory cell array having a plurality of memory cells; And a word line voltage control circuit configured to determine a level of a program voltage to be applied to the memory cells and a time when the program voltage is applied to each of the plurality of program loops, wherein the word line voltage control circuit is configured to determine an initial program voltage. An initial level setting unit for setting a level; A counter for counting the number of occurrences of the step control signal for controlling the generation of the program voltage by setting the level of the initial program voltage as an initial value; And a decoding unit configured to determine a level of the program voltage to be applied to each of the program loops and a time to which the program voltage is applied in response to the count value.

이 실시예에 있어서, 상기 초기레벨 설정부는, 퓨즈 옵션에 의해 상기 초기 프로그램 전압의 레벨을 설정하는 복수 개의 퓨즈들을 포함하는 것을 특징으로 한다.In this embodiment, the initial level setting unit, characterized in that it comprises a plurality of fuses for setting the level of the initial program voltage by the fuse option.

이 실시예에 있어서, 상기 프로그램 전압의 레벨이 증가할수록 상기 프로그램 전압이 인가되는 시간은 증가하는 것을 특징으로 한다.In this embodiment, the time for which the program voltage is applied increases as the level of the program voltage increases.

상술한 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명에 따른 불휘발성 메모리 장치는, 워드라인들 및 비트라인들의 교차 영역에 배열된 메모리 셀들을 갖는 메모리 셀 어레이; 상기 메모리 셀들에 대한 프로그램 동작이 정상적으로 수행되었는지 여부를 검증하는 프로그램 검증회로; 상기 프로그램 검증회로의 검증 결과에 응답해서 다음 프로그램 루프에 적용될 프로그램 전압의 발생을 제어하는 스텝 펄스 신호를 발생하는 제어로직; 그리고 상기 스텝 펄스 신호와 소정의 초기 프로그램 전압에 응답해서, 상기 프로그램 전압의 레벨과 상기 프로그램 전압이 인가되는 시간을 결정하는 워드라인 전압 제어회로를 포함하는 것을 특징으로 한다.According to a feature of the present invention for achieving the above object, a nonvolatile memory device according to the present invention comprises a memory cell array having memory cells arranged in the cross region of the word lines and bit lines; A program verifying circuit for verifying whether a program operation on the memory cells is normally performed; A control logic for generating a step pulse signal for controlling generation of a program voltage to be applied to a next program loop in response to a verification result of the program verification circuit; And a word line voltage control circuit configured to determine a level of the program voltage and a time when the program voltage is applied in response to the step pulse signal and a predetermined initial program voltage.

이 실시예에 있어서, 상기 워드라인 전압 제어회로는, 상기 초기 프로그램 전압의 레벨을 설정하는 초기레벨 설정부; 상기 초기 프로그램 전압의 레벨을 초기값으로 하여 상기 스텝 제어 신호의 발생 횟수를 카운트하는 카운터; 그리고 상기 카운트 값에 응답해서, 각각의 프로그램 루프에 적용될 상기 프로그램 전압의 레벨과, 상기 프로그램 전압이 인가될 시간을 결정하는 디코딩부를 포함하는 것을 특징으로 한다.In this embodiment, the word line voltage control circuit, the initial level setting unit for setting the level of the initial program voltage; A counter for counting the number of occurrences of the step control signal by setting the level of the initial program voltage as an initial value; And a decoding unit configured to determine a level of the program voltage to be applied to each program loop and a time to which the program voltage is applied in response to the count value.

이 실시예에 있어서, 상기 초기레벨 설정부는, 퓨즈 옵션에 의해 상기 초기 프로그램 전압의 레벨을 설정하는 복수 개의 퓨즈들을 포함하는 것을 특징으로 한다.In this embodiment, the initial level setting unit, characterized in that it comprises a plurality of fuses for setting the level of the initial program voltage by the fuse option.

이 실시예에 있어서, 상기 프로그램 전압의 레벨이 증가할수록 상기 프로그램 전압이 인가되는 시간은 증가하는 것을 특징으로 한다.In this embodiment, the time for which the program voltage is applied increases as the level of the program voltage increases.

이 실시예에 있어서, 상기 워드라인 전압 제어회로에서 결정된 레벨을 갖는 프로그램 전압을 발생하는 워드라인 전압 발생회로; 그리고 상기 워드라인 전압 발생회로로부터 발생된 상기 프로그램 전압을 상기 결정된 인가 시간 동안 대응되는 워드라인으로 제공하는 워드라인 드라이버를 더 포함하는 것을 특징으로 한다.In this embodiment, the word line voltage generation circuit for generating a program voltage having a level determined by the word line voltage control circuit; And a word line driver for providing the program voltage generated from the word line voltage generation circuit to a corresponding word line for the determined application time.

상술한 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명에 따른 불휘발성 메모리 장치의 워드라인 전압 제어 방법은, 초기 프로그램 전압의 레벨을 설정하는 단계; 상기 초기 프로그램 전압을 카운터의 초기값으로서 세팅하는 단계; 상기 카운터를 이용하여 각각의 프로그램 루프에 적용될 프로그램 전압의 발생을 제어하는 스텝 제어 신호의 발생 횟수를 카운트하는 단계; 그리고 상기 카운트 값에 응답해서, 각각의 프로그램 루프에 적용될 프로그램 전압의 레벨과, 상기 프로그램 전압이 인가될 시간을 결정하는 단계를 포함하는 것을 특징으로 한다.According to a feature of the present invention for achieving the above object, the word line voltage control method of a nonvolatile memory device according to the present invention comprises the steps of setting the level of the initial program voltage; Setting the initial program voltage as an initial value of a counter; Counting the number of occurrences of the step control signal for controlling generation of program voltage to be applied to each program loop using the counter; And in response to the count value, determining a level of a program voltage to be applied to each program loop and a time for which the program voltage is to be applied.

이 실시예에 있어서, 상기 초기 프로그램 전압의 레벨은 퓨즈 옵션에 의해 설정되는 것을 특징으로 한다.In this embodiment, the level of the initial program voltage is set by the fuse option.

이 실시예에 있어서, 상기 프로그램 전압의 레벨이 증가할수록 상기 프로그램 전압이 인가되는 시간은 증가하는 것을 특징으로 한다.In this embodiment, the time for which the program voltage is applied increases as the level of the program voltage increases.

(실시예)(Example)

이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 신규한 불휘발성 메모리 장치 및 그것의 워드라인 전압 제어 방법은, 프로그램 전압의 초기 레벨과, 각 프로그램 루프에 대응되는 프로그램 전압의 발생을 제어하는 스텝 제어 신호(STEPi)에 응답해서, 각각의 프로그램 루프에서 프로그램 전압이 인가되는 시간을 조절한다. 그 결과, 각각의 프로그램 루프에서 인가되는 프로그램 전압의 레벨에 따라 프로그램 전압이 인가되는 시간이 조절되어, 프로그램 시간을 효과적으로 줄일 수 있게 된다. The novel nonvolatile memory device and the wordline voltage control method thereof according to the present invention each respond to an initial level of a program voltage and a step control signal STEPi for controlling generation of a program voltage corresponding to each program loop. Adjusts the time for which the program voltage is applied in the program loop. As a result, the time for which the program voltage is applied is adjusted according to the level of the program voltage applied in each program loop, thereby effectively reducing the program time.

도 3은 본 발명의 실시예에 따른 불휘발성 메모리 장치(100)의 블록도로서, 낸드형 플래시 메모리 장치의 구성이 예시적으로 설명되었다. 3 is a block diagram of a nonvolatile memory device 100 according to an embodiment of the present invention, and the configuration of the NAND flash memory device has been exemplarily described.

도 3을 참조하면, 본 발명에 따른 불 휘발성 메모리 장치(100)는, 메모리 셀 어레이(110), 행 디코더 회로(120)(도면에는, 'X-DEC'로 표기됨), 페이지 버퍼 회로(130), 데이터 입출력 버퍼 회로(140), 패스/페일 검증회로(150), 제어로직 (160), 워드라인 전압 제어회로(170), 워드라인 전압 발생회로(180), 그리고 워드라인 드라이버(190)를 포함한다. 도 3에 도시된 메모리 셀 어레이(110), 행 디코더 회로(120) 및 페이지 버퍼 회로(130)의 구성 및 기능은 도 1과 동일하다. 따라서, 이들에 대해서는 도 1과 동일한 참조 번호를 부가하였고, 중복되는 설명은 생략하기로 한다. Referring to FIG. 3, the nonvolatile memory device 100 according to the present invention includes a memory cell array 110, a row decoder circuit 120 (denoted as 'X-DEC' in the drawing), a page buffer circuit ( 130, the data input / output buffer circuit 140, the pass / fail verification circuit 150, the control logic 160, the word line voltage control circuit 170, the word line voltage generation circuit 180, and the word line driver 190. ). The configuration and function of the memory cell array 110, the row decoder circuit 120, and the page buffer circuit 130 shown in FIG. 3 are the same as those of FIG. 1. Therefore, the same reference numerals as in FIG. 1 have been added to them, and a redundant description will be omitted.

도 3에서, 행 디코더 회로(120)는 행 어드레스 정보에 따라 메모리 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택하고, 워드라인 전압 발생 회로(180)로부터 제공되는 워드라인 전압을 선택된 행으로 전달한다. 워드라인 전압 발생 회로(180)에서 제공되는 워드라인 전압으로는 프로그램 전압, 패스 전압, 그리고 읽기 전압 등이 있다. 상기 워드라인 전압은 워드라인 전압 발생 회로(180)에서 행 디코더 회로(120)로 직접 인가되지 않고, 워드라인 드라이버(190)를 통해서 각 행에 대응되는 워드라인 전압과 인가 시점이 조절된 후, 행 디코더 회로(120)에게 선택 신호(Si) 형태로 인가된다. 상기 선택 신호들(Si)은 프로그램 전압, 패스 전압, 그리고 읽기 전압 중 적어도 어느 하나에 해당되는 전압 레벨을 가지며, 대응되는 워드라인들에게 워드라인 전압으로서 제공된다. In FIG. 3, the row decoder circuit 120 selects any one of the memory blocks of the memory cell array 110 according to the row address information, and selects the word line voltage provided from the word line voltage generation circuit 180. To pass. The word line voltages provided by the word line voltage generation circuit 180 include a program voltage, a pass voltage, and a read voltage. The word line voltage is not directly applied from the word line voltage generation circuit 180 to the row decoder circuit 120, but after the word line voltage corresponding to each row and the application time point are adjusted through the word line driver 190. The row decoder circuit 120 is applied in the form of a selection signal Si. The selection signals Si have a voltage level corresponding to at least one of a program voltage, a pass voltage, and a read voltage, and are provided as word line voltages to corresponding word lines.

페이지 버퍼 회로(130)는 복수 개의 페이지 버퍼들로 구성된다. 페이지 버퍼 회로(130)는 제어로직(160)에 의해 제어되며, 각각의 페이지 버퍼는 동작 모드에 따라 감지 증폭기의 기능과, 기입 드라이버의 기능을 수행한다. 읽기 동작시 페이지 버퍼 회로(130)로부터 읽혀진 데이터는 데이터 입출력 버퍼 회로(140)를 통해 외부로 출력되는 반면, 검증 동작시 읽혀진 데이터는 패스/페일 검증 회로(150)로 제공된다. 페이지 버퍼 회로(130)는 프로그램 동작시 메모리 셀 어레이(110)에 쓰일 데이터를 데이터 입출력 버퍼 회로(140)를 통해 입력받고, 입력된 데이터에 따라 비트라인들을 프로그램 전압(예를 들면, 접지 전압) 또는 프로그램 금지 전압(예를 들면, 전원 전압)으로 대응되는 열을 각각 구동한다.The page buffer circuit 130 is composed of a plurality of page buffers. The page buffer circuit 130 is controlled by the control logic 160. Each page buffer performs a function of a sense amplifier and a write driver according to an operation mode. The data read from the page buffer circuit 130 in the read operation is output to the outside through the data input / output buffer circuit 140, while the data read in the verify operation is provided to the pass / fail verify circuit 150. The page buffer circuit 130 receives data to be used for the memory cell array 110 through a data input / output buffer circuit 140 during a program operation, and sets bit lines according to the input data to program voltages (eg, ground voltages). Alternatively, each of the columns corresponding to the program inhibit voltage (for example, the power supply voltage) is driven.

패스/페일 검증회로(150)는 제어로직(160)의 제어에 응답해서 각 프로그램 루프의 검증 구간(V)에서 선택된 페이지의 메모리 셀들이 모두 프로그램되었는 지의 여부를 검증하고, 검증된 결과(P/F)를 제어로직(160)로 출력한다. 제어로직(160)은 불휘발성 메모리 장치(100)의 전반적인 프로그램 동작을 제어한다. The pass / fail verification circuit 150 verifies whether all memory cells of the selected page are programmed in the verification section V of each program loop in response to the control of the control logic 160, and verifies the verified result (P / F) is output to the control logic 160. The control logic 160 controls the overall program operation of the nonvolatile memory device 100.

제어로직(160)은 입출력 핀들(I/Oi)을 통해 입력되는 프로그램 명령(CMD)과 패스/페일 검증회로(150)의 프로그램 검증 결과(P/F)에 응답해서, 인에이블 신호(EN)와 프로그램 스텝 코드(STEPi)를 발생한다. 인에이블 신호(EN)는 워드라인 전압 발생회로(180)를 활성화시키는데 사용되고, 프로그램 스텝 코드(STEPi)는 각각의 프로그램 루프 동안에 인가될 프로그램 전압(Vpgm)의 레벨을 단계적으로 증가시키는데 사용된다. Control logic 160 enables signal EN in response to a program command CMD input through input / output pins I / Oi and a program verification result P / F of pass / fail verification circuit 150. And program step code STEPi. The enable signal EN is used to activate the word line voltage generation circuit 180, and the program step code STEPi is used to step up the level of the program voltage Vpgm to be applied during each program loop.

아래에서 상세히 설명되겠지만, 워드라인 전압 제어회로(170)는 그 내부에 퓨즈 박스가 구비되어 있어 프로그램 전압(Vpgm)의 초기 레벨을 설정해 준다. 전압 제어회로(170)는 설정된 프로그램 전압(Vpgm)의 초기 레벨과 프로그램 스텝 코드(STEPi)에 응답해서, 각각의 프로그램 루프 동안 인가될 프로그램 전압의 레벨(Vpgm_LEVEL)을 결정하고, 상기 프로그램 전압(Vpgm)이 인가되는 시간을 제어하는 제어 신호(PGM_EX_TIME)를 발생한다. As will be described in detail below, the word line voltage control circuit 170 is provided with a fuse box therein to set an initial level of the program voltage Vpgm. The voltage control circuit 170 determines the level of the program voltage Vpgm_LEVEL to be applied during each program loop in response to the initial level of the set program voltage Vpgm and the program step code STEPi, and the program voltage Vpgm. ) Generates a control signal (PGM_EX_TIME) for controlling the time that is applied.

워드라인 전압 발생회로(180)는 제어로직(160)으로부터 발생된 인에이블 신호(EN)에 의해서 활성화된다. 워드라인 전압 발생회로(180)는 워드라인 전압 제어회로(170)로부터 발생된 프로그램 전압 레벨(Vpgm_LEVEL)을 받아들여 프로그램 전압(Vpgm)을 발생한다. 비록 도면에는 도시되지 않았지만, 워드라인 전압 발생회로(180)는 프로그램 전압(Vpgm) 이외에 패스 전압 등의 고전압들을 워드라인 전압으로서 발생한다. 이를 위해 워드라인 전압 발생회로(180)는 고전압 발생회로로 잘 알려져 있는 전하 펌프 회로와, 프로그램 전압(Vpgm)이 일정한 레벨로 발생될 수 있도록 상기 전하 펌프 회로의 펌핑 동작을 제어하는 레귤레이터를 포함하도록 구성될 수 있다. 이 경우, 레귤레이터는 워드라인 전압 제어회로(170)로부터 발생된 프로그램 전압 레벨(Vpgm_LEVEL)과, 전하 펌프 회로로부터 발생된 프로그램 전압(Vpgm)의 레벨을 비교하여, 전하 펌프 회로의 펌핑 동작을 제어한다.The word line voltage generation circuit 180 is activated by the enable signal EN generated from the control logic 160. The word line voltage generation circuit 180 receives the program voltage level Vpgm_LEVEL generated from the word line voltage control circuit 170 to generate the program voltage Vpgm. Although not shown in the drawing, the word line voltage generation circuit 180 generates high voltages, such as a pass voltage, as the word line voltage in addition to the program voltage Vpgm. To this end, the word line voltage generation circuit 180 includes a charge pump circuit, which is well known as a high voltage generation circuit, and a regulator for controlling the pumping operation of the charge pump circuit so that the program voltage Vpgm can be generated at a constant level. Can be configured. In this case, the regulator compares the level of the program voltage level Vpgm_LEVEL generated from the word line voltage control circuit 170 with the level of the program voltage Vpgm generated from the charge pump circuit to control the pumping operation of the charge pump circuit. .

워드라인 전압 드라이버(190)는 워드라인 전압 발생 회로(180)로부터 프로그램 전압(Vpgm)과 패스 전압 등을 받아들이고, 행 디코더 회로(120)로 제공될 복수 개의 선택 신호들(SS, Si, GS)을 출력한다. 워드라인 전압 드라이버(190)로부터 출력되는 선택 신호들(Si)은 사실상 대응되는 워드라인으로 인가되는 워드라인 전압에 해당된다. 상기 워드라인 전압에는 선택된 워드라인으로 제공될 프로그램 전압과, 비선택된 워드라인으로 인가될 패스 전압 등이 포함된다. 본 발명에 따른 워드라인 전압 드라이버(190)는 프로그램 전압(Vpgm)에 대응되는 선택 신호(Si)를 발생함에 있어서, 제어로직(160)으로부터 발생된 제어 신호(PGM_EX_TIME)의 제어를 받는다. 제어 신호(PGM_EX_TIME)가 활성화되는 구간은, 프로그램 전압(Vpgm)의 초기 레벨과 대응되는 스텝 제어 신호(STEPi)의 카운트 결과에 따라 결정된다. The word line voltage driver 190 receives the program voltage Vpgm and the pass voltage from the word line voltage generation circuit 180, and selects the plurality of selection signals SS, Si, and GS to be provided to the row decoder circuit 120. Outputs The selection signals Si output from the word line voltage driver 190 correspond to word lines voltages applied to the corresponding word lines. The word line voltage includes a program voltage to be provided to a selected word line, a pass voltage to be applied to an unselected word line, and the like. The word line voltage driver 190 according to the present invention is controlled by the control signal PGM_EX_TIME generated from the control logic 160 in generating the selection signal Si corresponding to the program voltage Vpgm. The period in which the control signal PGM_EX_TIME is activated is determined according to the count result of the step control signal STEPi corresponding to the initial level of the program voltage Vpgm.

여기서, 각각의 프로그램 루프에 적용되는 프로그램 전압(Vpgm)의 레벨은 해당 프로그램 전압(Vpgm)의 라이징 타임과도 밀접한 관계가 있다. 예를 들면, 프로그램 전압(Vpgm)의 레벨이 높아질수록 라이징 타임은 길어지게 되고, 프로그램 전압(Vpgm)의 레벨이 낮아질수록 라이징 타임은 짧아지게 된다. 따라서, 본 발명에서는 바로 이와 같은 프로그램 전압의 레벨에 따른 라이징 타임의 관계를 이용하여 해당 프로그램 전압의 인가 시간을 조절한다. 예를 들면, 프로그램 전압(Vpgm)의 레벨이 높아질수록 길어진 라이징 타임을 고려하여 프로그램 전압(Vpgm)의 인가 시간을 길게 조절한다. 그리고, 프로그램 전압(Vpgm)의 레벨이 낮아질수록 짧아진 라이징 타임을 고려하여 프로그램 전압(Vpgm)의 인가 시간을 짧게 조절한다. 그 결과, 프로그램의 신뢰성을 보장하면서도 프로그램 시간을 효과적으로 단축시킬 수 있게 된다. 특히, 본 발명에 따른 프로그램 전압 인가 방식은, 퓨즈 옵션 등에 의해 각각의 불휘발성 메모리 장치마다 서로 다르게 설정될 수 있는 프로그램 전압의 초기 레벨이 반영되기 때문에, 프로그램 전압의 레벨에 따라서 프로그램 전압 인가 시간을 보다 정확하게 제어할 수 있게 된다.Here, the level of the program voltage Vpgm applied to each program loop is closely related to the rising time of the program voltage Vpgm. For example, the higher the level of the program voltage Vpgm, the longer the rising time, and the lower the level of the program voltage Vpgm, the shorter the rising time. Therefore, in the present invention, the application time of the program voltage is adjusted by using the relationship of the rising time according to the level of the program voltage. For example, as the level of the program voltage Vpgm increases, the application time of the program voltage Vpgm is adjusted in consideration of the longer rising time. As the level of the program voltage Vpgm decreases, the application time of the program voltage Vpgm is shortened in consideration of the shortened rising time. As a result, it is possible to effectively shorten the program time while ensuring the reliability of the program. In particular, in the program voltage application method according to the present invention, since the initial level of the program voltage that can be set differently for each of the nonvolatile memory devices is reflected by the fuse option or the like, the program voltage application time depends on the level of the program voltage. More precise control.

도 4는 도 3에 도시된 제어로직(160)의 상세 블록도이다. 4 is a detailed block diagram of the control logic 160 shown in FIG.

도 4를 참조하면, 본 발명에 따른 제어로직(160)은 제어 회로(161), 루프 카운터(163), 및 디코더(165)를 포함한다. Referring to FIG. 4, the control logic 160 according to the present invention includes a control circuit 161, a loop counter 163, and a decoder 165.

제어 회로(161)는, 프로그램 명령(CMD)에 응답하여 워드라인 전압 발생회로(180)를 활성화시키고, 프로그램 사이클의 각 프로그램 루프 동안 페이지 버퍼 회 로(130)의 동작을 제어한다. 제어 회로(161)는 패스/페일 검출부(150)로부터의 패스/페일 신호(P/F)에 응답하여 카운트-업 신호(CNT_UP)를 활성화시킨다. 예를 들면, 패스/페일 신호(P/F)가 감지 증폭부(130)로부터 출력되는 데이터 값들 중 적어도 하나가 패스 데이터 값을 갖지 않을 경우(즉, 현재의 프로그램 루프의 프로그램 동작이 올바르게 수행되지 않은 경우), 제어 회로(161)는 카운트-업 신호(CNT_UP)를 활성화시킨다. 그리고, 현재의 프로그램 루프의 프로그램 동작이 올바르게 수행된 경우, 제어 회로(161)는 카운트-업 신호(CNT_UP)를 비활성화시키고, 프로그램 사이클을 종료한다.The control circuit 161 activates the word line voltage generation circuit 180 in response to the program command CMD and controls the operation of the page buffer circuit 130 during each program loop of the program cycle. The control circuit 161 activates the count-up signal CNT_UP in response to the pass / fail signal P / F from the pass / fail detector 150. For example, when the pass / fail signal P / F does not have a pass data value among at least one of the data values output from the sense amplifier 130 (that is, the program operation of the current program loop is not performed correctly). If not), the control circuit 161 activates the count-up signal CNT_UP. When the program operation of the current program loop is correctly performed, the control circuit 161 deactivates the count-up signal CNT_UP and ends the program cycle.

루프 카운터(163)는, 제어 회로(161)로부터 발생된 카운트-업 신호(CNT_UP)에 응답하여 프로그램 루프 횟수를 카운트한다. 디코더(165)는, 루프 카운터(163)의 출력을 디코딩하여 스텝 제어 신호들(STEPi)(i=0-n)을 발생한다. 스텝 제어 신호들(STEPi)은 프로그램 루프 횟수(즉, 루프 카운터(163)의 카운트 결과)가 증가됨에 따라 순차적으로 활성화 된다. 활성화된 스텝 제어 신호들(STEPi)은 워드라인 전압 제어회로(170)로 입력된다. The loop counter 163 counts the number of program loops in response to the count-up signal CNT_UP generated from the control circuit 161. The decoder 165 decodes the output of the loop counter 163 to generate step control signals STEPi (i = 0-n). The step control signals STEPi are sequentially activated as the number of program loops (that is, the count result of the loop counter 163) is increased. The activated step control signals STEPi are input to the word line voltage control circuit 170.

도 5는 도 3에 도시된 워드라인 전압 제어회로(170)의 상세 구성을 보여주는 블록도이다. 5 is a block diagram showing a detailed configuration of the word line voltage control circuit 170 shown in FIG.

도 5를 참조하면, 본 발명에 따른 워드라인 전압 제어회로(170)는 퓨즈박스(171), 카운터(173), 및 디코딩부(175)를 포함한다. 그리고, 디코딩부(175)는 레벨 디코더(177)와 타임 디코더(179)를 포함한다.Referring to FIG. 5, the word line voltage control circuit 170 according to the present invention includes a fuse box 171, a counter 173, and a decoding unit 175. The decoding unit 175 includes a level decoder 177 and a time decoder 179.

퓨즈박스(171)는 워드라인으로 인가될 프로그램 전압(Vpgm)의 초기값 (PGM_START_LEVEL, 이하 '초기 프로그램 전압'이라 칭함)을 설정하는 초기레벨 설정부로서의 기능을 수행하며, 복수 개의 퓨즈들(또는 퓨즈에 대응되는 옵션 회로들)을 포함한다. 퓨즈 박스(171)에 포함되어 있는 복수 개의 퓨즈들이 컷팅되는 조합에 의해서, 초기 프로그램 전압(PGM_START_LEVEL)이 설정된다. 도 5에서는 퓨즈박스(171)가 1개인 경우가 도시되어 있으나, 복수 개의 퓨즈박스들이 구비될 수도 있다. 퓨즈 박스(171)에서 설정된 초기 프로그램 전압(PGM_START_LEVEL)은 카운터(173)의 초기값으로서 제공된다. 상기 초기 프로그램 전압(PGM_START_LEVEL)은 불휘발성 메모리 장치마다 각기 다르게 설정될 수 있다. 이는 메모리 장치들 사이에 존재하는 동작 특성의 차이에서 비롯된다. 본 발명에서는 이와 같이 각각의 메모리 장치마다 다르게 설정된 초기 프로그램 전압(PGM_START_LEVEL)을 프로그램 전압의 레벨과 프로그램 전압의 인가 시간을 조절하는데 사용한다. 따라서, 각각의 메모리 장치에 대해 프로그램 전압이 인가되는 시간을 보다 정확하게 조절할 수 있게 된다.The fuse box 171 functions as an initial level setting unit for setting an initial value PGM_START_LEVEL (hereinafter referred to as an initial program voltage) of a program voltage Vpgm to be applied to a word line, and includes a plurality of fuses (or Optional circuits corresponding to the fuse). The initial program voltage PGM_START_LEVEL is set by a combination in which a plurality of fuses included in the fuse box 171 are cut. In FIG. 5, one fuse box 171 is illustrated, but a plurality of fuse boxes may be provided. The initial program voltage PGM_START_LEVEL set in the fuse box 171 is provided as an initial value of the counter 173. The initial program voltage PGM_START_LEVEL may be set differently for each nonvolatile memory device. This is due to the difference in operating characteristics present between the memory devices. In the present invention, the initial program voltage PGM_START_LEVEL set differently for each memory device is used to adjust the level of the program voltage and the application time of the program voltage. Therefore, it is possible to more accurately adjust the time for which the program voltage is applied to each memory device.

카운터(173)는, 퓨즈 박스(171)에서 설정된 초기 프로그램 전압(PGM_START_LEVEL)을 카운터(173)의 초기값으로서 세팅한다. 그리고 나서, 제어로직(160)에 의해 스텝 제어 신호들(STEPi)(i=0-n)이 순차적으로 활성화될 때마다 카운트업 동작을 수행한다. 카운터(173)에 의해 카운트 된 결과(CNT)는, 활성화된 스텝 제어 신호들(STEPi)(i=0-n)의 발생 횟수에 대응된다. 상기 카운트 결과(CNT)는 디코딩부(175)에 구비되어 있는 레벨 디코더(177)와 타임 디코더(179)로 입력된다. 레벨 디코더(177)는 카운터(173)의 카운트 결과(CNT)를 디코딩하여 프로그램 전압 의 레벨(Vpgm_LEVEL)을 결정한다. 그리고, 타임 디코더(179)는 카운터(173)에 의해 카운트 된 결과(CNT)를 디코딩하여 프로그램 전압의 인가 시간을 제어하는 제어신호(PGM_EX_TIME)를 발생한다. 여기서, 디코딩된 프로그램 전압의 레벨(Vpgm_LEVEL)은 소정의 초기 프로그램 전압(PGM_START_LEVEL)으로부터 매 프로그램 루프마다 정해진 증가분(△Vpgm)만큼 증가하도록 구성될 수도 있고, 각각의 프로그램 루프마다 전압 증가분(△Vpgm)의 양이 달라지도록 조절할 수도 있다.The counter 173 sets the initial program voltage PGM_START_LEVEL set in the fuse box 171 as an initial value of the counter 173. Thereafter, the control logic 160 performs a count-up operation whenever the step control signals STEPi (i = 0-n) are sequentially activated. The result CNT counted by the counter 173 corresponds to the number of occurrences of the activated step control signals STEPi (i = 0-n). The count result CNT is input to the level decoder 177 and the time decoder 179 included in the decoding unit 175. The level decoder 177 decodes the count result CNT of the counter 173 to determine the level of the program voltage Vpgm_LEVEL. The time decoder 179 decodes the result CNT counted by the counter 173 and generates a control signal PGM_EX_TIME that controls the application time of the program voltage. Here, the level Vpgm_LEVEL of the decoded program voltage may be configured to increase from the predetermined initial program voltage PGM_START_LEVEL by a predetermined increment ΔVpgm for every program loop, or a voltage increment ΔVpgm for each program loop. You can also adjust the amount to vary.

레벨 디코더(177)에 의해 결정된 프로그램 전압의 레벨(Vpgm_LEVEL)은, 워드라인 전압 발생회로(180)로 입력된다. 워드라인 전압 발생회로(180)는, 레벨 디코더(177)에 의해 결정된 전압 레벨(Vpgm_LEVEL)을 갖는 프로그램 전압(Vpgm)을 발생한다. 워드라인 전압 발생회로(180)로부터 발생된 프로그램 전압(Vpgm)과, 타임 디코더(179)로부터 발생된 제어신호(PGM_EX_TIME)는 워드라인 드라이버(190)로 제공된다. 워드라인 드라이버(190)는 제어신호(PGM_EX_TIME)가 활성화된 구간 동안 프로그램 전압(Vpgm)을 행 디코더 회로(120)에게 선택 신호(Si)로서 출력한다. The level Vpgm_LEVEL of the program voltage determined by the level decoder 177 is input to the word line voltage generation circuit 180. The word line voltage generation circuit 180 generates a program voltage Vpgm having the voltage level Vpgm_LEVEL determined by the level decoder 177. The program voltage Vpgm generated from the word line voltage generation circuit 180 and the control signal PGM_EX_TIME generated from the time decoder 179 are provided to the word line driver 190. The word line driver 190 outputs the program voltage Vpgm as the selection signal Si to the row decoder circuit 120 during the period in which the control signal PGM_EX_TIME is activated.

도 6은 본 발명에 따른 워드라인 전압 제어 방법을 보여주는 흐름도이다. 도 6에는 워드라인 전압들 중 프로그램 전압을 제어하는 방법에 관한 것으로, 도 5에 도시된 워드라인 전압 제어회로(170)에서 수행되는 프로그램 전압의 레벨 결정 방법과, 프로그램 전압의 인가시간을 제어하는 방법이 도시되어 있다.6 is a flowchart illustrating a wordline voltage control method according to the present invention. 6 illustrates a method of controlling a program voltage among word line voltages. The method of determining a level of a program voltage performed by the word line voltage control circuit 170 shown in FIG. The method is shown.

도 5 및 도 6을 참조하면, 본 발명에 따른 워드라인 전압 제어 방법은 먼저 프로그램 전압의 초기값(즉, 초기 프로그램 전압(PGM_START_LEVEL))을 설정한다(S1710 단계). 상기 초기 프로그램 전압(PGM_START_LEVEL)은 테스트 동작시 복수 개의 퓨즈들을 커팅함에 의해 설정되며, 각각의 불휘발성 메모리 장치에 설정된 초기 프로그램 전압(PGM_START_LEVEL)은 각기 다른 값을 가질 수 있다.5 and 6, the word line voltage control method according to the present invention first sets an initial value of the program voltage (that is, an initial program voltage PGM_START_LEVEL) (step S1710). The initial program voltage PGM_START_LEVEL is set by cutting a plurality of fuses during a test operation, and the initial program voltage PGM_START_LEVEL set in each nonvolatile memory device may have a different value.

S1710 단계에서 설정된 초기 프로그램 전압(PGM_START_LEVEL)은 카운터(173)의 초기값으로서 세팅된다(S1730 단계). 카운터(173)는 프로그램 루프가 진행됨에 따라 제어로직(160)에 의해 순차적으로 활성화된 스텝 제어 신호들(STEPi)(i=0-n)에 응답해서 카운트업 동작을 수행한다(S1740 단계). 카운터(173)에 의해 카운트 된 결과(CNT)는, 디코딩부(175)에 구비되어 있는 레벨 디코더(177)와 타임 디코더(179)로 입력된다. 디코딩부(175)는 상기 카운트 결과(CNT)를 디코딩하여 각각의 프로그램 루프에 적용된 프로그램 전압의 레벨(Vpgm_LEVEL)과, 상기 프로그램 전압이 워드라인으로 인가되는 시간을 결정한다(S1750 단계). S1750 단계에서 결정된 프로그램 전압의 레벨(Vpgm_LEVEL)과 프로그램 전압의 인가 시간에 따라서, 각각의 프로그램 루프에 대응되는 프로그램 전압이 선택된 워드라인으로 인가된다.The initial program voltage PGM_START_LEVEL set in step S1710 is set as an initial value of the counter 173 (step S1730). The counter 173 performs a count up operation in response to the step control signals STEPi (i = 0-n) sequentially activated by the control logic 160 as the program loop proceeds (step S1740). The result CNT counted by the counter 173 is input to the level decoder 177 and the time decoder 179 included in the decoding unit 175. The decoding unit 175 decodes the count result CNT to determine the level Vpgm_LEVEL of the program voltage applied to each program loop and the time when the program voltage is applied to the word line (step S1750). According to the level of the program voltage Vpgm_LEVEL determined in operation S1750 and the application time of the program voltage, the program voltage corresponding to each program loop is applied to the selected word line.

앞에서 설명한 바와 같이, 본 발명에 따른 프로그램 전압 인가 방식은, 퓨즈 옵션 등에 의해 각각의 불휘발성 메모리 장치마다 서로 다르게 설정된 초기 프로그램 전압(PGM_START_LEVEL)과, 각각의 프로그램 루프에 대응되는 스텝 제어 신호들(STEPi)에 응답해서 프로그램 전압의 레벨(Vpgm_LEVEL)과 프로그램 전압의 인가 시간을 제어한다. 그 결과, 각각의 프로그램 루프마다 최적의 프로그램 전압 인가 시간이 적용될 수 있게 되어, 프로그램에 소요되는 시간이 줄어들게 된다. As described above, the program voltage application method according to the present invention includes an initial program voltage PGM_START_LEVEL set differently for each nonvolatile memory device by a fuse option, and step control signals STEPi corresponding to each program loop. ), The program voltage level Vpgm_LEVEL and the application time of the program voltage are controlled. As a result, an optimum program voltage application time can be applied to each program loop, thereby reducing the time required for the program.

도 7은 본 발명에 따른 불휘발성 메모리 장치(100)의 프로그램 전압 및 프로그램 전압의 인가 시간의 변화를 보여주는 도면으로, ISPP 프로그램 스킴을 따르는 낸드형 플래시 메모리 장치의 프로그램 전압 및 프로그램 전압의 인가 시간의 변화가 도시되어 있다.FIG. 7 is a diagram illustrating a change in application time of a program voltage and a program voltage of the nonvolatile memory device 100 according to the present invention, and illustrates the application time of the program voltage and the program voltage of the NAND flash memory device according to the ISPP program scheme. Change is shown.

도 2 및 도 7을 참조하면, 종래의 불휘발성 메모리 장치는 프로그램 전압이 인가되는 시간(t)이 획일적인 반면, 본 발명에 따른 불휘발성 메모리 장치(100)는 각각의 프로그램 구간(P1-P5)에 대해 프로그램 전압의 인가 시간(t1-t5)이 각각 다름을 알 수 있다.Referring to FIGS. 2 and 7, the conventional nonvolatile memory device has a uniform time t when a program voltage is applied, whereas the nonvolatile memory device 100 according to the present invention has a respective program period P1-P5. It can be seen that the application time (t1-t5) of the program voltage is different with respect to.

예를 들면, 프로그램 구간(P1)의 프로그램 전압의 인가 시간(t1) 보다는 프로그램 구간(P2)의 프로그램 전압의 인가 시간(t2) 길고, 프로그램 구간(P2)의 프로그램 전압의 인가 시간(t2) 보다는 프로그램 구간(P3)의 프로그램 전압의 인가 시간(t3) 길다. 즉, 프로그램 전압의 인가 시간(t1-t5)은 대응되는 프로그램 전압(Vpgm1-Vpgm5)의 레벨과 비례하며, 각각의 프로그램 전압(Vpgm1-Vpgm5)의 레벨은 해당 프로그램 전압의 라이징 타임과도 비례한다. 예를 들면, 프로그램 전압(Vpgm1-Vpgm5)의 레벨이 높아질수록 라이징 타임이 길어지게 되므로, 프로그램 전압의 인가 시간(t1-t5)은 길어지게 된다. 반대로, 프로그램 전압(Vpgm1-Vpgm5)의 레벨이 낮아질수록 라이징 타임은 짧아지게 되므로, 프로그램 전압의 인가 시간(t1-t5)은 짧아지게 된다.For example, the application time t2 of the program voltage in the program section P2 is longer than the application time t1 of the program voltage in the program section P1, and the application time t2 of the program voltage in the program section P2. The application time t3 of the program voltage of the program section P3 is long. That is, the application time t1-t5 of the program voltage is proportional to the level of the corresponding program voltage Vpgm1-Vpgm5, and the level of each program voltage Vpgm1-Vpgm5 is also proportional to the rising time of the corresponding program voltage. . For example, as the level of the program voltages Vpgm1-Vpgm5 increases, the rising time becomes longer, and thus, the application time t1-t5 of the program voltage becomes longer. On the contrary, as the level of the program voltages Vpgm1-Vpgm5 is lowered, the rising time becomes shorter, so that the application time t1-t5 of the program voltages becomes shorter.

이상과 같은 프로그램 전압의 인가 시간(t1-t5)의 제어는 각각의 불휘발성 메모리 장치마다 서로 다르게 설정될 수 있는 초기 프로그램 전압(PGM_START_LEVEL)을 반영한 것이다. 그러므로, 제조 공정상 불가피하게 발생되는 공정 변화 등에 의한 메모리 장치의 특성변화를 반영하여 프로그램 전압의 인가 시 간을 보다 정확하게 제어할 수 있게 된다. 그 결과, 프로그램의 신뢰도를 보장하면서도 불휘발성 메모리 장치의 프로그램 속도가 효율적으로 향상된다. The control of the application time t1-t5 of the program voltage as described above reflects the initial program voltage PGM_START_LEVEL that can be set differently for each nonvolatile memory device. Therefore, the application time of the program voltage can be more accurately controlled by reflecting the characteristic change of the memory device due to the process change inevitably generated in the manufacturing process. As a result, the program speed of the nonvolatile memory device is efficiently improved while ensuring the program reliability.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, optimal embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the present invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

이상과 같은 본 발명에 의하면, 불휘발성 메모리 장치의 각각의 동작 특성을 반영하여 각각의 프로그램 루프에 적용되는 프로그램 전압의 레벨과 프로그램 전압의 인가 시간을 조절할 수 있게 되어, 불휘발성 메모리 장치의 프로그램 성능이 향상된다.According to the present invention as described above, it is possible to adjust the level of the program voltage applied to each program loop and the application time of the program voltage to reflect the respective operating characteristics of the nonvolatile memory device, the program performance of the nonvolatile memory device This is improved.

Claims (11)

복수 개의 메모리 셀들을 갖는 메모리 셀 어레이; 그리고A memory cell array having a plurality of memory cells; And 복수 개의 프로그램 루프들 각각에 대해 상기 메모리 셀들로 인가될 프로그램 전압의 레벨과 상기 프로그램 전압이 인가되는 시간을 결정하는 워드라인 전압 제어회로를 포함하며,A word line voltage control circuit configured to determine a level of a program voltage to be applied to the memory cells and a time when the program voltage is applied to each of a plurality of program loops, 상기 워드라인 전압 제어회로는, The word line voltage control circuit, 초기 프로그램 전압의 레벨을 설정하는 초기레벨 설정부;An initial level setting unit for setting a level of an initial program voltage; 상기 초기 프로그램 전압의 레벨을 초기값으로 하여 상기 프로그램 전압의 발생을 제어하는 스텝 제어 신호의 발생 횟수를 카운트하는 카운터; 그리고A counter for counting the number of occurrences of the step control signal for controlling the generation of the program voltage by setting the level of the initial program voltage as an initial value; And 상기 카운트 값에 응답해서, 상기 프로그램 루프들 각각에 적용될 상기 프로그램 전압의 레벨과, 상기 프로그램 전압이 인가될 시간을 결정하는 디코딩부를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.And a decoder configured to determine a level of the program voltage to be applied to each of the program loops and a time to which the program voltage is applied in response to the count value. 제 1 항에 있어서,The method of claim 1, 상기 초기레벨 설정부는, 퓨즈 옵션에 의해 상기 초기 프로그램 전압의 레벨을 설정하는 복수 개의 퓨즈들을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.The initial level setting unit includes a plurality of fuses for setting the level of the initial program voltage by a fuse option. 제 1 항에 있어서,The method of claim 1, 상기 프로그램 전압의 레벨이 증가할수록 상기 프로그램 전압이 인가되는 시간은 증가하는 것을 특징으로 하는 불휘발성 메모리 장치.The time for which the program voltage is applied increases as the level of the program voltage increases. 워드라인들 및 비트라인들의 교차 영역에 배열된 메모리 셀들을 갖는 메모리 셀 어레이;A memory cell array having memory cells arranged in an intersection region of word lines and bit lines; 상기 메모리 셀들에 대한 프로그램 동작이 정상적으로 수행되었는지 여부를 검증하는 프로그램 검증회로;A program verifying circuit for verifying whether a program operation on the memory cells is normally performed; 상기 프로그램 검증회로의 검증 결과에 응답해서 다음 프로그램 루프에 적용될 프로그램 전압의 발생을 제어하는 스텝 펄스 신호를 발생하는 제어로직; 그리고A control logic for generating a step pulse signal for controlling generation of a program voltage to be applied to a next program loop in response to a verification result of the program verification circuit; And 상기 스텝 펄스 신호와 소정의 초기 프로그램 전압에 응답해서, 상기 프로그램 전압의 레벨과 상기 프로그램 전압이 인가되는 시간을 결정하는 워드라인 전압 제어회로를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.And a word line voltage control circuit configured to determine a level of the program voltage and a time at which the program voltage is applied in response to the step pulse signal and a predetermined initial program voltage. 제 4 항에 있어서,The method of claim 4, wherein 상기 워드라인 전압 제어회로는,The word line voltage control circuit, 상기 초기 프로그램 전압의 레벨을 설정하는 초기레벨 설정부;An initial level setting unit for setting a level of the initial program voltage; 상기 초기 프로그램 전압의 레벨을 초기값으로 하여 상기 스텝 제어 신호의 발생 횟수를 카운트하는 카운터; 그리고A counter for counting the number of occurrences of the step control signal by setting the level of the initial program voltage as an initial value; And 상기 카운트 값에 응답해서, 각각의 프로그램 루프에 적용될 상기 프로그램 전압의 레벨과, 상기 프로그램 전압이 인가될 시간을 결정하는 디코딩부를 포함하 는 것을 특징으로 하는 불휘발성 메모리 장치.And a decoding unit configured to determine a level of the program voltage to be applied to each program loop and a time to which the program voltage is applied in response to the count value. 제 5 항에 있어서,The method of claim 5, 상기 초기레벨 설정부는, 퓨즈 옵션에 의해 상기 초기 프로그램 전압의 레벨을 설정하는 복수 개의 퓨즈들을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.The initial level setting unit includes a plurality of fuses for setting the level of the initial program voltage by a fuse option. 제 4 항에 있어서,The method of claim 4, wherein 상기 프로그램 전압의 레벨이 증가할수록 상기 프로그램 전압이 인가되는 시간은 증가하는 것을 특징으로 하는 불휘발성 메모리 장치.The time for which the program voltage is applied increases as the level of the program voltage increases. 제 4 항에 있어서,The method of claim 4, wherein 상기 워드라인 전압 제어회로에서 결정된 레벨을 갖는 프로그램 전압을 발생하는 워드라인 전압 발생회로; 그리고A word line voltage generation circuit for generating a program voltage having a level determined by the word line voltage control circuit; And 상기 워드라인 전압 발생회로로부터 발생된 상기 프로그램 전압을 상기 결정된 인가 시간 동안 대응되는 워드라인으로 제공하는 워드라인 드라이버를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.And a word line driver configured to provide the program voltage generated from the word line voltage generation circuit to a corresponding word line for the determined application time. 초기 프로그램 전압의 레벨을 설정하는 단계;Setting a level of an initial program voltage; 상기 초기 프로그램 전압을 카운터의 초기값으로서 세팅하는 단계;Setting the initial program voltage as an initial value of a counter; 상기 카운터를 이용하여 각각의 프로그램 루프에 적용될 프로그램 전압의 발생을 제어하는 스텝 제어 신호의 발생 횟수를 카운트하는 단계; 그리고Counting the number of occurrences of the step control signal for controlling generation of program voltage to be applied to each program loop using the counter; And 상기 카운트 값에 응답해서, 각각의 프로그램 루프에 적용될 프로그램 전압의 레벨과, 상기 프로그램 전압이 인가될 시간을 결정하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 워드라인 전압 제어 방법.And in response to the count value, determining a level of a program voltage to be applied to each program loop and a time at which the program voltage is to be applied. 제 9 항에 있어서,The method of claim 9, 상기 초기 프로그램 전압의 레벨은 퓨즈 옵션에 의해 설정되는 것을 특징으로 하는 불휘발성 메모리 장치의 워드라인 전압 제어 방법.And the level of the initial program voltage is set by a fuse option. 제 9 항에 있어서,The method of claim 9, 상기 프로그램 전압의 레벨이 증가할수록 상기 프로그램 전압이 인가되는 시간은 증가하는 것을 특징으로 하는 불휘발성 메모리 장치의 워드라인 전압 제어 방법.The time period for applying the program voltage increases as the level of the program voltage increases, Word line voltage control method of a nonvolatile memory device, characterized in that.
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KR101046743B1 (en) * 2008-12-24 2011-07-05 주식회사 하이닉스반도체 Method for recording the number of times of program operation of nonvolatile memory device and nonvolatile memory device
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