KR20080060156A - 반도체 메모리 장치 및 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 구동 전원을 위한 전지의 경시적 열화에 따른 전지의 교환 작업을 하지 않고, SRAM이나 플립플롭 회로(flip-flop circuit)의 데이터를 유지하고, 리더로부터의 전력이 공급되지 않거나, 또는 부족한 동안에도 SRAM로 데이터를 유지하는 반도체 메모리 장치 및 상기 반도체 메모리 장치를 구비하는 반도체 장치를 제공하는 것을 과제로 한다. SRAM 셀과, 워드 선을 통하여 SRAM 셀과 접속된 디코더(decoder)와, 데이터 선을 통하여 SRAM 셀과 접속된 판독/기록 회로와, SRAM 셀과 접속된 축전 수단을 형성하고, SRAM 셀에 데이터의 기록 또는 데이터의 판독이 행해질 때, 데이터 선을 통하여 축전 수단의 충전을 행한다.
Figure P1020070133162
RFID, RF 배터리, SRAM, 콘덴서, 전원

Description

반도체 메모리 장치 및 반도체 장치{SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은, 반도체 메모리 장치 및 상기 반도체 메모리 장치를 구비하고, 비접촉으로 통신을 행하는 반도체 장치에 관한 것이다.
근년, 전자계 또는 전파 등의 무선 통신을 이용한 개체 식별 기술이 주목을 모으고 있다. 특히, 무선 통신에 의하여 데이터의 교신을 행하는 반도체 장치로서, RFID(Radio Frequency Identification) 태그(tag)를 이용한 개체 식별 기술이 주목을 모으고 있다. RFID 태그(이하, 단순히 RFID라고 한다)는, IC(Integrated Circuit) 태그, RF 태그, 무선 태그, 전자 태그, IC 칩, 무선 칩, 트랜스폰더, 데이터 캐리어(Data Carrier)라고도 불린다. RFID를 사용한 개체 식별 기술은 개개의 대상물의 생산, 관리 등에 이용되기 시작하고 있고, 개인 인증에의 응용도 기대되고 있다.
RFID에는, 데이터를 보존하거나, ID를 보존하거나, 또는 통신상태를 보존하기 위하여, 메모리가 사용된다. 또한, RFID에 CPU를 탑재하는 경우, 프로그램을 격납하거나 작업 변수를 격납하기 위하여 RFID에 메모리가 탑재된다. 메모리에는 ROM(Read Only Memory)이나 EEPROM(Electrically Erasable Programmable Read Only Memory)이나 SRAM(Static Random Access Memory)이 사용된다(예를 들면, 비특허문헌 1).
또한, RFID를 구성하는 컨트롤 회로는 일반적으로, 순서 회로를 포함하고, 순서 회로를 구성하는 플립플롭 회로는 SRAM과 같은 구조이다.
RFID는 전원을 내장하는지, 리더(리더/라이터, 송신기(transmitter)라고도 불린다)로부터 전원 공급되는지에 따라, 정보를 포함한 전자파를 송신할 수 있는 액티브 타입(능동 타입)의 RFID와, 리더로부터의 전파 또는 전자파(반송파)의 전력을 이용하여 구동하는 패시브 타입(수동 타입)의 RFID의 2개의 타입으로 나눌 수 있다. 이들 중에서, 액티브 타입의 RFID에 있어서는, RFID를 구동하기 위한 전원을 내장하고, 전원으로서 전지를 구비하여 구성된다. 또한, 패시브 타입에 있어서는, RFID를 구동하기 위한 전원을 리더로부터의 전자파(반송파)의 전력을 이용하여 형성하고, 전지를 구비하지 않는 구성을 실현한다.
[비특허문헌 1] “RFID 핸드북 제 2 판 비접촉 IC 카드의 원리와 그 응용” 일간공업신문사(日刊工業新聞), Klaus Frinkenzeller 저(著), 소프트 공학연구소 번역, 243페이지 내지 271페이지
RFID에 메모리로서 SRAM을 탑재하는 경우, 리더로부터 전력이 공급되지 않는 동안에 SRAM로 데이터를 유지하기 위하여 전원을 탑재하는 액티브 타입의 RFID로 할 필요가 있다. 그러나, 액티브 타입의 RFID의 경우, 개체 정보의 송수신, 송수신에 필요한 전파의 강도 설정에 따라, 전지는 경시적으로 소모(消耗)되고, 최종적으로는 개체 정보의 송수신에 필요한 전력을 발생할 수 없게 된다는 과제가 있다. 따라서, 구동용 전지를 구비한 액티브 타입의 RFID를 가지는 반도체 장치를 계속하여 사용하기 위해서는, 전지의 잔존 용량의 확인이나 전지를 교환하는 작업이 발생한다는 과제가 있었다. 또한, 구동용 전지를 탑재하는 경우, RFID의 크기의 소형화가 어려워지거나 전지의 내온 특성에 따라 RFID의 사용 상황이 제한될 우려가 있다.
본 발명은, 상기 문제를 감안하여, 구동 전원에 사용되는 전지의 경시적 열화에 따른 전지의 교환 작업을 하지 않고, SRAM이나 플립플롭 회로의 데이터를 유지하고, 리더로부터의 전력이 공급되지 않거나, 또는 리더로부터의 전력이 부족한 동안에도 SRAM로 데이터를 유지하는 반도체 메모리 장치 및 상기 반도체 메모리 장치를 구비한 반도체 장치를 제공하는 것을 과제로 한다.
본 발명의 반도체 메모리 장치는, SRAM 셀과, 워드 선을 통하여 SRAM 셀과 접속된 디코더와, 제 1 데이터 선 및 제 2 데이터 선을 통하여 SRAM 셀과 접속된 판독/기록 회로와, SRAM 셀과 접속된 축전 수단을 가지고, 축전 수단은, SRAM 셀을 통하여 제 1 데이터 선 또는 제 2 데이터 선으로부터 공급되는 전력을 충전한다. 또한, 축전 수단의 충전은, SRAM 셀에 데이터의 기록 또는 판독할 때에 행해지는 것을 특징으로 한다. 본 명세서에 있어서, SRAM 셀이란, SRAM형의 메모리 셀을 의 미한다.
또한, 본 발명의 반도체 메모리 장치는, 상기 구성에 있어서, SRAM 셀 및 축전 수단은 복수 형성되고, 복수의 SRAM 셀의 각각에 축전 수단이 형성된다.
본 발명의 반도체 장치는, 안테나 회로와, 안테나 회로를 통하여 공급되는 전력에 따라 구동하는 디코더 및 판독/기록 회로와, 디코더와 워드 선을 통하여 접속되며, 판독/기록 회로와 제 1 데이터 선 및 제 2 데이터 선을 통하여 접속된 SRAM 셀과, SRAM 셀에 접속된 축전 수단을 가지고, 축전 수단은, SRAM 셀을 통하여 제 1 데이터 선 또는 제 2 데이터 선으로부터 공급되는 전력을 충전한다.
또한, 본 발명의 반도체 장치는, 안테나 회로와, 안테나 회로를 통하여 공급되는 전력을 정류하여 출력하는 전원부와, 안테나 회로를 통하여 공급되는 전력에 의하여 구동하는 디코더 및 판독/기록 회로와, 디코더와 워드 선을 통하여 접속되며, 판독/기록 회로와 제 1 데이터 선 및 제 2 데이터 선을 통하여 접속된 SRAM 셀과, SRAM 셀에 접속된 축전 수단을 가지고, 축전 수단은, 전원부로부터 공급되는 전력 또는 SRAM 셀을 통하여 제 1 데이터 선 또는 제 2 데이터 선으로부터 공급되는 전력을 충전한다.
또한, 본 발명의 반도체 장치는, 상기 구성에 있어서, 축전 수단의 충전은, SRAM 셀에 데이터의 기록 또는 판독할 때에 행해지는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 상기 구성에 있어서, 안테나 회로를 통하여 외부로부터 공급되는 전력이 디코더 및 판독/기록 회로에 공급되지 않는 경우에도, SRAM 셀이 동작한다.
본 발명에 있어서, SRAM 셀을 구성하는 트랜지스터는 특히 한정되지 않는다. 비정질 규소나 다결정 규소로 대표되는 비단결정 반도체 막을 사용한 박막 트랜지스터(TFT), 반도체 기판이나 SOI 기판을 사용하여 형성되는 트랜지스터, MOS형 트랜지스터 등을 적용할 수 있고, 데이터의 유지 시간을 길게 하기 위하여 CMOS 구조를 취할 수 있는 소자인 것이 바람직하다. 또한, 트랜지스터가 배치되는 기판의 종류에 대해서도 특히 한정되지 않고, 예를 들면, 단결정 기판, SOI 기판, 유리 기판, 플라스틱 기판 등을 사용할 수 있다.
본 명세서에 있어서 SRAM은 플립플롭 회로를 포함한다.
본 발명을 사용함으로써, 리더로부터의 전력이 공급되지 않는 경우, 또는 리더로부터의 전력이 부족한 경우라도 SRAM 셀에서 데이터를 유지하는 반도체 메모리 장치를 제공할 수 있다. 또한, 데이터를 유지하기 위하여 ROM을 사용한 경우 재기록할 수 없지만, 본 발명의 반도체 메모리 장치를 사용함으로써, 데이터를 재기록하여 보존할 수 있다.
이하에, 본 발명의 실시형태를 도면에 의거하여 설명한다. 그러나, 본 발명은 많은 다른 모양으로 실시하는 것이 가능하고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 실시형태를 설명하기 위한 모든 도면에 있 어서, 동일 부분 또는 동일 기능을 가지는 부분에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 본 발명의 반도체 메모리 장치의 일례에 관하여 설명한다.
본 실시형태에서 나타내는 반도체 메모리 장치는, 데이터를 기억하기 위한 메모리로서, 축전 수단이 형성된 SRAM으로 구성된다. SRAM에 축전 수단을 형성함으로써, 외부로부터 전력이 공급되지 않는 경우(전원이 오프 상태의 경우)라도 데이터를 기억 유지할 수 있다. 이하에 그 구성, 동작에 대하여 도면을 참조하여 설명한다.
본 실시형태에서 나타내는 반도체 메모리 장치는, 디코더(122)와, 판독/기록 회로(123)와, SRAM 셀(121)을 복수 구비한 메모리 셀 어레이(120)를 가진다(도 1 참조).
디코더(122)는, SRAM 셀(121)과 워드 선(103)을 통하여 접속되고, SRAM 셀(121)을 선택한다. 또한, 판독/기록 회로(123)는, SRAM 셀(121)과 제 1 데이터 선(104) 및 제 2 데이터 선(105)을 통하여 접속되고, SRAM 셀(121)에 대하여 데이터의 기록 또는 판독을 행한다.
SRAM 셀(121)은, 워드 선(103), 제 1 데이터 선(104), 제 2 데이터 선(105) 및 축전 수단(102)과 접속된다. 축전 수단(102)은, SRAM 셀(121)과 전력의 수수(授受)를 행하는 기능을 가진다. 즉, 축전 수단(102)은, SRAM 셀(121)에 전력을 공급하는 경우나, SRAM 셀(121)을 통하여 제 1 데이터 선(104), 제 2 데이터 선(105)으로부터 전력을 공급하는 경우가 있다.
SRAM 셀(121)은, SRAM형 메모리 셀이고, 메모리 셀에의 정보의 기록, 재기록, 판독을 할 수 있고, 기억 유지 동작(리프레시)을 필요로 하지 않는 구성이면 어떤 구성으로 형성하여도 좋다. 이하에 도 2를 참조하여, SRAM 셀(121)의 구체적인 구성 및 동작에 대하여, CMOS에 의한 SRAM 셀을 예로 들어 설명한다. 물론, SRAM 셀은 6 트랜지스터형에 한정되지 않는다. 고저항 부하형(4 트랜지스터형)에 의한 SRAM 셀로 하여도 좋다.
도 2에 있어서, SRAM 셀(121)은, 제 1 트랜지스터(106) 내지 제 6 트랜지스터(111)를 가진다. 제 1 트랜지스터(106) 및 제 2 트랜지스터(107)는 선택 트랜지스터로서 기능한다. 또한, 제 3 트랜지스터(108)와 제 4 트랜지스터(109)는, 한쪽이 n채널형 트랜지스터(여기서는, 제 3 트랜지스터(108)), 다른 쪽이 p채널형 트랜지스터(여기서는, 제 4 트랜지스터(109))로서 상보적으로 조합된 CMOS를 구성한다. 마찬가지로, 제 5 트랜지스터(110)와 제 6 트랜지스터(111)는, 한쪽이 n채널형 트랜지스터(여기서는, 제 5 트랜지스터(110)), 다른 쪽이 p채널형 트랜지스터(여기서는, 제 6 트랜지스터(111))로서 상보적으로 조합된 CMOS를 구성한다.
제 1 트랜지스터(106)는, 게이트 전극이 워드 선(103)에 접속되고, 소스 전극 또는 드레인 전극의 한쪽이 제 1 데이터 선(104)에 접속되고, 다른 쪽이 제 3 트랜지스터(108)의 게이트 전극, 제 4 트랜지스터(109)의 게이트 전극, 제 5 트랜지스터(110)의 드레인 전극 및 제 6 트랜지스터(111)의 소스 전극 또는 드레인 전 극의 한 쪽에 접속된다. 또한, 여기서는, 제 1 트랜지스터(106)가 n채널형의 트랜지스터로 형성된 예를 나타낸다.
제 2 트랜지스터(107)는, 게이트 전극이 워드 선(103)에 접속되고, 소스 전극 또는 드레인 전극의 한쪽이 제 2 데이터 선(105)에 접속되고, 다른 쪽이 제 3 트랜지스터(108)의 드레인 전극, 제 4 트랜지스터(109)의 소스 전극 또는 드레인 전극의 한 쪽, 제 5 트랜지스터(110)의 게이트 전극 및 제 6 트랜지스터(111)의 게이트 전극에 접속된다. 또한, 여기서는, 제 2 트랜지스터(107)가 n채널형의 트랜지스터로 형성된 예를 나타낸다.
제 3 트랜지스터(108)는, n채널형의 트랜지스터이며, 게이트 전극이 제 4 트랜지스터(109)의 게이트 전극과 접속되고, 소스 전극이 그라운드에 접속되고, 드레인 전극이 제 4 트랜지스터(109)의 소스 전극 또는 드레인 전극의 다른 쪽과 접속된다. 또한, 제 4 트랜지스터(109)는, p채널형의 트랜지스터이며, 소스 전극 또는 드레인 전극의 한쪽이 축전 수단(102), 제 6 트랜지스터(111)의 소스 전극 또는 드레인 전극의 다른 쪽과 접속된다.
제 5 트랜지스터(110)는, n채널형 트랜지스터이며, 게이트 전극이 제 6 트랜지스터(111)의 게이트 전극과 접속되고, 소스 전극이 그라운드에 접속되고, 드레인 전극이 제 6 트랜지스터(111)의 소스 전극 또는 드레인 전극의 다른 쪽과 접속된다. 또한, 제 6 트랜지스터(111)는, p채널형의 트랜지스터이고, 소스 전극 또는 드레인 전극의 다른 쪽이 축전 수단(102)과 접속된다.
또한, 축전 수단(102)은, 전력을 충전 또는 공급할 수 있는 구성으로 하면 좋고, 콘덴서나 소형의 2차 전지를 사용할 수 있다. 콘덴서로서는, 활성탄, 풀러린, 카본 나노 튜브 등 비표면적이 큰 전극용 재료를 사용하는 것이 바람직하다. 콘덴서는 전지에 비교하여 구성이 단순하고 박막화나 적층화도 용이하다.
다음에, 도 2에 나타낸 SRAM 셀(121)의 동작에 대하여 설명한다. 또한, 여기서는, 제 4 트랜지스터(109)의 소스 전극 또는 드레인 전극의 한쪽, 제 6 트랜지스터(111)의 소스 전극 또는 드레인 전극의 한쪽, 축전 수단(102)의 접속 개소를 노드(101)로 한다. 또한, 제 1 트랜지스터(106)의 소스 전극 또는 드레인 전극의 다른 쪽, 제 3 트랜지스터(108)의 게이트 전극, 제 4 트랜지스터(109)의 게이트 전극, 제 5 트랜지스터(110)의 드레인 전극, 제 6 트랜지스터(111)의 소스 전극 또는 드레인 전극의 다른 쪽의 접속 개소를 노드(112)로 한다. 또한, 제 2 트랜지스터(107)의 소스 전극 또는 드레인 전극의 다른 쪽, 제 3 트랜지스터(108)의 드레인 전극, 제 4 트랜지스터(109)의 소스 전극 또는 드레인 전극의 다른 쪽, 제 5 트랜지스터(110)의 게이트 전극, 제 6 트랜지스터(111)의 게이트 전극의 접속 개소를 노드(113)로 한다.
우선, SRAM 셀(121)에 데이터를 기록하는 경우에 대하여 설명한다.
SRAM 셀(121)에 데이터의 기록이 행해질 때, 디코더(122) 및 판독/기록 회로(123)에는 전원(Vdd)이 공급된다. 예를 들면, 판독/기록 회로(123)로부터 기록 데이터(예를 들면, ‘1’)를 나타내는 신호를 출력하는 경우, 즉 제 1 데이터 선(104)의 전위를 하이(High), 제 2 데이터 선(105)을 로우(Low)로 하는 경우, 워드 선(103)을 하이로 하면, 제 1 트랜지스터(106) 및 제 2 트랜지스터(107)는 온(On) 상태가 되고, 노드 112의 전위는 하이, 노드 113의 전위는 로우가 된다. 이 때, 노드 101의 전위가 노드 112의 전위보다 낮은 경우, 제 6 트랜지스터(111)는, 소스 전극을 노드 112, 게이트 전극을 노드 113으로서 온 상태가 되고, 노드 101은 하이가 된다. 즉, 축전 수단(102)에 충전이 행해진다.
또한, 판독/기록 회로(123)로부터 기록 데이터(예를 들면, ‘0’)를 나타내는 신호를 출력하는 경우, 즉 제 1 데이터 선(104)의 전위를 로우, 제 2 데이터 선(105)을 하이로 하는 경우, 워드 선(103)을 하이로 하면, 제 1 트랜지스터(106) 및 제 2 트랜지스터(107)는 온 상태가 되고, 노드 112의 전위는 로우, 노드 113의 전위는 하이가 된다. 이 때, 노드 101의 전위가 노드 113의 전위보다 낮은 경우, 제 4 트랜지스터(109)는 소스 전극을 노드 113, 게이트 전극을 노드 112로서 온 상태가 되고, 노드 101은 하이가 된다. 즉, 축전 수단(102)에 충전이 행해진다.
다음에, SRAM 셀(121)로부터 데이터를 판독하는 경우에 대하여 설명한다.
SRAM 셀(121)로부터 데이터가 판독될 때에도, 디코더(122) 및 판독/기록 회로(123)에는 전원이 공급된다. 워드 선(103)의 전위가 하이가 되기 전에, 제 1 데이터 선(104) 및 제 2 데이터 선(105)의 전위가 프리차지(Precharge) 전위로 설정된다. 프리차지 전위는, 디코더(122)나 판독/기록 회로(123)의 전원 전위의 절반 정도로 설정된다. 워드 선(103)의 전위가 하이로 되면, 제 1 트랜지스터(106)의 제 2 트랜지스터(107)가 온 상태가 된다.
예를 들면, 노드 101의 전위가 프리차지 전위보다 높고, 노드 112가 하이인 경우, 제 1 데이터 선(104)의 전위가 상승하고, 제 2 데이터 선(105)의 전위는 로 우가 된다. 이 때, 판독/기록 회로(123)에 제 1 데이터 선(104)과 제 2 데이터 선(105)의 전위차를 판독하는 차동 증폭 회로를 사용함으로써, 제 2 데이터 선(105)보다 제 1 데이터 선(104)의 전위가 높은 것을 검출할 수 있다. 또한, 노드 101의 전위가 프리차지 전위보다 높고, 노드 113이 하이인 경우도 마찬가지로, 제 1 데이터 선(104)보다 제 2 데이터 선(105)의 전위가 높은 것을 검출할 수 있다.
노드 101의 전위가 프리차지 전위보다 낮고, 노드 112가 하이인 경우, 제 1 트랜지스터(106)와 제 6 트랜지스터(111)가 온 상태이므로, 전류가 제 1 데이터 선(104)으로부터 노드 112를 통과하여 노드 101에 흐르고, 노드 101의 전위는 상승한다. 따라서, 제 1 데이터 선(104)의 전위는 강하하고, 노드(101)의 전위와 제 1 데이터 선(104)의 전위가 균형이 잡힌 상태로 안정된다. 또한, 제 2 트랜지스터(107)와 제 3 트랜지스터(108)가 온 상태이므로, 제 2 데이터 선(105)의 전위는 로우가 된다. 또한, 이 경우에 있어서도, 제 1 데이터 선(104)의 전위는 강하하지만, 제 2 데이터 선(105)의 전위보다 높으므로, 차동 앰프 회로에 의하여 제 2 데이터 선(105)보다 제 1 데이터 선(104)의 전위가 높은 것을 검출할 수 있다. 또한, 노드 101의 전위가 프리차지 전위보다 낮고, 노드 113이 하이인 경우에도 마찬가지로, 제 1 데이터 선(104)보다 제 2 데이터 선(105)의 전위가 높은 것을 검출할 수 있다.
다음에, SRAM 셀(121)이 데이터를 유지하는 경우에 대하여 설명한다.
디코더(122) 및 판독/기록 회로(123)에 전원이 공급되는 경우, 워드 선의 전 위는 로우에 고정되고, 제 1 트랜지스터(106) 및 제 2 트랜지스터(107)는 오프(Off) 상태이다. 또한, 디코더(122) 및 판독/기록 회로(123)에 전원이 공급되지 않는 경우, 디코더(122) 및 판독/기록 회로(123) 등의 전위는 그라운드가 되고, 제 1 트랜지스터(106) 및 제 2 트랜지스터(107)는 오프 상태로 간주할 수 있다.
예를 들면, 노드 112가 하이이며, 노드 113이 로우인 경우, 제 3 트랜지스터(108)는, 온 상태가 되고, 노드 113은 로우를 유지한다. 제 6 트랜지스터(111)는 게이트 전극이 로우이므로 온 상태이지만, 노드 101과 노드 112가 양쪽 모두 하이인 경우에는 변화하지 않는다. 반대로, 노드 112가 로우이며, 노드 113이 하이인 경우, 제 4 트랜지스터(109)와 제 5 트랜지스터(110)가 온 상태이지만, 노드 101과 노드 113이 양쪽 모두 하이인 경우에는 변화하지 않는다.
이상과 같이, 본 실시형태에서 나타내는 반도체 메모리 장치는, 반도체 메모리 장치에 전원이 공급되는 경우에는 SRAM 셀(121)을 통하여 축전 수단(102)이 충전되고, 전원이 공급되지 않는 경우에는 축전 수단(102)이 방전됨으로써 SRAM 셀(121)에 전력이 공급되는 구성이 된다.
또한, 본 설명에 있어서 하이 상태는 반드시 디코더(122) 및 판독/기록 회로(123)의 전원 전위와 같은 전위가 아니다. 예를 들면, 데이터의 판독에 있어서, 노드 101의 전위가 프리차지 전위보다 낮은 경우, 노드 112는 하이 상태라도 전위는 프리차지 전위보다 낮다.
일반적으로, 종래의 SRAM 셀에 있어서는, 디코더(122)나 판독/기록 회로(123)에 공급되는 전원과 노드 101에 공급되는 전원은 같은 노드이므로, 반도체 메모리 장치에 전원이 공급되는 경우에는, 노드 112 또는 노드 113의 전위를 유지할 수 있지만, 전원이 공급되지 않게 되면, 노드 112 및 노드 113의 전위를 유지할 수 없다. 그러나, 본 실시형태에 나타낸 SRAM 셀(121)에서는, 반도체 메모리 장치에 전원이 공급되지 않는 경우에 있어서도, 축전 수단(102)이 방전함으로써, SRAM 셀(121)에 전력이 공급되므로, 데이터를 유지할 수 있다.
또한, 본 실시형태에서 나타내는 반도체 메모리 장치에 있어서, 데이터의 유지 시간을 길게 하기 위하여[때문에], 축전 수단(102)이 접속되는 노드 101는 디코더(122)나 판독/기록 회로(123)의 전원 노드와는 다른 노드이다. 즉, 축전 수단(102)은 디코더(122)나 판독/기록 회로(123)에 전원을 공급하지 않는다.
또한, 상기한 반도체 메모리 장치에 있어서, SRAM 셀(121)의 각각에 축전 수단(102)을 형성한 구성으로 하지만, 이것으로 한정되지 않는다. 예를 들면, 메모리 셀 어레이(120)에 형성된 SRAM 셀(121)에 있어서, 1행마다 축전 수단(102)을 형성한 구성으로 하여도 좋다(도 3 참조). 물론, 1행마다 축전 수단(102)을 형성한 구성, 어떤 블록마다 축전 수단(102)을 형성한 구성 또는 모든 SRAM 셀(121)에 공통적으로 하나의 축전 수단(102)을 형성한 구성으로 하여도 좋다. 이와 같이 형성함으로써, 축전 수단(102)을 형성하는 수를 저감할 수 있으므로, 메모리 셀 어레이(120)의 면적을 저감할 수 있다. 또한, 이와 같이 형성함으로써, 충전하는 축전 수단(102)의 수가 저감된다. 즉, 예를 들면, 2개의 SRAM 셀(121)에 하나의 축전 수단(102)을 형성한 구성인 경우, 한쪽의 SRAM 셀(121)에 데이터를 기록함으로써, 축전 수단(102)에 충전되면, 다른 쪽의 SRAM 셀(121)에 기억된 데이터는 DRAM에 있 어서 리프레시를 행한 것과 같이 데이터의 유지 시간을 연장하는 효과가 있다. 한편, 각각의 SRAM 셀(121)에 축전 수단(102)을 형성한 구성은, 복수의 SRAM 셀(121)에 하나의 축전 수단(102)을 형성한 구성에 비하여, 축전 수단에 콘덴서를 사용한 경우, 하나의 콘덴서의 용량을 작게 할 수 있으므로, 노드 101의 전위가 충분한 전위로 상승할 때까지의 시간이 짧다는 효과가 있다.
이상과 같이, 본 실시형태에서 나타내는 반도체 메모리 장치는, 리더로부터의 전력이 공급되지 않는 경우, 또는 리더로부터의 전력이 부족한 경우라도 SRAM 셀로 데이터를 유지할 수 있다. 또한, 데이터를 보존하기 위하여 마스크 ROM을 사용한 경우, 재기록할 수 없지만, 본 실시형태에서 나타내는 반도체 메모리 장치를 사용하므로써, 데이터를 재기록하여 보존할 수 있다. 또한, SRAM 셀의 전원을 유지하는 축전 수단의 전력을, SRAM 셀 이외의 회로에 공급하지 않는 구성으로 함으로써, 메모리 셀 이외의 회로에 전원을 공급하는 경우보다 전위를 유지하는 시간을 길게 할 수 있다. 또한, 본 실시형태에서 나타내는 메모리 구조를 사용함으로써, DRAM과 같은 리프레시 동작은 필요 없다.
또한, 본 실시형태에서 나타내는 반도체 메모리 장치의 구성은, 본 명세서의 다른 실시형태에 나타내는 구성과 자유롭게 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 상기 실시형태 1에서 나타내는 축전 수단이 형성된 SRAM을 구비하고, 무선통신에 의하여 데이터의 교신을 행하는 반도체 장치(RFID)에 대하여 도면을 참조하여 설명한다.
본 실시형태에서 나타내는 반도체 장치(200)는, 로직부(206)와, 아날로그부(215)를 가진다. 또한, 로직부(206)는, CPU(202)와, 마스크 ROM(203)과, SRAM(204)과, 컨트롤러(205)를 가진다. 아날로그부(215)는, 안테나 회로(224)와, 전원 회로(209)와, 리셋 회로(210)와, 클록 생성회로(211)와, 복조 회로(212)와, 변조 회로(213)와, 전원 관리회로(214)를 가진다. 또한, SRAM(204)은, 상기 실시형태 1에서 나타내는 구성이라면 좋고, 복수의 SRAM 셀(121)과, 축전 수단(102)을 가진다. 또한, 안테나 회로(224)는, 안테나(207)와, 공진 회로(208)를 가진다(도 4 참조).
컨트롤러(205)는, CPU 인터페이스(CPUIF)(216)와, 제어 레지스터(217)와, 코드 추출회로(218)와, 부호화 회로(219)로 구성된다. 또한, 도 4에서는, 간단하게 설명하기 위하여, 통신 신호를 수신 신호(220)와, 송신 신호(221)로 나누어 도시하지만, 실제로는, 양자는 일체로 된 신호이고, 반도체 장치(200) 및 리더의 사이에서 동시에 송수신된다. 수신 신호(220)는, 안테나(224)에서 수신된 후, 복조회로(212)에 의하여 복조된다. 또한, 송신 신호(221)는, 변조회로(213)에 의하여 변조된 후, 안테나(207)로부터 송신된다.
도 4에 있어서, 통신 신호에 의하여 형성되는 자계 중에 반도체 장치(200)를 두면, 안테나 회로(224)에 의하여, 유도 기전력이 생긴다. 유도 기전력은, 전원 회로(209)에 있어서의 전기 용량에 의하여 유지되고, 또한 전기 용량으로 전위가 안정화되어, 반도체 장치(200)의 각 회로에 전원 전압으로서 공급된다. 리셋 회로(210)는, 반도체 장치(200) 전체의 초기 리셋 신호를 생성한다. 예를 들면, 전 원 전압의 상승에 지연되어 상승하는 신호를 리셋 신호로서 생성한다. 클록 생성 회로(211)는, 전원 관리 회로(214)로부터 생성되는 제어 신호에 따라, 클록 신호의 주파수와 듀티비를 변경한다. 복조 회로(212)는, ASK 방식의 수신 신호(220)의 진폭의 변동을 "0"/"1"의 수신 데이터(222)로서 검출한다. 복조 회로(212)는, 예를 들면 로우 패스 필터(Low pass filter)로 한다. 또한, 변조 회로(213)는, 송신 데이터를 ASK 방식의 송신 신호(221)의 진폭을 변동시켜 송신한다. 예를 들면, 송신 데이터(223)가 "0"인 경우, 공진 회로(208)의 공진점을 변화시키고, 통신 신호의 진폭을 변화시킨다. 전원 관리회로(214)는, 전원 회로(209)로부터 로직부(206)에 공급되는 전원 전압 또는 로직부(206)에 있어서의 소비 전류를 감시하여, 클록 생성회로(211)에 있어서, 클록 신호의 주파수와 듀티비를 변경하기 위한 제어 신호를 생성한다.
다음에, 본 실시형테에 있어서의 반도체 장치의 동작을 설명한다. 유통 업계에 있어서 상품 관리를 행하는 경우, 어떤 장소를 언제 통과했는지는 중요한 정보이다. 또한, 이 위치 정보, 시간 정보는 소비자에게서 제조원, 상품에 대한 신뢰성을 얻을 수 있는 점으로서 들 수 있다. 리더에 의하여, 반도체 장치(200)에 탑재된 SRAM(204)에, 위치/시간 정보를 기록하는 경우에 대하여 이하에 설명한다.
우선, 리더로부터 송신된 수신 신호(220)에 의하여, 반도체 장치(200)가 수신 신호(220)를 수신하다. 수신 신호(220)에는 SRAM(204)에 기록하는 위치/시간 정보가 포함된다. 수신 신호(220)는, 복조 회로(212)에서 복조된 후, 코드 추출 회로(118)에서 제어 커맨드나 위치/시간 정보 등에 분해되어, 제어 레지스터(217) 에 격납된다. 여기서, 제어 커맨드는, 반도체 장치(200)의 응답을 지정하는 데이터이다. 예를 들면, 고유 ID 번호의 송신, 동작 정지, 암호 해독 등을 지정한다.
이어서, 로직부(206)에 있어서, CPU(202)가 마스크 ROM(203)에 격납된 기록용 프로그램 데이터를 기초로 SRAM(204)에 위치/시간 정보를 기록한다. 또한, 재기록 동작은 기록 동작과 같이, CPU(202)가 마스크 ROM(203)에 격납된 재기록용 프로그램 데이터를 기초로 SRAM(204)의 기억 데이터를 재기록한다. SRAM(204)에 한번 기록된 위치/시간 정보는 위치/시간 정보를 판독하기 위한 프로그램 데이터를 포함하는 수신 신호(220)를 반도체 장치(200)에 수신시킴으로써, 응답 신호를 얻을 수 있다.
SRAM(204)에 형성된 축전 수단(102)은, SRAM 셀(121)의 데이터 유지용의 전력 공급원으로서 기능한다.
또한, CPU(202)는, CPUIF(216)를 통하여 마스크 ROM(203), SRAM(204), 제어 레지스터(217)에 액세스한다. CPUIF(216)는, CPU(202)가 요구하는 어드레스에 의거하여, 마스크 ROM(203), SRAM(204), 제어 레지스터(217)의 어느 것에 대한 액세스 신호를 생성하는 기능을 가진다.
마지막으로, 부호화 회로(219)에 있어서, 응답 신호에 의하여 송신 데이터(223)를 생성하고, 변조 회로(213)에서 변조하고, 안테나(207)로부터 송신 신호(221)를 리더에 송신한다.
본 실시형태를 사용함으로써, 직접 SRAM으로부터 판독할 수 있으므로, 판독 시간의 차분만큼, 처리 시간을 단축할 수 있다. 또한, 축전 수단의 부가에 의하여 SRAM에 기록한 데이터의 유지가 가능하기 때문에, 전원 재공급 직후에도 시스템의 고속 동작이 가능하게 된다. 즉, 통신 상태에 따라 일시적으로 리더로부터 RFID에 충분한 전력이 공급되지 않아도 본 실시형태의 SRAM에 의하여 데이터를 유지하므로, 전원 재공급 직후에 처리를 계속할 수 있다. 또한, RFID를 리더로부터 떨어져 전원이 공급되지 않는 상태에서 데이터를 장기간 보존할 경우에는, 플래시 메모리 등에 기록해 두는 것이 바람직하다.
상기한 판독 속도, 또는 기록 속도의 향상에 의하여, 리더와의 통신 시간을 단축할 수 있다. 응답 시간이 단축화된 데이터 기록 가능한 반도체 장치를 제조물, 제조 부품에 첨부함으로써, 제조 공정의 이력 정보(고유 ID, 제조 장소, 제조 시간 등)를 얻을 수 있다. 응답 시간의 단축화에 의하여, 제조 라인의 속도를 늦게 하지 않고, 반도체 장치에 데이터 기록을 하는 것이 가능해지고, 생산 라인에의 도입을 용이하게 행할 수 있다. 또한, 반도체 장치에 기록된 정보를 고속으로 판독하므로써, 제조 도중에 다른 공정에 분배하는 경우나 출하처의 분별을 자동으로 행할 수 있어, 생산 라인의 효율화를 도모할 수 있다.
상기의 구성을 취함으로써, 응답 속도를 향상시킨 반도체 장치를 제공할 수 있다.
본 실시형태에서 나타내는 반도체 장치의 구성은, 본 명세서의 다른 실시형태에 나타내는 구성과 자유롭게 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 상기 실시형태 2와 다른 반도체 장치의 구성에 관하여 도면을 참조하여 설명한다.
본 실시형태에서 나타내는 반도체 장치는, 축전 수단(102)에 전력을 공급할 수 있는 전원부(226)를 가진다(도 5 참조). 전원부(226)는, 안테나 회로(224)가 수신한 전력을 정류하여 축전 수단(102)에 공급하는 기능을 가지고, 축전 수단(102)이 과충전되지 않도록, 축전의 제어를 행하는 구성으로 하여도 좋다. 즉, 본 실시형태에서 나타내는 반도체 장치는, 상기 도 4의 구성에 전원부(226)를 추가한 구성으로 된다. 이러한 구성으로 함으로써, 축전 수단(102)은, SRAM 셀(121)을 통한 충전과 전원부(226)로부터 전력이 공급되는 것에 의한 충전이 가능하게 된다.
다음에, 본 실시형태에서 나타내는 반도체 장치에 있어서의 SRAM의 구성에 관하여 도 6을 참조하여 설명한다.
SRAM 셀(121)의 구성은, 상기 도 1과 같이 형성할 수 있다. 여기서는, 축전 수단(102)과 전원부(226)를 다이오드 소자(252)를 통하여 접속한다.
도 6에 있어서, 노드 251의 전위가 노드 101의 전위보다 높은 경우는 다이오드 소자(252)를 노드 251로부터 노드 101에 전류가 흐르고, 노드 101의 전위가 상승된다. 그러나, 노드 251의 전위가 노드 101보다 낮은 경우는 실시형태 1에서 설명한 상태가 된다. 또한, 여기서는, 다이오드 소자(252)와 전원부(226)의 접속 개소를 노드 251로 한다.
본 실시형태에서 나타내는 반도체 장치는, 전원이 복수 있고, 한쪽 또는 복수의 전원이 끊기거나 전원이 부족할 가능성이 있는 경우, 전원의 한 쪽을 노드 251로서, 다른 쪽을 디코더(122)나 판독/기록 회로(123) 등의 시스템용 전원으로 서, 노드 112 또는 노드 113로부터 노드 101에 전류가 흐르는 상태인 것을 특징으로 한다.
노드(251)는, 디코더 등의 시스템용 전원과는 다른 노드이고, RFID에 있어서 시스템용 전원을 생성하는 정류 회로와는 다른 정류 회로에서 생성된 전원이라도 좋다. 또한, 도 6에서 나타내는 구성에 있어서, 다이오드 소자(252)는 다이오드 접속의 MOS 트랜지스터라도 좋다. 이 경우, 노드 251의 전위가 노드 101보다 낮은 경우에 노드 101로부터 노드 251에 흐르는 전류가 크면, 노드 101의 전위의 저하가 빨라지고, 데이터의 유지 시간이 짧아지므로, 노드 101로부터 노드 251에의 전류는 충분히 작은 것이 바람직하다.
실시형태에서는 노드 101의 전위가 그라운드보다 높은 경우로 설명하지만, 반대로 그라운드보다 낮은 전위를 디코더 등의 다른 회로로부터 다른 노드로서 분리하여 축전 수단에서 보존하는 구성으로 하여도 상관없다.
본 실시형태에서 나타내는 반도체 장치의 구성은, 본 명세서의 다른 실시형태에 나타내는 구성과 자유롭게 조합하여 실시할 수 있다.
(실시형태 4)
본 발명의 SRAM의 구성은 RFID에 사용되는 메모리에 한정되지 않는다.
일반적인 SRAM은, 시스템의 전원이 끊어진 경우, 데이터를 유지하기 위하여 백업(backup) 배터리를 사용한다. 본 발명의 SRAM의 구성을 사용하면 일시적으로 전원이 끊어져도 데이터를 유지하므로, 배터리 교환시에 일시적으로 전원이 끊어지는 것을 방지하기 위한 회로가 불필요하게 된다. 본 발명의 SRAM의 구성은 RFID에 사용되는 메모리에 한정되지 않으므로, RFID에 있어서 문제가 되는 소형화나 내온 특성의 제한이 중요하지 않고, 배터리가 사용되는 경우, 예를 들면, 도 6에 있어서, 노드(251)는 백업 배터리에 의한 전원 노드라도 좋다. 상기 백업 배터리를 SRAM 셀(121)에만 전원을 공급하는 구성으로 함으로써, 백업 배터리가 디코더(122)나 판독/기록 회로(123) 등에도 전원을 공급하는 구성과 비교하여 백업 배터리의 전력 소비를 작게 할 수 있다.
또한, EEPROM 등의 일반적인 불휘발성 메모리는 전용의 메모리 기록 장치에서 데이터를 기록하고, 기록 장치로부터 빼고 다른 장치에 설치하는 경우가 있다. 본 발명의 메모리 구성을 사용하면, 기록 장치로부터 빼고 다른 장치에 설치하는 동안, 일시적으로 전원이 끊어져도 데이터를 유지할 수 있으므로, 전용의 메모리 기록 장치에서 데이터를 기록한 메모리를, 기록 장치로부터 빼고, 다른 장치에 설치할 수 있다.
본 실시형태에서 나타내는 반도체 장치의 구성은, 본 명세서의 다른 실시형태에 나타내는 구성과 자유롭게 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 상기 실시형태에서 나타낸 반도체 장치의 제작 방법의 일례에 관하여 도면을 참조하여 설명한다. 본 실시형태에 있어서는, 반도체 장치의 SRAM을 구비하는 로직부, 안테나 회로 등을 가지는 아날로그부 등의 회로에 포함되는 소자를 동일 기판 위에 박막 트랜지스터를 사용하여 형성하는 경우에 대하여 설명한다. 또한, 축전 수단을 박막 트랜지스터형의 용량소자로 형성하는 경우 에 대하여 설명한다. 물론, 박막 트랜지스터형의 용량소자 대신에 소형의 2차 전지 등으로 형성한 구성으로 할 수도 있다. 또한, 본 실시형태에서는, 박막 트랜지스터 등의 소자를 한번 지지 기판에 형성한 후, 가요성을 가지는 기판에 전치(轉置)하는 경우에 관하여 설명한다.
우선, 기판 (1301)의 일 표면에 절연막(1302)을 통하여 박리층(1303)을 형성하고, 이어서 하지막으로서 기능하는 절연막(1304)과 반도체 막(1305)(예를 들면, 비정질 규소를 포함하는 막)을 적층하여 형성한다(도 7a 참조). 또한, 절연막(1302), 박리층(1303), 절연막(1304) 및 반도체 막(1305)은, 연속하여 형성할 수 있다.
기판(1301)은, 유리 기판, 석영 기판, 스테인리스 등의 금속 기판, 세라믹 기판, Si 기판 등의 반도체 기판, SOI(Silicon on Insulator) 기판 등으로 선택되는 것이다. 이 이외에 플라스틱 기판으로서, 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 폴리에테르술폰(PES), 아크릴 등의 기판을 선택할 수도 있다. 또한, 본 공정에서는, 박리층(1303)은, 절연층(1302)을 통하여 기판(1301)의 전면에 설치되지만, 필요에 따라, 기판(1301)의 전면에 박리층을 설치한 후에, 포토리소그래피법에 의하여 선택적으로 설치하여도 좋다.
절연막(1302, 1304)은, CVD법이나 스퍼터링법 등을 사용하여, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 등의 절연 재료를 사용하여 형성한다. 예를 들면, 절연막(1302) 또는 절연 막(1304)을 2 층 구조로 하는 경우, 제 1 층째의 절연막으로서 질화산화규소막을 형성하여, 제 2 층의 절연막으로서 산화질화규소막을 형성하면 좋다. 또한, 제 1 층째의 절연막으로서 질화규소막을 형성하여, 제 2 층째의 절연막으로서 산화규소막을 형성하여도 좋다. 절연막(1302)은, 기판(1301)으로부터 박리층(1303) 또는 그 위에 형성되는 소자에 불순물 원소가 혼입되는 것을 방지하는 블록킹 층으로서 기능하여, 절연막(1304)은 기판(1301), 박리층(1303)으로부터 그 위에 형성되는 소자에 불순물 원소가 혼입되는 것을 방지하는 블록킹 층으로서 기능한다. 이와 같이, 블록킹 층으로서 기능하는 절연층(1302, 1304)을 형성함으로써, 기판(1301)으로부터 Na 등의 알칼리 금속이나 알칼리 토류 금속이, 박리층(1303)으로부터 박리층에 포함되는 불순물 원소가 그 위에 형성되는 소자에 악영향을 주는 것을 방지할 수 있다. 또한, 기판(1301)으로서 석영을 사용하는 경우에는 절연막(1302, 1304)을 생략하여도 좋다.
박리층(1303)은, 금속막이나 금속막과 금속 산화막의 적층 구조등을 사용할 수 있다. 금속막으로서는, 텅스텐(W), 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 니오브(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 르테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir)으로부터 선택된 원소, 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 이루어지는 막을 단층 또는 적층하여 형성한다. 또한, 이들 재료는, 스퍼터링법이나 플라즈마 CVD법 등의 각종 CVD법 등을 사용하여 형성할 수 있다. 금속막과 금속 산화물의 적층 구조로서는, 상술한 금속막을 형성한 후에, 산소 분위기하 또는 N2O 분위기하에 있어서의 플라즈마 처리, 산소 분위기하 또는 N2O 분위기하에 있어서의 가열 처리를 행함으로써, 금속막 표면에 상기 금속막의 산화물 또는 산화 질화물을 형성할 수 있다. 예를 들면, 금속막으로서 스퍼터링법이나 CVD법 등에 의하여 텅스텐막을 형성하는 경우, 텅스텐막에 플라즈마 처리를 행함으로써, 텅스텐막 표면에 텅스텐 산화물로 이루어지는 금속 산화막을 형성할 수 있다. 이 이외에, 예를 들면, 금속막(예를 들면, 텅스텐)을 형성한 후에, 상기 금속막 위에 스퍼터링법으로 산화 규소 등의 절연막을 형성함과 함께, 금속막 위에 금속 산화물(예를 들면, 텅스텐 위에 텅스텐 산화물)을 형성하여도 좋다.
비정질 반도체 막(1305)은, 스퍼터링법, LPCVD법, 플라즈마 CVD법 등에 의하여, 25 nm 내지 200 nm(바람직하게는 30 nm 내지 150 nm)의 두께로 형성한다.
다음에, 비정질 반도체 막(1305)에 레이저 광을 조사하여 결정화를 행한다. 또한, 레이저 광의 조사와, RTA 또는 퍼니스 어닐로를 사용하는 열결정화법, 결정화를 촉진하는 금속 원소를 사용하는 열결정화법을 조합한 방법 등에 의하여 비정질 반도체 막(1305)의 결정화를 행하여도 좋다. 그 후, 얻어진 결정질 반도체 막을 원하는 형상으로 에칭하여, 결정질 반도체 막(1305a 내지 1305f)을 형성하고, 상기 반도체 막(1305a 내지 1305f)를 덮도록 게이트 절연막(1306)을 형성한다(도 7b 참조).
게이트 절연막(1306)은, CVD법이나 스퍼터링법 등을 사용하여, 산화규소, 질 화규소, 산화질화규소, 질화산화규소 등의 절연 재료를 사용하여 형성한다. 예를 들면, 게이트 절연막(1306)을 2 층 구조로 할 경우, 제 1 층째의 절연층으로서 산화질화규소막을 형성하고, 제 2 층째의 절연막으로서 질화산화규소막을 형성하면 좋다. 또한, 제 1 층째의 절연막으로서 산화규소막을 형성하고, 제 2 층째의 절연막으로서 질화규소막을 형성하여도 좋다.
결정질 반도체 막(1305a 내지 1305f)의 제작 공정의 일례를 이하에 간단하게 설명한다. 우선, 플라즈마 CVD법을 사용하여, 막 두께 50 nm 내지 60 nm의 비정질 반도체 막을 형성한다. 다음에, 결정화를 촉진하는 금속 원소인 니켈을 포함하는 용액을 비정질 반도체 막 위에 유지시킨 후, 비정질 반도체 막에 탈수소화의 처리(500℃에서 1시간)와, 열결정화의 처리(550℃에서 4시간)를 행하여 결정질 반도체 막을 형성한다. 그 후, 레이저 광을 조사하여, 포토리소그래피 방법을 사용함으로써 결정질 반도체 막(1305a 내지 1305f)을 형성한다. 또한, 결정화를 촉진하는 금속 원소를 사용하는 열결정화를 행하지 않고, 레이저 광의 조사만으로 비정질 반도체 막의 결정화를 행하여도 좋다.
결정화에 사용하는 레이저 발진기로서는, 연속 발진형의 레이저 빔(CW 레이저 빔)이나 펄스 발진형의 레이저 빔(펄스 레이저 빔)을 사용할 수 있다. 여기서 사용할 수 있는 레이저 빔은, Ar 레이저, Kr 레이저, 엑시머 레이저 등의 기체 레이저, 단결정의 YAG, YVO4, 포르스테라이트(Mg2SiO4), YAlO3, GdVO4, 또는 다결정(세라믹)의 YAG, Y2O3, YVO4, YAlO3, GdVO4에, 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 일종 또는 복수종이 첨가된 것을 매질로 하는 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti：사파이어 레이저, 구리 증기 레이저 또는 금속 증기 레이저 중 일종 또는 복수종으로부터 발진되는 것을 사용할 수 있다. 이러한 레이저 빔의 기본파 및 이들의 기본파의 제 2 고조파 내지 제 4 고조파의 레이저 빔을 조사함으로써, 입자직경이 큰 결정을 얻을 수 있다. 예를 들면, Nd：YVO4 레이저(기본파 1064 nm)의 제 2 고조파(532 nm)나 제 3 고조파(355 nm)를 사용할 수 있다. 이때 레이저의 파워 밀도는 0.01 내지 100 MW/cm2 정도(바람직하게는 0.1 내지 10 MW/cm2)가 필요하다. 그리고, 주사 속도를 10 내지 2000cm/sec 정도로 하여 조사한다. 또한, 단결정의 YAG, YVO4, 포르스테라이트(Mg2SiO4), YAlO3, GdVO4, 또는 다결정(세라믹)의 YAG, Y2O3, YVO4, YAlO3, GdVO4에, 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 복수종이 첨가된 것을 매질로 하는 레이저, Ar 이온 레이저, 또는 Ti：사파이어 레이저는, 연속 발진을 시킬 수 있고, Q 스위치 동작이나 모드 동기 등을 행함으로써 10 MHz 이상의 발진 주파수로 펄스 발진을 시킬 수도 있다. 10 MHz 이상의 발진 주파수로 레이저 빔을 발진시키면, 반도체 막이 레이저 빔에 의하여 용해되고 나서 고화되는 사이에, 다음의 펄스가 반도체 막에 조사된다. 따라서, 발진 주파수가 낮은 펄스 레이저를 이용하는 경우와 달리, 반도체 막 중에 있어서 고액 계면을 연속적으로 이동시킬 수 있기 때문에, 주사 방향을 향하여 연속적으로 성장한 결정립을 얻을 수 있다.
또한, 게이트 절연막(1306)은, 반도체 막(1305a 내지 1305f)에 대하여 고밀도 플라즈마 처리를 행하여, 표면을 산화 또는 질화하여 형성하여도 좋다. 예를 들면, He, Ar, Kr, Xe 등의 희가스와, 산소, 산화질소(NO2), 암모니아, 질소, 수소 등의 혼합 가스를 도입한 플라즈마 처리로 형성한다. 이 경우의 플라즈마 여기는, 마이크로파의 도입에 의하여 행하면, 저전자 온도에서 고밀도의 플라즈마를 생성할 수 있다. 이 고밀도 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있다)이나 질소 라디칼(NH 라디칼을 표함하는 경우도 있다)에 의하여, 반도체 막의 표면을 산화 또는 질화시킬 수 있다.
이러한 고밀도 플라즈마를 사용한 처리에 의하여, 1 nm 내지 20 nm, 대표적으로는 5 nm 내지 10 nm의 절연막이 반도체 막에 형성된다. 이 경우의 반응은, 고상 반응이므로, 상기 절연막과 반도체 막의 계면 준위 밀도는 극히 낮게 할 수 있다. 이러한 고밀도 플라즈마 처리는, 반도체 막(결정성 규소, 또는 다결정 규소)을 직접 산화(또는 질화)하기 때문에, 형성되는 절연막의 두께는 이상적으로는, 편차를 극히 작게 할 수 있다. 그리고, 결정성 규소의 결정립계에서도 강하게 산화되는 일이 없기 때문에, 매우 바람직한 상태가 된다. 즉, 여기서 나타내는 고밀도 플라즈마 처리로 반도체 막의 표면을 고상 산화함으로써, 결정립계에 있어서 지나치게 산화 반응을 시키는 일 없이, 균일성이 좋고, 계면 준위 밀도가 낮은 절연막을 형성할 수 있다.
게이트 절연막은, 고밀도 플라즈마 처리에 의하여 형성되는 절연막만을 사용하여도 좋고, 상기 절연막에 플라즈마나 열 반응을 이용한 CVD법으로 산화규소, 산 질화규소, 질화규소 등의 절연막을 퇴적하고, 적층시켜도 좋다. 어쨌든, 고밀도 플라즈마로 형성한 절연막을 게이트 절연막의 일부 또는 전부에 포함하고 형성되는 트랜지스터는, 특성의 편차를 작게 할 수 있다.
또한, 반도체 막에 대하여, 연속 발진 레이저 또는 10 MHz 이상의 주파수로 발진하는 레이저 빔을 조사하면서 일방향으로 주사하여 결정화시켜서 얻어진 반도체 막(1305a 내지 1305f)은, 그 빔의 주사방향으로 결정이 성장하는 특성이 있다. 그 주사방향을 채널 길이 방향(채널형성 영역이 형성되었을 때 캐리어가 흐르는 방향)에 맞추어 트랜지스터를 배치하여, 상기 게이트 절연막을 조합하여, 특성의 편차가 작고, 전계 효과 이동도가 높은 박막 트랜지스터(TFT)를 얻을 수 있다.
또한, 본 실시형태에서는, 반도체 막(1305f)을 용량소자의 전극으로서 사용하기 때문에, 상기 반도체 막(1305f)에 불순물 원소를 도입한다. 구체적으로는, 게이트 절연막(1306)의 형성 전 또는 형성 후에, 반도체 막(1305a 내지 1305e)을 레지스트로 덮어, 이온 도핑법 또는 이온 주입법에 의하여 반도체 막(1305f)에 n형 또는 p형을 나타내는 불순물 원소를 선택적으로 도입할 수 있다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기서는, n형을 부여하는 불순물 원소로서 인(P)을 사용하여, 반도체 막(1305f)에 선택적으로 도입한다.
다음에, 게이트 절연막(1306) 위에, 제 1 도전막과 제 2 도전막을 적층하여 형성한다. 여기서는, 제 1 도전막은, CVD법이나 스퍼터링법 등에 의하여, 20 nm 내지 100 nm의 두께로 형성한다. 제 2 도전막은, 100 nm 내지 400 nm의 두께로 형성한다. 제 1 도전막과 제 2 도전막은, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등으로 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성된다. 또는, 인(P) 등의 불순물 원소를 도핑한 다결정 규소에 대표되는 반도체 재료에 의하여 형성된다. 제 1 도전막과 제 2 도전막의 조합의 예를 들면, 질화탄탈 막과 텅스텐 막, 질화텅스텐 막과 텅스텐 막, 질화몰리브덴 막과 몰리브덴 막 등을 들 수 있다. 텅스텐이나 질화 탄탈은, 내열성이 높기 때문에, 제 1 도전막과 제 2 도전막을 형성한 후에, 열 활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한, 2 층 구조가 아니라, 3 층 구조인 경우는, 몰리브덴 막과 알루미늄 막과 몰리브덴 막의 적층 구조를 채용하면 좋다.
다음에, 포토리소그래피법을 사용하여 레지스터로 이루어지는 마스크를 형성하고, 게이트 전극과 게이트 선을 형성하기 위한 에칭 처리를 행하여, 반도체 막(1305a 내지 1305f) 위쪽에 게이트 전극(1307)을 형성한다. 여기서는, 게이트 전극(1307)으로서, 제 1 도전막(1307a)과 제 2 도전막(1307b)의 적층 구조로 형성한 예를 나타낸다.
다음에, 게이트 전극(1307)을 마스크로서 반도체 막(1305a 내지 1305f)에 이온 도핑법 또는 이온 주입법에 의하여, n형을 부여하는 불순물 원소를 저농도로 첨가하여, 그 후, 포토리소그래피법에 의하여 레지스트로 이루어진 마스크를 선택적으로 형성하고, p형을 부여하는 불순물 원소를 고농도로 반도체 막(1305c, 1305e) 에 첨가한다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기서는, n형을 부여하는 불순물원소로서 인(P)을 사용하여, 1×1015 내지 1×1019/cm3의 농도로 포함되도록 반도체 막(1305a 내지 1305f)에 게이트 전극(1307)을 마스크로서 선택적으로 도입하여, n형을 나타내는 불순물 영역(1308)을 형성한다. 이어서, 반도체 막(1305a, 1305b, 1305d, 1305f)을 레지스트로 덮어, p형을 부여하는 불순물 원소로서 붕소(B)를 사용하여, 1×1019 내지 1×1020/cm3의 농도로 포함되도록 선택적으로 반도체 막(1305c, 1305e)에 도입하여, p형을 나타내는 불순물 영역(1309)을 형성한다(도 7c 참조).
이어서, 게이트 절연막(1306)과 게이트 전극(1307)을 덮도록, 절연막을 형성한다. 절연막은, 플라즈마 CVD법이나 스퍼터링법 등에 의하여, 규소, 규소의 산화물 또는 규소의 질화물의 무기 재료를 포함하는 막이나, 유기 수지 등의 유기 재료를 포함하는 막을, 단층 또는 적층하여 형성한다. 다음에, 절연막을, 수직 방향을 주체로 한 이방성 에칭에 의하여 선택적으로 에칭하여, 게이트 전극(1307)의 측면에 접하는 절연막(1310)(사이드 월이라고도 불린다)을 형성한다. 절연막(1310)은, LDD(Lightly Doped drain) 영역을 형성할 때 도핑용의 마스크로서 사용된다.
이어서, 포토리소그래피법에 의하여 형성한 레지스트로 이루어지는 마스크와, 게이트 전극(1307) 및 절연막(1310)을 마스크로서 사용하여, 반도체 막(1305a, 1305b, 1305d, 1305f)에 n형을 부여하는 불순물 원소를 고농도로 첨가하여, n형을 나타내는 불순물 영역(1311)을 형성한다. 여기서는, n형을 부여하는 불순물 원소로서 인(P)을 사용하여, 1×1019 내지 1×1020/cm3의 농도로 포함되도록 반도체 막(1305a, 1305b, 1305d, 1305f)에 선택적으로 도입하고, 불순물 영역(1308)보다 고농도의 n형을 나타내는 불순물 영역(1311)을 형성한다.
이상의 공정에 의하여, n채널형 박막 트랜지스터(1300a, 1300b, 1300d)와, p채널형 박막 트랜지스터(1300c, 1300e)와, 용량소자(1300f)가 형성된다(도 7d 참조).
n채널형 박막 트랜지스터(1300a)는, 게이트 전극(1307)과 겹치는 반도체 막(1305a)의 영역에 채널형성 영역이 형성되고, 게이트 전극(1307) 및 절연막(1310)과 겹치지 않는 영역에 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(1311)이 형성되고, 절연막(1310)과 겹치는 영역이며 채널형성 영역과 불순물 영역(1311) 사이에 저농도 불순물 영역(LDD 영역)이 형성된다. 또한, n채널형 박막 트랜지스터(1300b, 1300d)도 마찬가지로 채널형성 영역, 저농도 불순물 영역 및 불순물 영역(1311)이 형성된다.
p채널형 박막 트랜지스터(1300c)는, 게이트 전극(1307)과 겹치는 반도체 막(1305c)의 영역에 채널형성 영역이 형성되고, 게이트 전극(1307)과 겹치지 않는 영역에 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(1309)이 형성된다. 또한, p채널형 박막 트랜지스터(1300e)도 마찬가지로 채널형성 영역 및 불순물 영역(1309)이 형성된다. 또한, 여기서는, p채널형 박막 트랜지스터(1300c, 1300e)에 는. LDD 영역을 형성하지 않지만, p채널형 박막 트랜지스터에 LDD 영역을 형성하여도 좋고, n채널형 박막 트랜지스터에 LDD 영역을 형성하지 않는 구성으로 하여도 좋다.
다음에, 반도체 막(1305a 내지 1305f), 게이트 전극(1307) 등을 덮도록, 절연막을 단층 또는 적층하여 형성하고, 상기 절연막 위에 박막 트랜지스터(1300a 내지 1300e)의 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(1309, 1311), 용량소자(1300f)의 한쪽의 전극과 전기적으로 접속되는 도전막(1313)을 형성한다(도 8a 참조). 절연막은, CVD법, 스퍼터링법, SOG법, 액적 토출법, 스크린 인쇄법 등에 의하여, 규소의 산화물이나 규소의 질화물 등의 무기 재료, 폴리이미드, 폴리아미드, 벤조시클로부텐, 아크릴, 에폭시 등의 유기 재료나 실록산 재료 등에 의하여, 단층 또는 적층으로 형성한다. 여기서는, 상기 절연막을 2 층으로 형성하고, 1 층째의 절연막(1312a)으로서 질화산화 규소막으로 형성하고, 2 층째의 절연막(1312b)으로서 산화질화 규소막으로 형성한다. 또한, 도전막(1313)은, 박막 트랜지스터(1300a 내지 1300e)의 소스 전극 또는 드레인 전극을 형성할 수 있다. 또한, 실록산 재료란, Si-O-Si 결합을 포함하는 재료에 상당한다. 실록산은, 규소(Si)과 산소(O)의 결합을 포함하는 재료에 상당한다. 실록산은, 규소(Si)와 산소(O)의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면 알킬기, 방향족 탄화수소)가 사용된다. 치환기로서, 플루오로기를 사용할 수도 있다. 또는 치환기로서, 적어도 수소를 포함하는 유기기와, 플루오로기를 사용하여도 좋다.
또한, 절연막(1312a, 1312b)을 형성하기 전에, 또는 절연막(1312a, 1312b) 중의 하나 또는 복수의 박막을 형성한 후에, 반도체 막의 결정성의 회복이나 반도체 막에 첨가된 불순물 원소의 활성화, 반도체 막의 수소화를 목적으로 한 가열 처리를 행하면 좋다. 가열 처리에는, 열 어닐링, 레이저 어닐링법 또는 RTA법 등을 적용하면 좋다.
도전막(1313)은, CVD법이나 스퍼터링법 등에 의하여, 알루미늄(Al), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오듐(Nd), 탄소(C), 규소(Si)로부터 선택된 원소, 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로, 단층 또는 적층으로 형성한다. 알루미늄을 주성분으로 하는 합금 재료란, 예를 들면, 알루미늄을 주성분으로 하여 니켈을 포함하는 재료, 또는 알루미늄을 주성분으로 하여, 니켈과, 탄소와 규소의 한쪽 또는 양쪽을 포함하는 합금 재료에 상당한다. 도전막(1313)은, 예를 들면, 배리어 막과 알루미늄규소(Al-Si)막과 질화티탄막과 배리어 막의 적층구조, 배리어 막과 알루미늄규소(Al-Si)막과 배리어 막의 적층구조를 채용하면 좋다. 또한, 배리어 막은, 티탄, 티탄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어지는 박막에 상당한다. 알루미늄이나 알루미늄 규소는 저항치가 낮고, 저비용이기 때문에, 도전막(1313)을 형성하는 재료로서 최적이다. 또한, 상층과 하층의 배리어층을 형성하면, 알루미늄이나 알루미늄 규소의 힐록(hillock)의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티탄으로 이루어지는 배리어 막을 형성하면, 결정질 반도체 막 위에 얇은 자연 산화막이 생겼 더라도, 이 자연 산화막을 환원하여, 결정질 반도체 막과 양호한 콘택트를 취할 수 있다.
다음에, 도전막 1313을 덮도록, 절연막(1314)을 형성하고, 상기 절연막(1314) 위에, 박막 트랜지스터(1300a)의 소스 전극 또는 드레인 전극을 형성하는 도전막 1313과 전기적으로 접속되는 도전막 1316을 형성한다. 도전막 1316은, 상술한 도전막 1313으로 나타내는 어느 재료를 사용하여 형성할 수 있다.
이어서, 도전막 1316에 안테나로서 기능하는 도전막 1317을 전기적으로 접속되도록 형성한다(도 8b 참조).
절연막(1314)은, CVD법이나 스퍼터링법 등에 의하여, 산화규소, 질화규소, 산화질화규소, 질화산화규소 등의 산소 또는 질소를 가지는 절연막이나 DLC(다이아몬드 라이크 카본) 등의 탄소를 포함하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 단층 또는 적층 구조로 형성할 수 있다.
도전막(1317)은, CVD법, 스퍼터링법, 스크린 인쇄나 그라비아 인쇄 등의 인쇄법, 액적 토출법, 디스펜서법, 도금법 등을 사용하여, 도전성 재료에 의하여 형성한다. 도전성 재료는, 알루미늄(Al), 티탄(Ti), 은(Ag), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo)으로부터 선택된 원소, 또는 이들의 원소를 주성분으로 하는 합금 재료 또는 화합물 재료를 사용하여, 단층 구조 또는 적층 구조로 형성한다.
예를 들면, 스크린 인쇄법을 사용하여 안테나로서 기능하는 도전막(1317)을 형성하는 경우에는, 입자직경이 수 nm 내지 수십 ㎛의 도전체 입자를 유기수지에 용해 또는 분산시킨 도전성 페이스트를 선택적으로 인쇄함으로써 설치할 수 있다. 도전체 입자로서는, 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo) 및 티탄(Ti) 등의 어느 하나 이상의 금속 입자나 할로겐화 은의 미립자, 또는 분산성 나노 입자를 사용할 수 있다. 또한, 도전성 페이스트에 포함되는 유기 수지는, 금속입자의 결합제(binder), 용매, 분산제 및 피복재로서 기능하는 유기수지로부터 선택된 하나 또는 복수를 사용할 수 있다. 대표적으로는, 에폭시수지, 규소 수지 등의 유기수지를 들 수 있다. 또한, 도전막의 형성에 있어서, 도전성 페이스트를 압출한 후에 소성하는 것이 바람직하다. 예를 들면, 도전성 페이스트의 재료로서, 은을 주성분으로 하는 미립자(예를 들면 입자직경이 1 nm 이상 100 nm 이하)를 사용하는 경우, 150℃ 내지 300℃의 온도 범위에서 소성함으로써 경화시켜 도전막을 얻을 수 있다. 또한, 땜납이나 납 프리의 땜납을 주성분으로 하는 미립자를 사용하여도 좋고, 이 경우에는 입자직경이 20㎛ 이하의 미립자를 사용하는 것이 바람직하다. 땜납이나 납 프리의 땜납은, 저비용이라는 이점을 가진다.
다음에, 도전막(1317)을 덮도록 절연막(1318)을 형성한 후, 박막 트랜지스터(1300a 내지 1300e), 용량소자(1300f), 도전막(1317) 등을 포함하는 층(이하, 소자 형성층(1319)이라고 기재한다)을 기판(1301)으로부터 박리한다. 여기에서는, 레이저 광(예를 들면 UV광)을 조사함으로써, 박막 트랜지스터(1300a 내지 1300e), 용량소자(1300f)를 피한 영역에 개구부를 형성한 후(도 8c 참조), 물리적인 힘을 사용하여 기판(1301)으로부터 소자 형성층(1319)을 박리할 수 있다. 또한, 소자 형성층(1319)을 박리할 때, 물 등의 액체로 적시면서 행함으로써, 정전기에 의한 소자 형성층(1319)에 형성된 박막 트랜지스터의 파괴를 방지할 수 있다. 또한, 소자 형성층(1319)이 박리된 기판(1301)을 재이용함으로써, 비용을 삭감할 수 있다.
절연막(1318)은, CVD법이나 스퍼터링법 등에 의하여, 산화규소, 질화규소, 산화질화규소, 질화산화규소 등의 산소 또는 질소를 가지는 절연막이나 DLC(다이아몬드 라이크 카본) 등의 탄소를 포함하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산재료로 이루어지는 단층 또는 적층 구조로 형성할 수 있다.
본 실시형태에서, 레이저 광의 조사에 의하여 소자 형성층(1319)에 개구부를 형성한 후, 상기 소자 형성층(1319)의 한쪽 면(절연막(1318)이 노출한 면)에 제 1 시트재(1320)를 부착시킨 후, 기판(1301)으로부터 소자 형성층(1319)을 박리한다(도 9a 참조).
다음에, 소자 형성층(1319)의 다른쪽의 면(박리에 의하여 노출한 면)에, 제 2 시트재(1321)를 부착시킨 후, 가열처리와 가압처리의 한쪽 또는 양쪽을 행하여 제 2 시트재(1321)를 부착시킨다(도 9b 참조). 제 1 시트재(1320), 제 2 시트재(1321)로서, 핫멜트 필름 등을 사용할 수 있다.
또한, 제 1 시트재(1320), 제 2 시트재(1321)로서, 정전기 등을 방지하는 대전방지 대책을 실시한 필름(이하, 대전방지 필름이라고 기재한다)을 사용할 수도 있다. 대전방지 필름으로서는, 대전방지가 가능한 재료를 수지 중에 분산시킨 필 름, 및 대전방지가 가능한 재료가 부착된 필름 등을 들 수 있다. 대전방지가 가능한 재료가 형성된 필름은, 한쪽의 면에 대전방지가 가능한 재료를 형성한 필름이라도 좋고, 양쪽의 면에 대전방지가 가능한 재료를 형성한 필름이라도 좋다. 또한, 한쪽의 면에 대전방지가 가능한 재료가 형성된 필름은, 대전방지가 가능한 재료가 형성된 면을 필름의 내측이 되도록 층에 부착하여도 좋고, 필름의 외측이 되도록 부착하여도 좋다. 또한, 대전방지가 가능한 재료는 필름의 전체면, 또는 일부에 형성되면 좋다. 여기에서의 대전방지가 가능한 재료로서는, 금속, 인듐과 주석의 산화물(ITO), 양성 계면 활성제나 양이온성 계면 활성제나 비이온성 계면 활성제 등의 계면 활성제를 사용할 수 있다. 또한, 이 이외에도 대전방지 재료로서, 측쇄에 카르복실기 및 4 급 암모늄 염기를 가지는 가교성 공중합체 고분자를 포함하는 수지 재료 등을 사용할 수 있다. 이들 재료를 필름에 부착하거나, 이겨서 넣거나, 도포함으로써, 대전방지 필름으로 할 수 있다. 대전방지 필름으로 밀봉을 행함으로써, 상품으로서 취급할 때에, 외부로부터의 정전기 등에 의하여 반도체 소자에 악영향이 미치는 것을 억제할 수 있다.
또한, 본 실시형태에서 나타내는 반도체 장치에 있어서 트랜지스터의 구성은, 다양한 형태를 취할 수 있다. 본 실시형태에서 나타내는 특정의 구성에 한정되지 않는다. 예를 들면, 게이트 전극이 2 개 이상인 멀티 게이트 구조를 사용하여도 좋다. 멀티 게이트 구조로 하면, 채널 영역이 직렬로 접속되는 구성이 되기 때문에, 복수의 트랜지스터가 직렬로 접속된 구성이 된다. 멀티 게이트 구조로 함으로써, 오프 전류를 저감하고, 트랜지스터의 내압을 향상시켜 신뢰성을 좋게 하 고, 포화 영역에서 동작할 때에, 드레인·소스간 전압이 변화하여도, 드레인·소스간 전류가 그다지 변화하지 않고, 플랫한 특성으로 할 수 있다. 또한, 채널의 상하에 게이트 전극이 배치되어 있는 구조라도 좋다. 채널의 상하에 게이트 전극이 배치되는 구조로 함으로써, 채널 영역이 증가되기 때문에, 전류값을 크게 하고, 또는 공핍층이 생기기 쉬워져 S값을 작게 할 수 있다. 채널의 상하에 게이트 전극이 배치되면, 복수의 트랜지스터가 병렬로 접속된 구성이 된다.
또한, 채널 위에 게이트 전극이 배치되는 구조라도 좋고, 채널의 아래에 게이트 전극이 배치되는 구조라도 좋고, 정 스태거 구조라도 좋고, 역 스태거 구조라도 좋다. 또한, 채널 영역이 복수의 영역에 분리되어도 좋고, 복수의 채널 영역이 병렬로 접속되어도 좋고, 직렬로 접속되어도 좋다. 또한, 채널(또는 그 일부)에 소스 전극이나 드레인 전극이 겹쳐 있어도 좋다. 채널(또는 그 일부)에 소스 전극이나 드레인 전극이 겹쳐 있는 구조로 함으로써, 채널의 일부에 전하가 쌓여, 동작이 불안정해지는 것을 방지할 수 있다. 또한, LDD 영역이 있어도 좋다. LDD 영역을 형성함으로써, 오프 전류를 저감하고, 트랜지스터의 내압을 향상시켜 신뢰성을 좋게 하고, 포화 영역에서 동작할 때에, 드레인·소스간 전압이 변화하여도, 드레인·소스간 전류가 그다지 변화하지 않고, 플랫한 특성으로 할 수 있다.
또한, 본 실시형태의 반도체 장치의 제작 방법은, 본 명세서에 기재한 다른 실시형태의 반도체 장치에 적용할 수 있다.
(실시형태 6)
본 실시형태에서는, 상기 실시형태 5와 다른 반도체 장치의 제작 방법에 관 하여 도면을 참조하여 설명한다. 본 실시형태에 있어서는, 반도체 장치의 SRAM을 구비하는 로직부, 안테나 회로 등을 가지는 아날로그부 등의 회로에 포함되는 소자를 동일 반도체 기판 위에 형성하는 경우에 대하여 설명한다. 또한, 축전 수단을 소형의 2차 전지를 사용하는 예에 대하여 설명한다. 물론, 2차 전지 대신에 콘덴서 등으로 형성하는 구성으로 할 수도 있다.
우선, 반도체 기판(2300)에 소자를 분리한 영역(2304, 2306)(이하, 영역(2304, 2306)이라고도 기재한다)을 형성한다(도 10a 참조). 반도체 기판(2300)에 형성된 영역(2304, 2306)은 각각 절연막(2302)(필드 산화막이라고도 한다)에 의하여 분리된다. 또한, 여기서는, 반도체 기판(2300)으로서 n형 도전형을 가지는 단결정 Si 기판을 사용하고, 반도체 기판(2300)의 영역(2306)에 p웰(well)(2307)을 형성한 예를 나타낸다.
또한, 반도체 기판(2300)은, 반도체라면 특히 한정되지 않고 사용될 수 있다. 예를 들면, n형 또는 p형의 도전형을 가지는 단결정 Si 기판, 화합물 반도체 기판(GaAs 기판, InP 기판, GaN 기판, SiC 기판, 사파이어 기판, ZnSe 기판 등), 부착법 또는 SIMOX(Separation by Implanted Oxygen)법을 사용하여 제작된 SOI(Silicon On Insulator) 기판 등을 사용할 수 있다.
소자 분리 영역(2304, 2306)은, 선택 산화법(LOCOS(Local Oxidation of Silicon)법) 또는 트렌치 분리법 등을 적절히 사용할 수 있다.
또한, 반도체 기판(2300)의 영역(2306)에 형성된 p웰은, 반도체 기판(2300)에 p형 도전형을 가지는 불순물 원소를 선택적으로 도입함으로써 형성할 수 있다. p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다.
또한, 본 실시형태에서는, 반도체 기판(2300)으로서 n형 도전형을 가지는 반도체 기판을 사용하기 때문에, 영역(2304)에는 불순물 원소의 도입을 행하지 않지만, n형을 나타내는 불순물 원소를 도입함으로써 영역(2304)에 n웰을 형성하여도 좋다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. 한편, p형 도전형을 가지는 반도체 기판을 사용하는 경우에는, 영역(2304)에 n형을 나타내는 불순물 원소를 도입하여 n웰을 형성하고, 영역(2306)에는 불순물 원소의 도입을 행하지 않는 구성으로 하여도 좋다.
다음에, 영역(2304, 2306)을 덮도록 절연막(2332, 2334)을 각각 형성한다(도 10b 참조).
절연막(2332, 2334)은, 예를 들면, 열처리를 행하여 반도체 기판(2300)에 형성된 영역(2304, 2306)의 표면을 산화시킴으로써 산화규소막으로 절연막(2332, 2334)을 형성할 수 있다. 또한, 열산화법에 의하여 산화규소막을 형성한 후에, 질화 처리를 행함으로써 산화규소막의 표면을 질화시킴으로써, 산화 규소막과 산소와 질소를 가지는 막(산질화 규소막)의 적층 구조로 형성하여도 좋다.
이 이외에도, 상기한 바와 같이, 플라즈마 처리를 사용하여 절연막(2332, 2334)을 형성하여도 좋다. 예를 들면, 반도체 기판(2300)에 형성된 영역(2304, 2306)의 표면에 고밀도 플라즈마 처리에 의하여 산화 처리 또는 질화 처리를 행함으로써, 절연막(2332, 2334)으로서 산화규소막 또는 질화규소막으로 형성할 수 있 다. 또한, 고밀도 플라즈마 처리에 의하여 영역(2304, 2306)의 표면에 산화 처리를 행한 후에, 다시 고밀도 플라즈마 처리를 행함으로써 질화 처리를 행하여도 좋다. 이 경우, 영역(2304, 2306)의 표면에 접하여 산화규소 막이 형성되고, 상기 산화규소 막 위에 산질화규소막이 형성되고, 절연막(2332, 2334)은 산화규소 막과 산화질화규소 막이 적층된 막이다. 또한, 열산화법에 의하여 영역(2304, 2306)의 표면에 산화규소 막을 형성한 후에 고밀도 플라즈마 처리에 의하여 산화 처리 또는 질화 처리를 행하여도 좋다.
또한, 반도체 가판(2300)의 영역(2304, 2306)에 형성된 절연막(2332, 2334)은, 후에 완성되는 트랜지스터에 있어서 게이트 절연막으로서 기능한다.
다음에, 영역(2304, 2306)의 상방에 형성된 절연막(2332, 2334)을 덮도록 도전막을 형성한다(도 10c 참조). 여기서는, 도전막으로서, 도전막 2336과 도전막 2338을 순차로 적층하여 형성한 예를 나타낸다. 물론, 도전막은, 단층 또는 3 층 이상의 적층 구조로 형성하여도 좋다.
도전막(2336, 2338)으로서는, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등으로 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성할 수 있다. 또한, 이들 원소를 질화한 금속 질화막으로 형성할 수 있다. 이 이외에도, 인 등의 불순물 원소를 도핑한 다결정 규소에 대표되는 반도체 재료에 의하여 형성할 수도 있다.
여기서는, 도전막(2336)으로서 질화 탄탈을 사용하여 형성하고, 그 위에 도 전막(2338)으로서 텅스텐을 사용하여 적층 구조로 형성한다. 또한, 이 이외에도, 도전막 2336으로서, 질화 텅스텐, 질화 몰리브덴 또는 질화 티탄으로부터 선택된 단층 또는 적층막을 사용하고, 도전막 2338로서 탄탈, 몰리브덴, 티탄으로부터 선택된 단층 또는 적층막을 사용할 수 있다.
다음에, 적층하여 형성된 도전막(2336, 2338)을 선택적으로 에칭하여 제거함으로써, 영역(2304, 2306)의 상방의 일부에 도전막(2336, 2338)을 잔존시켜, 각각 게이트 전극(2340, 2342)을 형성한다(도 11a 참조).
다음에, 영역(2304)을 덮도록 레지스트 마스크(2348)를 선택적으로 형성하고, 상기 레지스트 마스크(2348), 게이트 전극(2342)을 마스크로 하여 영역(2306)에 불순물 원소를 도입함으로써 불순물 영역을 형성한다(도 11b 참조). 불순물 원소로서는, n형을 부여하는 불순물 원소 또는 p형을 부여하는 불순물 원소를 사용한다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기서는, 불순물 원소로서, 인(P)을 사용한다.
도 11b에 있어서는, 불순물 원소를 도입함으로써, 영역(2306)에 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(2352)과 채널형성 영역(2350)이 형성된다.
다음에, 영역(2306)을 덮도록 레지스트 마스크(2366)를 선택적으로 형성하고, 상기 레지스트 마스크(2366), 게이트 전극(2340)을 마스크로 하여 영역(2304)에 불순물 원소를 도입함으로써 불순물 영역을 형성한다(도 11c 참조). 불순물 원 소로서는, n형을 부여하는 불순물 원소 또는 p형을 부여하는 불순물 원소를 사용한다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기서는, 도 11b에서 영역(2306)에 도입한 불순물 원소와 다른 도전형을 가지는 불순물 원소(예를 들면, 붕소(B))를 도입한다. 그 결과, 영역(2304)에 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(2370)과 채널형성 영역(2368)이 형성된다.
다음에, 절연막(2332, 2334)과 게이트 전극(2340, 2342)을 덮도록 제 2 절연막(2372)을 형성하고, 상기 제 2 절연막(2372) 위에 영역(2304, 2306)에 각각 형성된 불순물 영역(2352, 2370)에 전기적으로 접속되는 배선(2374)을 형성한다(도 12a 참조).
제 2 절연막(2372)은, CVD법이나 스퍼터링법 등에 의하여, 산화규소, 질화규소, 산화질화규소, 질화산화규소 등의 산소 또는 질소를 가지는 절연막이나 DLC(다이아몬드 라이크 카본) 등의 탄소를 포함하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 단층 또는 적층 구조로 형성할 수 있다. 또한, 실록산 재료란, Si-O-Si 결합을 포함하는 재료에 상당한다. 실록산은, 규소(Si)와 산소(O)의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면, 알킬기, 방향족 탄화수소)가 사용된다. 치환기로서, 플루오로기를 사용할 수도 있다. 또는, 치환기로서, 적어도 수소를 포함하는 유기기와 플루 오로기를 사용하여도 좋다.
배선(2374)은, CVD법이나 스퍼터링법 등에 의하여, 알루미늄(Al), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오듐(Nd), 탄소(C), 규소(Si)로부터 선택된 원소, 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 단층 또는 적층으로 형성한다. 알루미늄을 주성분으로 하는 합금 재료란, 예를 들면, 알루미늄을 주성분으로 하여 니켈을 함유하는 재료, 또는, 알루미늄을 주성분으로 하여 니켈과, 탄소와 규소 중의 어느 한쪽 또는 양쪽을 포함하는 합금 재료에 상당한다. 배선(2374)은, 예를 들면, 배리어 막과 알루미늄-규소(Al-Si)막과 배리어 막의 적층 구조, 배리어 막과 알루미늄-규소(Al-Si)막과 질화 티탄막과 배리어 막의 적층 구조를 채용하면 좋다. 또한, 배리어 막이란, 티탄, 티탄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어지는 박막에 상당한다. 알루미늄이나 알루미늄-규소는 저항값이 낮고, 저비용이기 때문에, 배선(2374)을 형성하는 재료로서 최적이다. 또한, 상층과 하층의 배리어층을 형성하면, 알루미늄이나 알루미늄-규소에 있어서 힐록이 발생하는 것을 방지할 수 있다. 또한, 환원성이 높은 원소인 티탄으로 이루어지는 배리어 막을 형성하면, 결정질 반도체 막 위에 얇은 자연 산화막이 생겼더라도, 이 자연 산화막을 환원하여, 결정질 반도체 막과 양호한 콘택트를 취할 수 있다.
또한, 본 발명의 트랜지스터의 구조는 도시한 구조에 한정되지 않는다. 예를 들면, 역 스태거 구조, 핀(fin) FET 구조 등의 트랜지스터의 구조를 취할 수 있 다. 핀 FET는, 트랜지스터 사이즈의 미세화에 수반되는 단채널 효과를 억제할 수 있으므로 바람직하다.
본 실시형태에 있어서 2차 전지는 트랜지스터에 접속된 배선(2374) 위에 적층하여 형성된다. 2차 전지는 집전체 박막, 부극 활물질층, 고체 전해질층, 정극 활물질층, 집전체 박막의 박막층이 순차로 적층된다(도 12b 참조). 따라서, 2차 전지의 집전체 박막과 겸용되는 배선(2374)의 재료는, 부극 활물질과 밀착성이 좋고, 저항이 작은 것이 요구되고, 특히 알루미늄, 구리, 니켈, 바나듐 등이 바람직하다.
박막 2차 전지의 구성에 대하여 상세히 설명하면, 배선(2374) 위에 부극 활물질층(2391)을 성막한다. 일반적으로는, 산화바나듐(V2O5) 등이 사용된다. 다음에, 부극 활물질층(2391) 위에 고체 전해질층(2392)을 성막한다. 일반적으로는, 인산 리튬(Li3PO4) 등이 사용된다. 다음에, 고체 전해질층(2392) 위에 정극 활물질층(2393)을 성막한다. 일반적으로는, 망간산 리튬(LiMn2O4) 등이 사용된다. 코발트산 리튬(LiCoO2)이나 니켈산 리튬(LiNiO2)을 사용하여도 좋다. 다음에, 정극 활물질층(2393) 위에 전극이 되는 집전체 박막(2394)을 성막한다. 집전체 박막(2394)은 정극 활물질층(2393)과 밀착성이 좋고 저항이 작은 것이 요구되고, 알루미늄, 구리, 니켈, 바나듐 등을 사용할 수 있다.
상기한 부극 활물질층(2391), 고체 전해질층(2392), 정극 활물질층(2393), 집전체 박막(2394)의 각 박막층은 스퍼터링 기술을 이용하여 형성하여도 좋고, 증 착 기술을 사용하여도 좋다. 또한, 각각의 층의 두께는 0.1 ㎛ 내지 3 ㎛가 바람직하다.
다음에, 수지를 도포하여, 층간막(2396)을 형성한다. 그리고, 층간막(2396)을 에칭하여 콘택트 홀을 형성한다. 층간막은 수지에 한정되지 않고, CVD 산화막 등의 다른 막이라도 좋지만, 평탄성의 관점에서 수지인 것이 바람직하다. 또한, 감광성 수지를 사용하여, 에칭을 사용하지 않고 콘택트 홀을 형성하여도 좋다. 다음에, 층간막(2396) 위에 배선층(2395)을 형성하고, 배선(2397)과 접속함으로써, 2차 전지의 전기 접속을 확보한다.
이상과 같은 구성으로 함으로써, 본 발명의 반도체 장치에 있어서는, 단결정 기판 위에 트랜지스터를 형성하고, 그 위에 박막 2차 전지를 가지는 구성을 취할 수 있다. 따라서, 본 발명의 반도체 장치에 있어서는, 극박화, 소형화를 달성할 수 있다.
또한, 본 실시형태의 반도체 장치의 제작 방법은, 본 명세서에 기재한 다른 실시형태의 반도체 장치에 적용할 수 있다.
(실시형태 7)
본 실시형태에서는, 상기 실시형태에서 나타내는 반도체 메모리 장치가 형성되고 무선으로 정보의 송수신이 가능한 반도체 장치의 이용형태의 일례인 RFID 태그의 용도에 대하여 설명한다. RFID 태그는, 예를 들면, 지폐, 경화(硬貨), 유가증권류, 무기명 채권류, 증서류(운전 면허증이나 주민등록증 등), 포장용 용기류(포장지나 병 등), 기록 매체(DVD 소프트웨어나 비디오 테이프 등), 탈 것류(자전 거 등), 신변용품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 전자기기 등의 상품이나 화물의 꼬리표 등의 물품에 형성할 수 있고, 소위 ID 라벨, ID 태그, ID 카드로서 사용할 수 있다. 전자기기란, 액정 표시장치, EL 표시장치, 텔레비전 장치(단순히, 텔레비전, 텔레비전 수상기라고도 부른다) 및 휴대 전화기 등을 가리킨다. 이하에, 도 13a 내지 도 13e를 참조하여, 본 발명의 응용예 및 본 발명의 반도체 장치를 부착한 상품의 일례에 대하여 설명한다.
도 13a는 본 발명에 관한 반도체 장치의 완성품 상태의 일례이다. 라벨 대지(3001)(세퍼레이트지) 위에, 반도체 장치(3002)를 내장한 복수의 ID 라벨(3003)이 형성된다. ID 라벨(3003)은 박스(3004)내에 수납된다. 또한, ID 라벨(3003) 위에는 그 상품이나 역무에 관한 정보(상품명, 브랜드, 상표, 상표권자, 판매자, 제조자 등)가 기록된다. 한편, 내장되어 있는 반도체 장치(3002)에는 그 상품(또는 상품의 종류) 고유의 ID 넘버가 붙여져, 위조나, 상표권, 특허권 등의 지적 재산권 침해, 부정 경쟁 등의 불법 행위를 용이하게 파악할 수 있다. 또한, 반도체 장치(3002)내에는 상품의 용기나 라벨에 명기할 수 없는 수 많은 정보, 예를 들면, 상품의 산지, 판매지, 품질, 원재료, 효능, 용도, 수량, 형상, 가격, 생산 방법, 사용 방법, 생산 시기, 사용 시기, 유통 기한, 취급 설명, 상품에 관한 지적 재산 정보 등을 입력해 둘 수 있어, 거래자나 소비자는, 간편한 리더에 의하여, 그들의 정보에 액세스할 수 있다. 또한, 생산자측에서는 용이하게 재기록, 소거 등도 가능하지만, 거래자, 소비자측에서는 재기록, 소거 등을 할 수 없는 구조가 된다. 또한, 반도체 장치에 표시부를 형성하여 이들 정보를 표시할 수 있는 구성으로 하 여도 좋다.
도 13b는 반도체 장치(3012)를 내장한 라벨 형상의 반도체 장치(3011)를 나타낸다. 반도체 장치(3011)를 상품에 구비함으로써, 상품 관리가 용이해진다. 예를 들면, 상품이 도난된 경우에, 상품의 경로를 찾음으로써, 그 범인을 신속하게 파악할 수 있다. 이와 같이, 반도체 장치를 구비함으로써, 소위 트레이서빌리티(traceability)가 뛰어난 상품을 유통시킬 수 있다.
도 13c는 반도체 장치(3022)를 내포한 ID 카드(3021)의 완성품 상태의 일례이다. 상기 ID 카드(3021)로서는, 현금 카드, 신용 카드, 선불 카드, 전자 승차권, 전자 머니, 전화 카드, 회원 카드 등의 모든 카드류가 포함된다. 또한, ID 카드(3021)의 표면에 표시부를 마련하여 다양한 정보를 표시시키는 구성으로 하여도 좋다.
도 13d는 무기명 채권(3031)의 완성품의 상태를 나타낸다. 무기명 채권(3031)에는 반도체 장치(3032)가 묻혀져 있어, 그 주위는 수지에 의하여 성형되어 반도체 장치를 보호한다. 여기서, 상기 수지는 필러(filler)가 충전된 구성이 된다. 무기명 채권(3031)은 본 발명에 관한 반도체 장치와 같은 요령으로 작성할 수 있다. 또한, 상기 무기명 채권류에는, 우표, 표, 티켓, 입장권, 상품권, 도서상품권, 문구권, 맥주권, 쌀 상품권, 각종 상품권, 각종 서비스권 등이 포함되지만, 물론 이들에 한정되지 않는다. 또한, 지폐, 경화, 유가증권류, 무기명 채권류, 증서류 등에 본 발명의 반도체 장치(3032)를 형성함으로써, 인증 기능을 형성할 수 있고, 이 인증 기능을 활용하면 위조를 방지할 수 있다.
도 13e는 본 반도체 장치(3042)를 내포한 ID 라벨(3041)을 부착한 서적(3043)을 나타낸다. 본 발명의 반도체 장치(3042)는 표면에 부착되거나 묻히거나 하여, 물품에 고정된다. 도 13e에 도시하는 바와 같이, 책이라면 종이에 묻히거나, 유기 수지로 된 패키지라면 상기 유기 수지에 묻히거나 하여, 각 물품에 고정된다. 본 발명의 반도체 장치(3042)는 소형, 박형, 경량을 실현하기 때문에, 물품에 고정한 후에도, 그 물품 자체의 디자인성을 유지할 수 있다.
또한, 여기서는 도시하지 않지만, 포장용 용기류, 기록 매체, 신변 용품, 식품류, 의류, 생활용품류, 전자기기 등에 본 발명의 반도체 장치를 형성함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다. 또한, 탈 것류에 반도체 장치를 형성함으로써, 위조나 도난을 방지할 수 있다. 또한, 동물 등의 생물에 묻음으로써, 개개의 생물의 식별을 용이하게 행할 수 있다. 예를 들면, 가축 등의 생물에 무선 태그를 묻음으로써, 태어난 해나 성별 또는 종류 등을 용이하게 식별하는 것이 가능하게 된다.
도 14a 및 도 14b는 본 발명에 따른 반도체 장치(2501)를 포함한 ID 라벨(2502)을 부착한 서적(2701) 및 패트 병(2702)을 나타낸다. 본 발명에 사용되는 반도체 장치(2501)는 매우 얇기 때문에, 상기 서적 등의 물품에 ID 라벨(2502)을 탑재하여도, 기능, 디자인성을 유지할 수 있다. 또한, 비접촉형 박막 집적회로 장치인 경우, 안테나와 칩을 일체로 형성할 수 있어, 곡면을 가지는 상품에 직접 전사하는 것이 용이해진다.
도 14c는 과일류(2705)의 생선 식품에 직접 반도체 장치(2501)를 포함한 ID 라벨(2502)을 부착한 상태를 나타낸다. 또한, 도 14d는 포장용 필름류에 의하여 야채(2704)의 생선 식품을 포장한 일례를 나타낸다. 또한, 반도체 장치(2501)를 상품에 부착한 경우, 빼앗길 가능성이 있지만, 포장용 필름(2703)류에 의하여 상품을 싼 경우, 포장용 필름(2703)류를 벗기기 어렵기 때문에, 방범 대책상의 메리트가 있다. 또한, 상기한 상품 이외에도, 모든 상품에 본 발명에 관한 반도체 장치를 이용할 수 있다.
본 실시형태에서 나타내는 반도체 장치의 구성은, 본 명세서의 다른 실시형태에 나타내는 구성과 자유롭게 조합하여 실시할 수 있다.
도 1은 본 발명의 반도체 메모리 장치의 일례를 나타내는 도면.
도 2는 본 발명의 반도체 메모리 장치의 SRAM 셀의 일례를 나타내는 도면.
도 3은 본 발명의 반도체 메모리 장치의 일례를 나타내는 도면.
도 4는 본 발명의 반도체 메모리 장치를 구비하는 반도체 장치의 일례를 나타내는 도면.
도 5는 본 발명의 반도체 메모리 장치를 구비하는 반도체 장치의 일례를 나타내는 도면.
도 6은 본 발명의 반도체 메모리 장치의 SRAM 셀의 일례를 나타내는 도면.
도 7a 내지 도 7d는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 8a 내지 도 8c는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 9a 내지 도 9b는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 10a 내지 도 10c는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 11a 내지 도 11c는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 12a 내지 도 12b는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 13a 내지 도 13e는 본 발명의 반도체 장치의 사용 형태의 일례를 나타내는 도면.
도 14a 내지 도 14d는 본 발명의 반도체 장치의 사용 형태의 일례를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
101: 노드 102: 축전 수단
103: 워드 선 104: 데이터 선
105: 데이터 선 106-111: 트랜지스터
112,113: 노드 118: 코드 추출회로
120: 메모리 셀 어레이 121: SRAM 셀
122: 디코더 123: 회로
200: 반도체장치 202: CPU
203: 마스크 ROM 204: SRAM
205: 컨트롤러 206: 로직부
207: 안테나 208: 공진회로
209: 전원회로 210: 리셋회로
211: 클록 생성회로 212: 복조회로
213: 변조회로 214: 전원관리회로
215: 아날로그부 216: CPUIF
217: 제어 레지스터 218: 코드 추출회로
219: 부호화회로 220: 수신신호
221: 송신신호 222: 수신 데이터
223: 송신 데이터 224: 안테나회로
226: 전원부 251: 노드
252: 다이오드소자 1301: 기판
1302: 절연막 1303: 박리층
1304: 절연막 1305: 반도체막
1306: 게이트 절연막 1307: 게이트 전극
1308: 불순물 영역 1309: 불순물 영역
1310: 절연막 1311: 불순물 영역
1313: 도전막 1314: 절연막
1316: 도전막 1317: 도전막
1318: 절연막 1319: 소자 형성층
1320: 시트재 1321: 시트재
2300: 도전체 기판 2302: 절연막
2304: 영역 2306: 영역
2307: p웰 2332: 절연막
2336: 도전막 2338: 도전막
2340: 게이트 전극 2342: 게이트 전극
2348: 레지스트 마스크 2350: 채널형성영역
2352: 불순물 영역 2366: 레지스트 마스크
2368: 채널형성영역 2370: 불순물 영역
2372: 절연막 2374: 배선
2391: 부극 활물질층 2392: 고체 전해질층
2393: 정극 활물질층 2394: 집전체 박막
2395: 배선층 2396: 층간막
2397: 배선 2501: 반도체장치
2502: ID 라벨 2701: 서적
2702: 패트 병 2703: 포장용 필름
2704: 야채류 2705: 과일류
3001: 라벨 대지 3002: 반도체장치
3003: ID 라벨 3004: 박스
3011: 반도체장치 3012: 반도체장치
3021: ID 카드 3022: 반도체장치
3031: 무기명 채권 3032: 반도체장치
3041: ID 라벨 3042: 반도체장치
3043: 서적 1300a: 박막트랜지스터
1300b: 박막트랜지스터 1300c: 박막트랜지스터
1300e: 박막트랜지스터 1300f: 용량소자
1305a: 반도체막 1305c: 반도체막
1305f: 반도체막 1307a: 도전막
1307b: 도전막 1312a: 절연막
1312b: 절연막

Claims (14)

  1. 반도체 메모리 장치에 있어서,
    SRAM 셀과;
    워드 선을 통하여 상기 SRAM 셀에 접속되는 디코더와;
    제 1 데이터 선 및 제 2 데이터 선을 통하여 상기 SRAM 셀에 접속되는 판독/기록 회로와;
    상기 SRAM 셀에 접속되는 축전 수단을 포함하고,
    상기 축전 수단은 상기 SRAM 셀을 통하여 상기 제 1 데이터 선 또는 상기 제 2 데이터 선으로부터 공급되는 전력을 축전하는, 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 축전 수단은 상기 SRAM 셀에 데이터가 기록될 때 또는 상기 SRAM 셀로부터 데이터가 판독될 때 충전되는, 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 반도체 메모리 장치는 복수의 상기 SRAM 셀을 포함하고, 상기 축전 수단은 복수의 상기 SRAM 셀의 각각에 구비되는, 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 축전 수단은 콘덴서인, 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 축전 수단은 2차 전지인, 반도체 메모리 장치.
  6. 반도체 장치에 있어서,
    안테나 회로와;
    상기 안테나 회로를 통하여 공급되는 전력에 의하여 구동되는 디코더 및 판독/기록 회로와;
    워드 선을 통하여 상기 디코더에 접속되고, 제 1 데이터 선 및 제 2 데이터 선을 통하여 상기 판독/기록 회로에 접속되는 SRAM 셀과;
    상기 SRAM 셀에 접속되는 축전 수단을 포함하고,
    상기 축전 수단은 상기 SRAM 셀을 통하여 상기 제 1 데이터 선 또는 상기 제 2 데이터 선으로부터 공급되는 전력을 축전하는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 SRAM 셀은 상기 안테나 회로를 통하여 전원 전압이 상기 디코더 및 상기 판독/기록 회로에 공급되지 않는 경우에도 동작하는, 반도체 장치.
  8. 제 6 항에 있어서,
    상기 축전 수단은 콘덴서인, 반도체 장치.
  9. 제 6 항에 있어서,
    상기 축전 수단은 2차 전지인, 반도체 장치.
  10. 반도체 장치에 있어서,
    안테나 회로와;
    상기 안테나 회로를 통하여 공급되는 전력을 정류하고, 상기 정류된 전력을 출력하는 전원부와;
    상기 안테나 회로를 통하여 공급되는 전력에 의하여 구동되는 디코더 및 판독/기록 회로와;
    워드 선을 통하여 상기 디코더에 접속되고, 제 1 데이터 선 및 제 2 데이터 선을 통하여 상기 판독/기록 회로에 접속되는 SRAM 셀과;
    상기 SRAM 셀에 접속되는 축전 수단을 포함하고,
    상기 축전 수단은 상기 전원부로부터 공급되는 전력 또는 상기 SRAM 셀을 통하여 상기 제 1 데이터 선 또는 상기 제 2 데이터 선으로부터 공급되는 전력을 축전하는, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 축전 수단과 상기 전원부는 다이오드 소자를 통하여 서로 접속되는, 반도체 장치.
  12. 제 10 항에 있어서,
    상기 SRAM 셀은 상기 안테나 회로를 통하여 전원 전압이 상기 디코더 및 상기 판독/기록 회로에 공급되지 않는 경우에도 동작하는, 반도체 장치.
  13. 제 10 항에 있어서,
    상기 축전 수단은 콘덴서인, 반도체 장치.
  14. 제 10 항에 있어서,
    상기 축전 수단은 2차 전지인, 반도체 장치.
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