KR20080058038A - Semiconductor devices and method of making the same - Google Patents
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Abstract
Description
도1 내지 도4는 본 발명의 방법의 일 실시예에 따른 각 단계를 나타내는 공정 단면도들이다. 1-4 are process cross-sectional views illustrating each step according to one embodiment of the method of the present invention.
본 발명은 반도체 장치 형성방법에 관한 것으로, 보다 상세하게는 층간 배선의 연결을 위한 콘택 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a semiconductor device, and more particularly, to a method for forming a contact for connecting interlayer wiring.
반도체 장치는 반도체 기판에 도체 및 부도체, 반도체 막을 형성하고 가공하여 전자, 전기 소자 및 배선을 형성하여 이루어지는 회로 장치의 일종이다. 반도체 장치의 고집적화가 진행되면서 반도체 장치는 매우 복잡하고 정밀하게 이루어지고 있으며, 그 형성 공정은 극도로 정밀하게 조건이 제어될 필요가 있다. A semiconductor device is a type of circuit device formed by forming a conductor, a non-conductor, and a semiconductor film on a semiconductor substrate to form an electronic, electrical element, and wiring. As the integration of semiconductor devices has progressed, semiconductor devices have become very complex and precise, and the formation process needs to be controlled with extreme precision.
반도체 장치의 고집적화를 위해 소자 및 배선의 크기가 점차 줄어들고, 한정된 면적에 많은 소자를 형성하기 위해 다층화가 이루어진다. 소자와 배선을 연결하고, 상층 배선과 하층 배선을 연결하기 위해 층간 절연막에 홀을 형성하고 홀에 도 체를 채워 콘택을 형성하게 된다.The size of devices and wirings is gradually reduced for high integration of semiconductor devices, and multilayering is performed to form many devices in a limited area. In order to connect the device and the wiring, and to connect the upper wiring and the lower wiring, a hole is formed in the interlayer insulating film and a conductor is filled in the hole to form a contact.
즉, 반도체 장치에 상하 배선이나 상하층 도체 영역을 연결하는 데 콘택이나 비아가 사용된다. 가령, 반도체 장치 가운데 일부에서는 모스(MOS:metal oxide silcon)구조의 트랜지스터(Transistor)에서 콘택 혹은 비아(Contact or via)를 통해 전면부(Front end)와 후면부(Back end)를 연결을 한다. 이때, 수직적인 구조인 콘택이나 비아를 이와 별도로 형성되며 수평적으로 형성된 구조인 하층 배선과 원활한 전기 접속을 이루도록 하는 것이 문제된다. In other words, contacts or vias are used to connect the upper and lower wirings and the upper and lower conductive regions to the semiconductor device. For example, in some semiconductor devices, a front end and a back end are connected to each other through a contact or via in a transistor having a metal oxide silcon (MOS) structure. At this time, it is a problem to form a contact or via which is a vertical structure separately from this and to make a smooth electrical connection with the lower wiring which is a horizontally formed structure.
가령, 콘택홀 형성을 위한 식각 후에 베리어 메탈층 혹은 버퍼용 도체층으로으로 티타늄/티타늄 질화막(Ti/TiN)을 기판에 증착(deposition)한 후에 텅스텐으로 콘택 홀을 채우고 CMP나 에치백을 통해 텅스텐 콘택 플러그를 형성한다. 그리고 다시 티타늄/티타늄 질화막을 얇게 증착한 후 상부 배선층을 이룰 알미늄층을 증착 한다. 이때 콘택 콘택 플러그 상단과 그 위로 형성되는 티타늄층 사이에 이질적인 재질로 인하여 층간 밀착(adhesion)이 잘 되지 않는 경우가 발생할 수 있다. 이들 도체층 사이에 밀착이 충분하지 않으면 콘택을 포함하는 회로의 배선 저항이 커지거나 내부 단선이 발생할 수 있다. 반도체 회로의 내부 배선 저항이 커지면 회로를 흐르는 전기 신호의 저항 캐퍼시터 지연(RC Delay)이 커져, 신호가 왜곡될 수 있어 반도체 장치의 동작 이상을 가져와 반도체 장치의 신뢰성, 안정성을 떨어뜨릴 수 있다. For example, after etching to form a contact hole, a titanium / titanium nitride film (Ti / TiN) is deposited on the substrate using a barrier metal layer or a buffer conductor layer, and then contact holes are filled with tungsten and tungsten through CMP or etch back. Form a contact plug. Then, a thin layer of titanium / titanium nitride is deposited, and then an aluminum layer is formed to form an upper wiring layer. At this time, due to the heterogeneous material between the top of the contact contact plug and the titanium layer formed thereon, the adhesion between the layers may not be good. Insufficient adhesion between these conductor layers may increase the wiring resistance of the circuit including the contact or cause internal disconnection. If the internal wiring resistance of the semiconductor circuit is increased, the resistance capacitor delay RC delay of the electric signal flowing through the circuit is increased, and the signal may be distorted, resulting in abnormal operation of the semiconductor device, thereby lowering the reliability and stability of the semiconductor device.
특히 고밀도 집적회로에서는 소자 및 배선이 폭이 작아지고 이에 따라 배선 저항이 증가하여 이런 내부 저항 증가가 더욱 문제된다. In particular, in high-density integrated circuits, the width of the device and the wiring become smaller and accordingly, the wiring resistance increases, thereby increasing the internal resistance.
본 발명은 콘택 플러그가 형성된 기판에 상층 배선을 형성하기 위한 도체층을 적층하면서 하부의 콘택 플러그의 상단과의 전기적 접속을 강화하여 내부 배선 저항을 줄일 수 있는 구조를 가지는 반도체 장치 및 그 반도체 장치 형성 방법을 제공하는 것을 목적으로 한다. The present invention provides a semiconductor device having a structure capable of reducing internal wiring resistance by strengthening electrical connection with an upper end of a lower contact plug while stacking a conductor layer for forming upper wiring on a substrate on which a contact plug is formed, and forming the semiconductor device. It is an object to provide a method.
본 발명은 하층 배선과 상층 배선을 이어주는 콘택과 상층 배선 사이의 접촉부 저항을 줄일 수 있는 구조를 가지는 반도체 장치 및 그 반도체 장치 형성 방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a semiconductor device and a method of forming the semiconductor device having a structure capable of reducing the contact resistance between the contact connecting the lower layer wiring and the upper layer wiring and the upper layer wiring.
상기 목적을 달성하기 위한 본 발명은, 상층 배선과 하층 배선, 이들 배선 사이에 개재되는 층간절연막, 상기 층간 절연막을 통과하여 상기 상층 배선과 하층 배선을 연결하는 콘택을 구비하는 반도체 장치에서 상기 콘택 플러그 상단이 사이 층간 절연막 상면 위로 돌출되어 상기 상층 배선에 삽입된 형상을 가지는 것을 특징으로 한다.According to an aspect of the present invention, a contact plug is provided in a semiconductor device including an upper wiring and a lower wiring, an interlayer insulating film interposed between the wirings, and a contact connecting the upper wiring and the lower wiring through the interlayer insulating film. An upper end protrudes over the upper surface of the interlayer insulating film, and has a shape inserted into the upper wiring.
상기 목적을 달성하기 위한 본 발명의 반도체 장치 형성 방법은, 하층 배선이나 소자가 형성된 기판에 층간 절연막을 형성하는 단계, 상기 층간 절연막을 패터닝하여 상기 하층 배선 일부가 드러나도록 하는 콘택홀을 형성하는 단계, 상기 콘택 홀이 형성된 기판에 플러그용 금속층을 적층하고 상기 층간 절연막 상면에 적층된 플러그용 금속층을 제거하여 상기 콘택홀에 콘택 플러그를 남기는 단계, 상기 층간 절연막을 전면 식각하여 상기 콘택 플러그의 상부를 상기 층간 절연막 상면 위로 돌출시키는 단계, 기판에 상층 배선층을 적층하고 패터닝하여 상층 배선을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 한다. The method of forming a semiconductor device of the present invention for achieving the above object comprises the steps of: forming an interlayer insulating film on a substrate on which a lower layer wiring or an element is formed, and forming a contact hole to expose a portion of the lower layer wiring by patterning the interlayer insulating film And depositing a plug metal layer on the substrate on which the contact hole is formed, and removing the plug metal layer stacked on the upper surface of the interlayer insulating layer to leave contact plugs in the contact hole. The upper surface of the contact plug is etched by etching the entire surface of the interlayer insulating layer. Protruding from the upper surface of the interlayer insulating film, it is characterized in that it comprises a step of forming an upper layer wiring by laminating and patterning the upper wiring layer on a substrate.
이하 도면을 참조하면서 실시예를 통해 본원 발명을 보다 상세히 설명하기로 한다. Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
도1 내지 도4는 본 발명의 방법의 일 실시예에 따른 각 단계를 나타내는 공정 단면도들이다. 1-4 are process cross-sectional views illustrating each step according to one embodiment of the method of the present invention.
도1을 참조하면, 반도체 회로 형성을 위한 전단계 공정을 통해 트랜지스터 소자를 형성한 공정 기판(10)에, 후단계 공정을 실시한다. 일단 전단계 공정을 마친 기판에 층간 절연막(20)을 적층한다.Referring to FIG. 1, a post-step process is performed on a
도2를 참조하면 도1의 공정 단계에서 층간 절연막(20)에 콘택 홀을 형성한다. 콘택 홀이 형성된 기판에 금속막을 적층하여 콘택 홀을 채운다. 그리고, 화학적 기계적 연마(CMP)를 통해 혹은 전면 에치 백을 통해 층간 절연막 위에 쌓인 금속막을 제거하고 콘택 홀에만 금속막을 남게 하여 콘택 플러그(30)를 형성한다.Referring to FIG. 2, contact holes are formed in the
금속막은 베리어막인 티타늄/티타늄 질화막(Ti/TiN)층과 주된 금속층인 텅ㅅ텐층으로 이루어진다. 베리어막 및 주된 금속층으로 물론 필요에 따라 다른 재질이 사용될 수 있다. 가령 주된 금속으로는 구리, 알미늄 등 금속이 사용될 수 있고, 비록 금속은 아니지만 다른, 도체 역할을 할 수 있는 폴리 실리콘 등이 선택적으로 사용될 수 있다. The metal film is composed of a titanium / titanium nitride film (Ti / TiN) layer, which is a barrier film, and a tungsten layer, which is a main metal layer. As the barrier film and the main metal layer, of course, other materials may be used as necessary. For example, metals such as copper and aluminum may be used as the main metal, and polysilicon, which may serve as a conductor, although not a metal, may optionally be used.
도3을 참조하면 층간 절연막 상부를 선택적으로 식각하여 콘택 플러그(30) 상단이 층간 절연막(20') 상면 이로 일부가 돌출되도록 한다. 이런 형태를 형성하기 위해 층간 절연막을 선택적으로 제거하는 CMP를 할 수도 있으나 콘택 플러그(30)의 돌출된 부분이 층간 절연막(20') 상면과 명확히 단차지도록 하여 돌출 면적을 넓히기 위해 화학적 에칭을 실시하는 것이 더 바람직하다. Referring to FIG. 3, the upper portion of the interlayer insulating layer is selectively etched so that a part of the upper end of the
도4를 참조하면, 콘택 플러그(30) 상단이 돌출된 상태의 기판 전면에 배선 금속층을 형성한다. 배선 금속층(40)은 접착막 혹은 베리어막(41)과, 주된 금속층(43)과 상부 베리어막(45)의 3 층으로 형성될 수 있다. 베리어막은 티타늄/티타늄 질화막(Ti/TiN)층, 주된 금속층으로는 알미늄층이 사용될 수 있다.Referring to FIG. 4, the wiring metal layer is formed on the entire surface of the substrate in which the upper end of the contact plug 30 protrudes. The wiring metal layer 40 may be formed of three layers of an adhesive film or a
도4의 상태에서 이후 공정이 이어지면서 배선 금속층(40)에 대한 패터닝 작업을 통해 1차 배선이 형성되고, 다시 그 위로 별도의 층간 절연막과 2차 배선이 형성될 수 있다. 1차 및 2차 배선은 층간 절연막에 형성되는 비아 혹은 콘택을 통해 연결되어 회로 배선을 구성할 수 있다.In the state of FIG. 4, as the subsequent processes continue, primary wirings may be formed by patterning the wiring metal layer 40, and a separate interlayer insulating film and secondary wirings may be formed thereon. The primary and secondary wirings may be connected through vias or contacts formed in the interlayer insulating film to configure circuit wiring.
이런 후속 단계에서도 비아 혹은 콘택을 형성할 때에는 도3의 단계에서와 같이 비아 혹은 콘택 플러그를 형성한 상태에서 층간 절연막을 선택적으로 식각하여 플러그 상단이 돌출되도록 하고 그 상태에서 상부 배선 금속층을 적층하는 방법을 사용할 수 있다. In this subsequent step, when forming vias or contacts, as shown in FIG. 3, the interlayer insulating layer is selectively etched with vias or contact plugs formed so that the top of the plug protrudes, and the upper wiring metal layer is laminated in that state. Can be used.
이러한 본 발명을 통해서 플러그 상단을 돌출시키도록 층간 절연막을 일부 두께 제거하는 식각이 이루어질 경우, 플러그 상단은 종래와 달리 그 상면뿐 아니라 측면에서도 상부 배선 금속층, 가령 상부 배선 금속층의 접착층(Glue layer)으로 사용되는 티타늄/티타늄 질화막층과 접하게 되므로 접촉 면적의 확대를 통해 접 속면의 저항을 줄일 수 있다. 가령, 콘택의 폭을 300 옹스트롬, 콘택의 돌출되는 높이를 상층 배선 두께의 약 1/2 정도인 100 내지 150 옹스트롬이라 하면 콘택 상면의 대략 두배에 해당하는 면적을 가지는 측면 면적이 더해져 접촉 면적 확대에 의한 접촉면에서의 저항은 절반 이하로도 떨어질 수 있다. When the etching is performed to remove the thickness of the interlayer insulating film so as to protrude the upper end of the plug through the present invention, the upper end of the plug is different from the upper surface as well as the upper wiring metal layer, for example, the adhesive layer (Glue layer) of the upper wiring metal layer. Since it is in contact with the titanium / titanium nitride layer used, the contact surface resistance can be reduced by increasing the contact area. For example, if the width of the contact is 300 angstroms and the height of the contact is about 100 to 150 angstroms, which is about 1/2 of the thickness of the upper layer wiring, the side area having approximately twice the area of the upper surface of the contact is added to increase the contact area. Resistance at the contact surface may drop to less than half.
복잡한 반도체 회로에서는 이런 콘택 접속면이 다수가 존재하므로 회로의 내부 저항은 많이 줄어들게 되고, 전체적인 반도체 장치의 저항 캐퍼시터 지연이나 그에 따른 신호 왜곡, 지연도 줄어들게 된다.In a complex semiconductor circuit, since there are many such contact connection surfaces, the internal resistance of the circuit is greatly reduced, and the resistance capacitor delay of the overall semiconductor device, and thus signal distortion and delay, are also reduced.
도4는 또한 본 발명 반도체 장치를 나타내는 부분적인 단면도이다.4 is a partial cross sectional view showing a semiconductor device of the present invention.
도4의 반도체 장치에서 전공정을 끝내 트랜지스터 등이 형성된 기판에서 도전 영역과 후공정의 배선층을 연결하는 콘택 플러그의 상단이 상부 배선층 속으로 일부 함입된 형태를 보여주고 있다. 돌출된 부분의 측면은 종래에 비해 베리어층과의 접촉면적이 늘어난 부분이 된다.In the semiconductor device of FIG. 4, the upper end of the contact plug connecting the conductive region and the wiring layer in the later process is partially embedded in the upper wiring layer in the substrate on which the transistor and the like are finished after the previous process. The side of the protruding portion is a portion in which the contact area with the barrier layer is increased compared with the conventional one.
본 발명에 따르면 기존 공정의 별다른 변화 없이 층간 절연막 상면을 추가 에치하는 공정만으로 콘택 상면과 상부 배선 사이의 접촉면에 의한 콘택 저항을 많이 줄일 수 있고, 다층 배선에서 다수의 콘택이 적용될 경우, 반도체 회로 전체의 내부 저항을 줄일 수 있다. According to the present invention, the contact resistance caused by the contact surface between the upper surface of the contact and the upper wiring can be greatly reduced only by the step of additional etching of the upper surface of the interlayer insulating film without any change of the existing process, and when a plurality of contacts are applied in the multilayer wiring, the semiconductor circuit The overall internal resistance can be reduced.
본 발명은 소자의 크기가 작아질수록 저항이 높아지는 문제가 중요하게 되므로 이런 문제를 경감시키는 효과를 더욱 많이 줄 수 있다. In the present invention, as the size of the device becomes smaller, the problem of higher resistance becomes more important, and thus, the effect of alleviating such a problem can be further increased.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E601 | Decision to refuse application |