KR20080048767A - Method of forming an isolation structure - Google Patents
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Abstract
Description
도 1 내지 도 7은 본 발명의 일 실시예에 의한 소자 분리 구조물의 형성 방법을 설명하기 위한 단면도들이다.1 to 7 are cross-sectional views illustrating a method of forming a device isolation structure according to an embodiment of the present invention.
도 8 내지 도 11은 본 발명의 다른 실시예에 따른 소자 분리 구조물의 형성 방법을 설명하기 위한 단면도이다.8 to 11 are cross-sectional views illustrating a method of forming a device isolation structure according to another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100 : 기판 112 : 패드 산화막 패턴100
114 : 패드 질화막 패턴 110 : 하드 마스크 패턴114: pad nitride film pattern 110: hard mask pattern
105 : 트렌치 120 : 예비 라이너105: trench 120: spare liner
125 : 라이너 130 : 제1 예비 산화막125: liner 130: first preliminary oxide film
135 : 제1 산화막 140 : 제2 예비 산화막135: first oxide film 140: second preliminary oxide film
145 : 제2 산화막 150 : 제3 산화막145: second oxide film 150: third oxide film
137 : 제1 산화막 패턴 147 : 제2 산화막 패턴137: first oxide film pattern 147: second oxide film pattern
157 : 제3 산화막 패턴 160 : 소자 분리 패턴157: third oxide film pattern 160: device isolation pattern
본 발명은 소자 분리 구조물의 형성 방법에 관한 것이다. 보다 상세하게는 본 발명은 높은 종횡비(aspect ratio)를 갖는 트렌치를 매립하는 소자 분리 구조물의 형성 방법에 관한 것이다.The present invention relates to a method of forming a device isolation structure. More particularly, the present invention relates to a method of forming an isolation structure for filling trenches having a high aspect ratio.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.In recent years, with the rapid spread of information media such as computers, semiconductor devices are also rapidly developing. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity. In response to such demands, manufacturing techniques have been developed for semiconductor devices to improve the degree of integration, reliability, and response speed.
상기 반도체 장치의 집적도 향상을 위한 기술로서 상기 반도체 장치를 구성하는 소자들을 전기적으로 분리하는 영역을 형성하는 가공 기술이 중요하게 대두되고 있다. 특히, 상기 소자들을 전기적으로 분리하는 영역은 좁은 면적을 차지하면서 절연이 효과적으로 이루어져야 한다.As a technology for improving the degree of integration of the semiconductor device, a processing technology for forming a region for electrically separating the elements constituting the semiconductor device has been important. In particular, the area for electrically separating the devices should be effectively insulated while occupying a small area.
상기 소자들을 전기적으로 분리하는 가공 기술로는 로코스(LOCal Oxidation of Silicon : LOCOS) 기술 또는 셸로우 트렌치 소자 분리(Shallow Trench Isolation : STI) 기술이 있으며, 최근에는 좁은 면적을 차지하고 깊이에 의해 절연 마진을 확보할 수 있는 STI 기술을 주로 사용한다.Processing techniques for electrically separating the devices include LOCal Oxidation of Silicon (LOCOS) technology or Shallow Trench Isolation (STI) technology, which recently occupy a narrow area and insulation margin by depth. Mainly use STI technology to secure the
STI 공정에 의하면, 실리콘 기판 상에 패드 산화막 및 질화막을 차례로 형성한 후, 상기 질화막을 패터닝한다. 이어서, 패터닝된 질화막을 식각 마스크로 이용하여 상기 기판을 소정 깊이로 식각하여 트렌치를 형성한다.According to the STI process, after a pad oxide film and a nitride film are formed in order on a silicon substrate, the said nitride film is patterned. Subsequently, the substrate is etched to a predetermined depth using a patterned nitride film as an etching mask to form a trench.
이어서, 상기 트렌치 내측면을 따라 저압 화학 기상 증착 공정을 이용하여 라이너를 형성한다. 상기 라이너는 실리콘 질화막으로 이루어지며, 약 50Å의 얇은 두께로 형성된다. 이때, 필요에 따라 상기 라이너 형성 전에 상기 트렌치의 측벽에 열산화(Thermal Oxidation) 방법을 사용하여 측벽 산화막(Sidewall Oxide)을 성장시킬 수도 있다.A liner is then formed along the trench inner side using a low pressure chemical vapor deposition process. The liner is made of a silicon nitride film and is formed to a thin thickness of about 50 GPa. In this case, sidewall oxide may be grown on the sidewalls of the trench by using a thermal oxidation method, if necessary, before forming the liner.
이후, 라이너 상에 트렌치를 부분적으로 매립하는 제1 고밀도 플라즈마(high density plasma; HDP) 산화막을 형성한 후, 상기 제1 HDP 산화막을 식각액을 이용하여 습식 식각한다. 이후, 상기 제1 HDP 산화막 상에 제2 HDP 산화막을 형성하여 상기 트렌치를 매립한다. 그러나, 제1 HDP 산화막을 습식 식각하는 동안, 상기 라이너가 침식되어 트렌치의 측벽에 보이드가 발생하는 문제가 발생할 수 있다.Thereafter, after forming a first high density plasma (HDP) oxide film partially filling the trench on the liner, the first HDP oxide film is wet etched using an etchant. Thereafter, a second HDP oxide film is formed on the first HDP oxide film to fill the trench. However, while wet etching the first HDP oxide layer, a problem may occur in that the liner is eroded to generate voids on the sidewalls of the trench.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 보이드 없이 트렌치를 절연물로 매립할 수 있는 소자 분리 구조물의 형성 방법을 제공하는데 있다.An object of the present invention for solving the above problems is to provide a method of forming a device isolation structure that can be buried in the trench without the void.
상술한 목적을 달성하기 위하여 본 발명의 일 특징에 따른 소자 분리 구조물의 형성 방법에 있어서, 기판에 제1 트렌치를 형성한 후, 상기 제1 트렌치의 저면 및 측벽 상에 예비 라이너를 형성한다. 상기 예비 라이너를 갖는 결과물을 어닐링하여 상기 예비 라이너로부터 라이너를 수득한 후, 상기 라이너의 표면상에 제1 예비 산화막을 형성한다. 상기 제1 예비 산화막이 오버행을 가질 경우, 상기 오버행을 제거하고 제2 트렌치를 갖는 제1 산화막을 형성한다. 상기 제2 트렌치를 매립하는 제2 산화막을 형성한 후, 상기 기판의 상면이 노출될 때까지 상기 제2 산화막을 평탄화하여 제2 산화막 패턴을 형성한다. 여기서, 상기 예비 라이너는 실리콘 질화물을 이용하여 형성될 수 있다. 상기 예비 라이너를 어닐링하는 단계는 질소, 암모니아 또는 이들의 혼합물을 소스 가스로 이용하여 플라즈마 어닐링 공정에 의하여 수행될 수 있다. 또한, 상기 예비 라이너를 어닐링하는 단계는 열질화 공정에 의하여 수행될 수 있다. 상기 제1 산화막을 형성하는 단계는 HF 수용액 또는 LAL 용액을 식각액으로 이용하여 습식 식각할 수 있다. 또한, 상기 제2 산화막을 평탄화하기 전, 상기 제2 산화막 상에 상기 트렌치를 충분하게 매립하는 제3 산화막을 형성하는 단계를 더 포함할 수 있다. 여기서, 상기 제1 산화막 및 제2 산화막은 고밀도 플라즈마(HDP) 계열의 산화물로 형성될 수 있다. In order to achieve the above object, in the method of forming a device isolation structure according to an aspect of the present invention, after forming a first trench in a substrate, a preliminary liner is formed on the bottom and sidewalls of the first trench. After annealing the resultant with the preliminary liner to obtain a liner from the preliminary liner, a first preliminary oxide film is formed on the surface of the liner. When the first preliminary oxide film has an overhang, the overhang is removed and a first oxide film having a second trench is formed. After forming the second oxide film filling the second trench, the second oxide film is planarized until the top surface of the substrate is exposed to form a second oxide film pattern. Here, the preliminary liner may be formed using silicon nitride. The annealing of the preliminary liner may be performed by a plasma annealing process using nitrogen, ammonia or a mixture thereof as a source gas. In addition, the annealing of the preliminary liner may be performed by a thermal nitriding process. The forming of the first oxide layer may be wet etching using an HF aqueous solution or an LAL solution as an etchant. The method may further include forming a third oxide layer on the second oxide layer to sufficiently fill the trench before planarizing the second oxide layer. The first oxide layer and the second oxide layer may be formed of an oxide of a high density plasma (HDP) series.
본 발명의 실시예에 따르면, 예비 라이너를 어닐링하여 라이너를 형성함으로써, 후속하는 전면 식각 공정에서 라이너의 침식을 억제할 수 있다. 따라서, 라이너의 침식에 따른 보이드의 발생이 억제되어 보이드 없는 소자 분리 구조물이 형성될 수 있다.According to an embodiment of the present invention, by annealing the preliminary liner to form a liner, it is possible to suppress the erosion of the liner in the subsequent front etching process. Therefore, generation of voids due to erosion of the liner can be suppressed, thereby forming a void-free device isolation structure.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 하지만, 본 발명이 하기의 실시예들에 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 구조물들이 다른 구조물들의 "상에", "상부"에 또는 "하부"에 위치하는 것으로 언급되는 경우에는 각 구조물들이 직접 다른 구조 물들 위에 위치하거나 또는 아래에 위치하는 것을 의미하거나, 또 다른 구조물들이 상기 구조물들 사이에 추가적으로 형성될 수 있다. 또한, 각 구조물들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 구조물들을 구분하기 위한 것이다. 따라서, "제1" 및/또는 "제2"는 각 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the following embodiments, and those skilled in the art may implement the present invention in various other forms without departing from the technical spirit of the present invention. In the accompanying drawings, the dimensions of the structures are shown in an enlarged scale than actual for clarity of the invention. In the present invention, when each structure is referred to as being located "on", "top" or "bottom" of other structures, it means that each structure is located directly above or below other structures, or Still further structures may be additionally formed between the structures. In addition, where each structure is referred to as "first" and / or "second", it is not intended to limit these members but merely to distinguish each structure. Thus, "first" and / or "second" may be used selectively or interchangeably for each structure.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 소자 분리 구조물의 형성 방법을 설명하기 위한 단면도들이다.1 to 7 are cross-sectional views illustrating a method of forming a device isolation structure according to an embodiment of the present invention.
도 1은 반도체 기판(100)의 상부에 제1 트렌치(105)를 형성하는 단계를 도시한다. 1 illustrates a step of forming a
먼저, 실리콘 웨이퍼 또는 실리콘-온-인슐레이터(silicon-on-insulator)와 같은 반도체 기판(100)을 마련한다. 반도체 기판(100) 상에 패드 산화막(미도시) 및 패드 질화막(미도시)을 순차적으로 적층한 후, 상기 패드 질화막 상에 포토레지스트 패턴(미도시)을 형성한다. 상기 포토레지스트 패턴을 마스크로 이용하여 상기 패드 질화막 및 상기 패드 산화막을 패터닝하여 기판(100) 상에 패드 산화막 패턴(112) 및 패드 질화막 패턴(114)을 형성한다. 그 결과, 패드 산화막 패턴(112) 및 패드 질화막 패턴(114)을 포함하는 하드 마스크 패턴(110)이 형성된다.First, a
상기 하드 마스크 패턴(110)을 식각 마스크로 이용하여 기판(100)의 상부를 이방성 식각하여 기판(100)의 상부에 제1 트렌치(105)를 형성한다.The
이어서, 트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 손 상(damage)을 큐어링하기 위하여 제1 트렌치(105)의 노출된 기판(100)을 산화 분위기에서 열처리한다. 따라서, 제1 트렌치(105)의 바닥면과 측벽 상에 산화막(미도시)이 형성될 수 있다. The exposed
도 2는 예비 라이너를 형성하는 단계를 도시한다.2 shows the step of forming a preliminary liner.
도 2를 참조하면, 제1 트렌치(105)의 저면 및 측벽에 예비 라이너(120)를 형성한다. 예비 라이너(120)는 제1 트렌치(105)를 매립하는 절연막에 대하여 식각 선택비를 갖는 물질을 이용하여 형성될 수 있다. 상기 절연막이 산화막으로 형성될 경우, 예비 라이너(120)는, 예를 들면, 실리콘 질화물을 이용하여 형성된다. Referring to FIG. 2, a
예비 라이너(120)는 40 내지 75Å의 범위 내의 두께를 갖도록 형성될 수 있다. 예비 라이너(120)가 40Å 미만일 경우, 후속하는 제1 예비 산화막을 전면 식각하는 공정에서 제1 트렌치(105)의 측벽 주변에서 라이너의 침식이 발생하여, 제1 트렌치(105)를 매립하는 소자 분리 구조물 내에 보이드가 발생할 수 있다. 한편, 예비 라이너(120)가 75Å 초과일 경우, 후속하는 제1 예비 산화막을 형성하는 공정에서 버블(bubble)이 발생하는 문제가 발생할 수 있다. 따라서, 예비 라이너(120)의 두께는 40 내지 75Å일 수 있다.The
예비 라이너(120)는 화학적 기상 증착(chemical vapor deposition; CVD) 공정에 의하여 제1 트렌치(105)의 측벽 및 저면 상에 형성될 수 있다. The
예비 라이너(120)는 후속하는 어닐링 공정에 의하여 라이너로 전환되어, 후속하는 식각 공정에서 제1 트렌치(105)의 내측벽에 대응하는 기판의 일부에 대한 충격을 감소시킨다.The
도 3은 예비 라이너로부터 라이너를 형성하는 단계를 도시한다.3 illustrates forming a liner from a preliminary liner.
도 3을 참조하면, 예비 라이너(120)를 포함하는 결과물을 어닐링하여 라이너(125)로 전환시킨다.Referring to FIG. 3, the resultant including the
본 발명의 일 실시예에 있어서, 예비 라이너(120)를 포함하는 기판(100)을 챔버에 로딩한 후, 질소(N2) 또는 암모니아(NH3)를 소스 가스로 하고 수소 가스(H2), 헬륨 가스 및 아르곤(Ar) 가스를 캐리어 가스로 하여 소스 가스를 플라즈마 상태로 형성한 후 예비 라이너(120)를 어닐링하여 예비 라이너(120)로부터 라이너(125)를 수득한다.In one embodiment of the present invention, after loading the
본 발명의 다른 실시예에 있어서, 질소 분위기에서 800 내지 1,000℃의 온도에서 예비 라이너(120)를 포함하는 기판(100)을 열처리하여 예비 라이너로(120)부터 라이너(125)를 수득할 수 있다. 이와 다르게, 질소 및 수증기 분위기의 퍼니스 내에서 700 내지 900℃의 온도에서 예비 라이너(120)를 포함하는 기판(100)을 열처리하여 예비 라이너(120)로부터 라이너(125)를 수득할 수 있다. 예를 들면, 급속 열질화(rapid thermal nitridation) 공정을 이용하여 예비 라이너(120)로부터 라이너(125)를 수득할 수 있다.In another embodiment of the present invention, the
본 발명의 일 실시예에 있어서, 제1 트렌치(105)의 측벽 및 저면에 라이너(125)를 형성한 후 추가적으로 캡핑막(미도시)을 형성할 수 있다. 상기 캡핑막은, 예를 들면, MTO(middle temperature oxide)막을 포함한다. 상기 갭핑막은 라이너(125)의 손상을 방지하는 역할을 할 수 있다.In one embodiment of the present invention, after forming the
도 4는 라이너의 표면상에 제1 예비 산화막을 형성하는 단계를 도시한다.4 illustrates the step of forming a first preliminary oxide film on the surface of the liner.
도 4를 참조하면, 제1 트렌치(105)의 측벽 및 저면에 형성된 라이너(125) 상에 제1 예비 산화막(130)을 형성한다. 보다 상세하게는, 제1 예비 산화막(130)은 갭 매립 특성이 우수한 절연 물질, 예컨대 HDP 산화물을 이용하여 형성될 수 있다. Referring to FIG. 4, the first
제1 예비 산화막(130)은 화학 기상 증착 방법으로 증착될 수 있다. 예를 들면, 제1 예비 산화막(130)은 고밀도 플라즈마 산화물(high density plasma oxide)을 이용하여 형성된다. 제1 예비 산화막(130)이 고밀도 플라즈마 산화물을 포함할 경우, 제1 예비 산화막(130)은 SiH4, O2 및 Ar 가스를 플라즈마 소스로 이용하여 고밀도 플라즈마를 발생시킴으로써 형성된다. HDP 산화물을 이용하여 제1 예비 산화막(130)을 형성할 경우, 제1 트렌치(105)의 상부에 오버행(overhang)이 발생할 수 있다.The first
본 발명의 일 실시예에 있어서, 제1 트렌치(105)가 상대적으로 높은 종횡비를 가질 경우, 제1 예비 산화막(130)이 제1 트렌치(105)를 충분히 매립할 경우, 제1 트렌치(105) 내부에 보이드가 발생할 수 있다. 따라서, 제1 예비 산화막(130)은 제1 트렌치(105)의 측벽 및 저면을 따라 형성될 수 있다.In one embodiment of the present invention, when the
도 5는 제1 예비 산화막을 전면 식각하여 제1 산화막을 형성하는 단계를 도시한 단면도이다.5 is a cross-sectional view illustrating a step of forming a first oxide film by etching the entire first preliminary oxide film.
도 5를 참조하면, 제1 예비 산화막(130)을 1차 전면 식각하여, 오버행을 제거하며 제1 산화막(135)을 형성한다. 이 경우, 제1 예비 산화막(130)을 부분적으로 식각하여 제1 트렌치(105) 입구의 오버행(overhang)을 제거하며, 제2 트렌치(107)가 형성된 제1 산화막(135)을 형성한다.. 제1 예비 산화막(130)을 전면 식각하는 공정은 식각액을 이용하는 습식 식각 공정을 포함한다. 상기 식각액의 예로는 플로우르화 수소(HF) 수용액 또는 LAL 용액을 들 수 있다. 상기 LAL 용액은 NH4F, HF 및 H2O를 포함하는 혼합물이다.Referring to FIG. 5, the first
한편, 제1 예비 산화막(130)을 1차 전면 식각하여 제1 산화막(135)을 형성할 때, 어닐링된 라이너(125)에 대한 침식이 억제될 수 있다.Meanwhile, when the first
본 발명의 일 실시예에 있어서, 상기 1차 전면 식각 공정에서 제2 트렌치(107)의 측벽에 형성된 라이너(125)가 부분적으로 노출될 경우, 전술한 어닐링 공정이 추가적으로 수행될 수 있다. 따라서, 어닐링된 라이너(125)가 후속하는 제2 차 전면 식각 공정 중 침식되는 것이 억제될 수 있다.In one embodiment of the present invention, when the
도 6은 제2 트렌치를 매립하는 제2 산화막을 형성하는 단계를 도시한다.6 shows a step of forming a second oxide film filling the second trench.
도 6을 참조하면, 제1 산화막(135) 상에 제2 트렌치(107)를 매립하는 제2 산화막(150)을 형성한다. 보다 상세하게는, 제2 산화막(150)은 갭 매립 특성이 우수한 절연 물질, 예컨대 HDP 산화물을 이용하여 형성될 수 있다. Referring to FIG. 6, a
제2 산화막(150)은 화학 기상 증착 방법으로 증착될 수 있다. 예를 들면, 제2 산화막(150)은 고밀도 플라즈마 산화물(high density plasma oxide)을 이용하여 형성된다. 제2 산화막(150)이 고밀도 플라즈마 산화물을 포함할 경우, 제2 산화막(150)은 SiH4, O2 및 Ar 가스를 플라즈마 소스로 이용하여 고밀도 플라즈마를 발 생시킴으로써 형성된다.The
본 발명의 일 실시예에 있어서, 제2 트렌치(107)가 상대적으로 낮은 종횡비를 가질 경우, 제2 산화막(150)이 보이드 없이 트렌치를 충분히 매립하여 형성될 수 있다.In one embodiment of the present invention, when the
도 7은 제1 트렌치를 매립하는 소자 분리 패턴을 형성하는 단계를 도시한다.7 illustrates forming a device isolation pattern filling the first trench.
도 7을 참조하면, 기판(100)의 상면을 노출할 때까지 제1 및 산화막들(135, 150)을 평탄화하여 소자 분리 패턴(160)을 형성한다. 제1 및 제2 산화막들(135, 150)은 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치백(etchback) 공정 또는 이들의 조합 공정으로 평탄화될 수 있다. 그 결과, 제1 트렌치(105) 내에 제1 산화막 패턴(137) 및 제2 산화막 패턴(157)을 포함하는 소자 분리 패턴(160)이 형성된다. Referring to FIG. 7, the
도 8 내지 도 11은 본 발명의 다른 실시예에 따른 소자 분리 구조물의 형성 방법을 설명하기 위한 단면도들이다. 본 발명의 다른 실시예에 따른 소자 분리 구조물의 형성 방법에 있어서, 제1 트렌치, 라이너 및 제1 산화막을 형성하는 단계는 도 1 내지 도 5를 참조로 설명된 제1 트렌치, 라이너 및 제1 산화막을 형성하는 단계와 실질적으로 동일하므로 이에 대한 상세한 설명은 생략하기로 한다.8 to 11 are cross-sectional views illustrating a method of forming a device isolation structure according to another embodiment of the present invention. In the method of forming a device isolation structure according to another embodiment of the present invention, the step of forming the first trench, the liner and the first oxide film is the first trench, the liner and the first oxide film described with reference to FIGS. Since it is substantially the same as the step of forming a detailed description thereof will be omitted.
도 8은 제1 산화막 상에 제2 트렌치를 매립하는 제2 예비 산화막을 형성하는 단계를 도시한다.FIG. 8 shows forming a second preliminary oxide film filling the second trench on the first oxide film.
도 8을 참조하면, 제2 트렌치(107)의 측벽 및 저면에 형성된 제1 산화 막(135) 상에 제2 예비 산화막(140)을 형성한다. 보다 상세하게는, 제2 예비 산화막(140)은 갭 매립 특성이 우수한 절연 물질, 예컨대 HDP 산화물을 이용하여 형성될 수 있다. Referring to FIG. 8, a second
제2 예비 산화막(140)은 화학 기상 증착 방법으로 증착될 수 있다. 예를 들면, 제2 예비 산화막(140)은 고밀도 플라즈마 산화물(high density plasma oxide)을 이용하여 형성된다. 제2 예비 산화막(140)이 고밀도 플라즈마 산화물을 포함할 경우, 제2 예비 산화막(140)은 SiH4, O2 및 Ar 가스를 플라즈마 소스로 이용하여 고밀도 플라즈마를 발생시킴으로써 형성된다. HDP 산화물을 이용하여 제2 예비 산화막(140)을 형성할 경우, 제2 트렌치(107)의 상부에 오버행(overhang)이 발생할 수 있다.The second
본 발명의 일 실시예에 있어서, 제2 트렌치(107)가 상대적으로 높은 종횡비를 가질 경우, 제2 예비 산화막(140)이 제2 트렌치(107)를 충분히 매립할 경우, 제2 예비 산화막(140) 내부에 보이드가 발생할 수 있다. 따라서, 제2 예비 산화막(140)은 제2 트렌치(107)의 측벽 및 저면을 따라 라이너(125) 상에 형성될 수 있다.In one embodiment of the present invention, when the
도 9는 제2 예비 산화막을 식각하여 제2 산화막을 형성하는 단계를 도시한다.9 illustrates etching a second preliminary oxide film to form a second oxide film.
도 9를 참조하면, 제2 예비 산화막(140)을 2차 전면 식각하여 제2 산화막(145)을 형성한다. 제2 산화막(145)을 형성할 경우, 제2 예비 산화막(140)을 부 분적으로 식각하여 제2 트렌치(107) 입구의 오버행(overhang)을 제거한다. 이때, 제3 트렌치(109)가 형성된다. 따라서, 제3 트렌치(109)의 종횡비는 감소하게 됨에 따라 후속하는 제3 산화막은 제3 트렌치(109)를 보이드없이 충분하게 매립할 수 있게 된다.Referring to FIG. 9, the second
도 10은 제2 산화막 상에 제3 트렌치를 충분하게 매립하는 제3 산화막을 형성하는 단계를 도시한다.FIG. 10 shows a step of forming a third oxide film that sufficiently fills the third trench on the second oxide film.
상술한 바와 같이 상기 제2 트렌치(107) 내의 제2 예비 산화막(140)을 부분적으로 제거하여 제2 산화막(145)을 형성한 후, 제2 산화막(145) 상에 제3 산화막(150)을 형성한다. 보다 상세하게는, 제3 산화막(150)은 갭 매립 특성이 우수한 절연 물질, 예컨대 HDP 산화물을 이용하여 형성될 수 있다. As described above, after the second
제3 산화막(150)은 화학 기상 증착 방법으로 증착될 수 있다. 예를 들면, 제3 산화막(150)은 고밀도 플라즈마 산화물(high density plasma oxide)을 이용하여 형성된다. 제3 산화막(150)이 고밀도 플라즈마 산화물을 포함할 경우, 제3 산화막(150)은 SiH4, O2 및 Ar 가스를 플라즈마 소스로 이용하여 고밀도 플라즈마를 발생시킴으로써 형성된다.The
도 11은 제1 트렌치를 매립하는 소자 분리 패턴을 형성하는 단계를 도시한다.FIG. 11 illustrates a step of forming a device isolation pattern filling a first trench.
도 11을 참조하면, 기판(100)의 상면을 노출할 때까지 제1 내지 제3 산화막(135, 145, 150)을 평탄화하여 소자 분리 패턴(160)을 형성한다. 제1 내지 제3 산화막(135, 145, 150)은 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치백(etchback) 공정 또는 이들의 조합 공정으로 평탄화될 수 있다. 그 결과, 제1 트렌치(105) 내에 제1 산화막 패턴(137), 제2 산화막 패턴(147) 및 제3 산화막 패턴(157)을 포함하는 소자 분리 패턴(160)이 형성된다. Referring to FIG. 11, the
상술한 바와 같이 본 발명에 따르면, 트렌치의 측벽 및 저면 상에 예비 라이너를 형성한 후 상기 예비 라이너를 어닐링하여 라이너를 형성함으로써, 후속하는 전면 식각 공정에서 라이너의 침식이 억제될 수 있다. 따라서, 상기 트렌치를 매립하는 소자 분리 패턴을 형성함에서 있어서 트렌치의 측벽에 보이드의 발생이 억제될 수 있다.As described above, according to the present invention, by forming a preliminary liner on the sidewalls and bottom of the trench and then annealing the preliminary liner to form a liner, erosion of the liner can be suppressed in a subsequent front etching process. Therefore, in forming the device isolation pattern filling the trench, generation of voids on the sidewall of the trench can be suppressed.
따라서, 본 발명은 복수의 게이트들 또는 복수의 비트 라인들 사이의 갭들과 같은높은 종횡비를 갖는 패턴을 보이드 없이 매립할 수 있다.Thus, the present invention can fill a pattern having a high aspect ratio such as gaps between a plurality of gates or a plurality of bit lines without voids.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.
Claims (7)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060119141A KR20080048767A (en) | 2006-11-29 | 2006-11-29 | Method of forming an isolation structure |
Applications Claiming Priority (1)
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KR1020060119141A KR20080048767A (en) | 2006-11-29 | 2006-11-29 | Method of forming an isolation structure |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1020060119141A KR20080048767A (en) | 2006-11-29 | 2006-11-29 | Method of forming an isolation structure |
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2006
- 2006-11-29 KR KR1020060119141A patent/KR20080048767A/en not_active Application Discontinuation
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