KR20080039144A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
도 1은 종래의 반도체 소자의 비트라인을 도시한 단면도.1 is a cross-sectional view showing a bit line of a conventional semiconductor device.
도 2는 종래의 반도체 소자의 비트라인에 대한 문제점을 도시한 단면도.2 is a cross-sectional view showing a problem with a bit line of a conventional semiconductor device.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 비트라인을 형성하기 위한 공정별 단면도.3A to 3F are cross-sectional views of processes for forming a bit line of a semiconductor device according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 * Explanation of symbols on the main parts of the drawings
41 : 반도체기판 42 : 소자분리막41: semiconductor substrate 42: device isolation film
43 : 제1층간절연막 44 : 랜딩플러그43: first interlayer insulating film 44: landing plug
45 : 제2층간절연막 46 : 식각정지막45: second interlayer insulating film 46: etch stop film
47 : 제1하드마스크막 48 : 홈47: first hard mask film 48: home
49a, 49b : 베리어막 50 : 배선용금속막49a, 49b: barrier film 50: wiring metal film
51 : 비트라인용도전막 52 : 제2하드마스크막51: bit line conductive film 52: second hard mask film
53 : 비트라인 54 : 제3층간절연막53: bit line 54: third interlayer insulating film
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는, 크기 감소에 따른 쓰러짐을 방지할 수 있는 반도체 소자의 비트라인 형성방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a bit line of a semiconductor device capable of preventing collapse due to size reduction.
디램(DRAM)과 같은 반도체 소자의 배선 재료로서는 전기 전도도가 우수한 알루미늄과 텅스텐이 주로 이용되고 있다. 이 중에서, 상기 텅스텐은 알루미늄에 비해 전기 전도성은 다소 떨어지지만 열안정성이 우수하고 매립특성 또한 우수하다는 장점이 있어서 비트라인으로 대표되는 캐패시터 형성 이전의 금속배선 공정에 주로 이용되고 있다. 상기 비트라인은 셀지역의 접합영역과 콘택되도록 형성되어, 채널을 통해 캐패시터에 전하가 저장되도록 전류를 공급하거나, 캐패시터에 저장된 전하가 데이터화 될 수 있도록 캐패시터간 전하량 차이를 증폭소자(Sense amplifier)에 전달하는 역할을 한다.As a wiring material of a semiconductor element such as DRAM, aluminum and tungsten having excellent electrical conductivity are mainly used. Among them, tungsten has a slightly lower electrical conductivity than aluminum, but has excellent thermal stability and excellent buried characteristics, and thus, tungsten is mainly used in metal wiring processes before forming capacitors represented by bit lines. The bit line is formed to be in contact with the junction region of the cell region, and supplies a current through the channel to store charge in the capacitor, or transmits a difference in charge amount between the capacitors to a sense amplifier so that the charge stored in the capacitor can be converted into data. It serves to convey.
도 1은 종래의 비트라인이 형성된 반도체 소자를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor device in which a conventional bit line is formed.
도시된 바와 같이, 소자분리막(2)이 구비된 반도체기판(1) 상에 제1층간절연막(3) 및 랜딩플러그(4)가 형성되어 있으며, 상기 제1층간절연막(3) 및 랜딩플러그(4) 상에 제2층간절연막(5)이 형성된다. As shown, a first interlayer insulating film 3 and a
그리고, 상기 제2층간절연막(5) 상에 베리어막(7), 배선용 금속막(8) 및 제1하드마스크막(6)이 차례로 형성되어 상기 베리어막(7), 배선용 금속막(8) 및 제1하드마스크막(6)으로 이루어진 비트라인 도전막(13)이 형성되고, 상기 형성된 비트라인 도전막(13)을 감싸는 구조로 제2하드마스크막(10)으로 스페이서가 형성되어 비트라인을 형성한다. 아울러, 상기 스페이서가 형성된 비트라인을 포함한 기판(1) 전면상에 제3층간절연막(9)이 형성된다.The barrier film 7, the
그러나, 전술한 종래의 반도체 소자의 비트라인 제조방법에 의해 형성된 비트라인은 반도체 소자의 고집적, 고성능 및 고용량의 추세로 반도체 소자의 셀 캐패시턴스를 확보하지 못하면 셀 어레이를 통과하는 많은 전도층 간의 캐패시턴스가 크게 작용하여 신호 증폭기(Sense Amplifier)의 신호 감지 마진(Sensing Margin)이 감소하여 그의 특성이 저하된다.However, the bit line formed by the conventional method for manufacturing a bit line of the semiconductor device described above has a capacitance between many conductive layers passing through the cell array when the cell capacitance of the semiconductor device cannot be secured due to the trend of high integration, high performance and high capacity of the semiconductor device. As a result, the signal sensing margin of the signal amplifier is reduced, thereby deteriorating its characteristics.
따라서, 상기와 같은 신호 증폭기의 신호 감지 마진 감소를 방지하기 위하여 이웃하는 비트라인들 간의 기생 캐패시터를 감소시켜야 하는데, 비트라인의 폭이 감소함에 따라 비트라인 형성을 위한 텅스텐막 식각시 도 2에 도시된 바와 같이, 식각된 비트라인 도전막이 쓰러지는 비트라인 쓰러짐(Collapse) 현상이 유발되어 그에 따른 비트라인 도전막 간의 쇼트를 유발한다.Therefore, parasitic capacitors between neighboring bit lines should be reduced in order to prevent a decrease in signal sensing margin of the signal amplifier as described above, and as the width of the bit lines decreases, the tungsten film is etched to form the bit lines. As described above, a bit line collapse phenomenon occurs in which the etched bit line conductive layer collapses, thereby causing a short between the bit line conductive layers.
또한, 상기와 같이 비트라인 도전막 간의 쇼트가 유발됨으로써 반도체 소자의 불량률이 증가하여 배선의 신뢰성 및 제조 수율이 저하된다.In addition, as described above, short circuit between the bit line conductive films causes a failure rate of the semiconductor element to increase, thereby reducing the reliability and manufacturing yield of the wiring.
따라서, 본 발명은 비트라인 형성시 비트라인 도전막의 쓰러짐 현상을 제거하여 비트라인 도전막 간의 쇼트 유발을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.Accordingly, the present invention provides a method of manufacturing a semiconductor device capable of preventing short circuit between the bit line conductive layers by removing the fall of the bit line conductive layer when forming the bit lines.
또한, 본 발명은 상기와 같은 비트라인 도전막 간의 쇼트 유발을 방지함에 따른 비트라인 불량률을 감소시켜 배선의 신뢰성 및 제소 수율의 저하를 방지할 수 있는 반도체 소자의 제조방법을 제공한다. In addition, the present invention provides a method of manufacturing a semiconductor device that can reduce the reliability of the wiring and the yield decrease by reducing the bit line defect rate by preventing the short circuit between the bit line conductive film as described above.
본 발명은, 반도체 소자의 제조방법에 있어서, 반도체 기판 상에 식각정지막 및 제1하드마스크막을 차례로 형성하는 단계; 상기 제1하드마스크막 및 식각정지막을 식각하여 홈을 형성하는 단계; 상기 홈 내에 베리어막 및 배선용 금속막의 적층구조로 이루어진 비트라인을 형성하는 단계; 상기 비트라인을 포함한 제1하드마스크막 상에 제2하드마스크막을 형성하는 단계; 및 상기 제2 및 제1하드마스크막과 식각정지막을 식각하여 비트라인을 감싸는 비트라인 스페이서를 형성하는 단계;를 포함한다.The present invention provides a method of manufacturing a semiconductor device, comprising: sequentially forming an etch stop film and a first hard mask film on a semiconductor substrate; Etching the first hard mask layer and the etch stop layer to form a groove; Forming a bit line having a stacked structure of a barrier film and a wiring metal film in the groove; Forming a second hard mask layer on the first hard mask layer including the bit line; And etching the second and first hard mask layers and the etch stop layer to form bit line spacers surrounding the bit lines.
상기 식각정지막은 비도핑된 폴리실리콘막으로 형성한다.The etch stop layer is formed of an undoped polysilicon layer.
상기 식각정지막은 베리어막 및 스페이서를 합한 크기보다 넓은 두께를 갖도록 형성한다.The etch stop layer is formed to have a thickness larger than the combined size of the barrier layer and the spacer.
상기 홈은 600Å∼2000Å의 폭을 갖도록 형성하는 것을 특징으로 한다.The groove is characterized in that it is formed to have a width of 600 ~ 2000Å.
상기 제1 및 제2하드마스크막은 질화막으로 형성한다.The first and second hard mask films are formed of a nitride film.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명은 비트라인을 형성함에 있어서, 비트라인 형성 전 비 도핑된 폴리절연층과 제1하드마스크막을 차례로 형성하여 상기 폴리절연층과 제1하드마스크막을 식각하여 비트라인 형성 영역에 홈을 형성한 다음, 상기 홈 내에 도전막을 매립하여 비트라인을 형성 후, 제2하드마스크막을 형성한 후에 다시 상기 제2 및 제1하드마스크막과 식각정지막을 식각하여 비트라인을 형성한다.In the present invention, in forming a bit line, a non-doped poly insulation layer and a first hard mask layer are sequentially formed before forming the bit line, so that the poly insulation layer and the first hard mask layer are etched to form grooves in the bit line formation region. Next, after the bit line is formed by filling the conductive layer in the groove, the second hard mask layer and the etch stop layer are etched again to form the bit line.
이 경우, 본 발명은 비트라인이 형성되는 홈을 종래의 그것보다 작게 형성하여 비트라인을 형성함으로써, 그에 따른 비트라인 간의 간격이 넓어짐에 따라 이웃한 비트라인들 간의 낮은 기생 캐패시턴스의 구현이 가능하다.In this case, the present invention forms a bit line by forming a groove in which the bit line is formed smaller than that of the conventional art, thereby realizing low parasitic capacitance between neighboring bit lines as the distance between the bit lines increases. .
또한, 제1 및 제2하드마스크막을 식각시 상기 제1 및 제2하드마스크막이 비트라인의 스페이서로 형성됨으로써, 비트라인 간의 쓰러짐에 의한 쇼트를 방지할 수 있다.In addition, when the first and second hard mask layers are etched, the first and second hard mask layers may be formed as spacers of bit lines, thereby preventing shorts due to collapse between bit lines.
부가하여, 상기와 같은 비트라인간의 쓰러짐에 의한 쇼트를 방지함으로써, 그에 따른 반도체 소자의 불량률을 감소시켜 배선의 신뢰성 및 제소 수율의 저하를 방지할 수 있다.In addition, by preventing the short circuit caused by the fall between the bit lines as described above, it is possible to reduce the defective rate of the semiconductor device accordingly to prevent the degradation of the reliability and the yield of the wiring.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 비트라인을 형성하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.3A to 3F are cross-sectional views of processes for forming a bit line of a semiconductor device according to an embodiment of the present invention.
도 3a를 참조하면, 소자분리막(42)이 구비되고 액티브 영역 상에 게이트(도시안됨) 및 랜딩플러그(44)가 형성되며 게이트 전도층 사이를 절연시키는 제1층간절연막(43)이 형성된 반도체 기판(41)을 마련한 후, 상기 반도체 기판(41) 상에 다시 제2층간절연막(45)을 형성한다. 그리고, 상기 제2층간절연막(45) 상에 식각정지막(46) 및 제1하드마스크막(47)을 차례로 형성한다. 이때, 상기 식각정지막(46)은 비도핑된 폴리절연막으로, 상기 제1하드마스크막(47)은 질화막으로 형성하도록 한다.Referring to FIG. 3A, a semiconductor substrate including an
도 3b를 참조하면, 상기 제1하드마스크막(47) 및 식각정지막(46)을 패터닝하고 식각하여 후속의 비트라인용 도전막이 매립될 영역인 홈(48)을 형성한다. 여기 서, 상기 홈(48)은 600Å∼2000Å의 폭을 갖도록 형성한다.Referring to FIG. 3B, the first
도 3c를 참조하면, 상기 홈(48) 내에 베리어막(49a, 49b) 및 배선용 금속막(50)의 적층구조로 이루어진 비트라인용 도전막(51)을 매립한다. 여기서, 상기 베리어막(49a, 49b)는 Ti 및 TiN으로, 상기 배선용 금속막(50)은 텅스텐으로 형성하도록 한다.Referring to FIG. 3C, a bit line
도 3d를 참조하면, 상기 비트라인용 도전막(51)이 매립된 홈(48)을 포함한 기판 전면상에 제2하드마스크막(52)을 형성한다. 이 때, 상기 제2하드마스크막(52)은 질화막으로 형성하도록 한다.Referring to FIG. 3D, a second
도 3e를 참조하면, 상기 제1 및 제2하드마스크막(47, 52)을 상기 식각정지막(46)이 노출될때까지 패터닝한 후 식각하고, 다시, 상기 식각정지막(46)을 식각하여 제1하드마스크막(47)이 상기 비트라인용 도전막(51)을 감싸는 구조를 갖도록 하여 비트라인(53)을 형성한다. 또는, 상기 제1 및 제2하드마스크막(47, 52)식각함과 동시에 식각정지막(46)을 식각하여 비트라인(53)을 형성한다. Referring to FIG. 3E, the first and second
여기서, 본 발명은 식각된 상기 제1 및 제2하드마스크막(47, 52)이 상기 비트라인용 도전막(51)의 스페이서 역할을 해주어 스페이서를 증착하는 공정을 단축시킬 수 있다.In the present invention, the etched first and second
도 3f를 참조하면, 상기 형성된 비트라인(53)을 포함한 반도체 기판(41) 전면상에 제3층간절연막(54)을 형성하여 본 발명의 실시예에 따른 반도체 소자의 비트라인을 완성한다.Referring to FIG. 3F, a third
이상, 본 발명은 종래의 반도체 소자의 비트라인 형성 방법에 의한 좁은 비 트라인을 형성시에도 하드마스크막이 스페이서의 역할을 함으로써, 비트라인 간의 쓰러짐에 의한 쇼트를 방지할 수 있다.As described above, in the present invention, even when a narrow bit line is formed by a bit line forming method of a conventional semiconductor device, the hard mask film plays a role of a spacer, so that shorts due to collapse between bit lines can be prevented.
또한, 상기와 같은 비트라인 간의 쓰러짐에 의한 쇼트를 방지함으로써, 그에 따른 반도체 소자의 불량률을 감소시켜 배선의 신뢰성 및 제소 수율의 저하를 방지할 수 있다.In addition, by preventing the short circuit caused by the fall between the bit line as described above, it is possible to reduce the defective rate of the semiconductor device thereby to prevent the degradation of the reliability and the yield of the wiring.
게다가, 주지된 비트라인 형성방법으로 형성된 비트라인과 달리, 비트라인용 도전막의 폭을 종래의 그것보다 작게 형성함으로써, 그에 따른 비트라인 간의 간격이 넓어짐에 따라 이웃한 비트라인들 간의 낮은 기생 캐패시턴스의 구현이 가능하다.In addition, unlike the bit lines formed by the well-known bit line forming method, the width of the bit line conductive film is made smaller than that of the conventional one, so that as the spacing between the bit lines increases, the low parasitic capacitance between neighboring bit lines is increased. Implementation is possible.
이상, 여기에서는 본 발명을 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although this invention was shown and demonstrated with respect to the specific Example, this invention is not limited to this, The following claims are various in this invention as long as it does not deviate from the mind and field of this invention. It can be easily understood by those skilled in the art that can be modified and modified.
이상에서와 같이, 본 발명은 비트라인 간의 쓰러짐을 방지하고, 이를 통해, 이웃한 비트라인들 간의 쇼트를 방지함으로써, 반도체 소자의 불량률을 감소시킬 수 있다.As described above, the present invention can prevent the fall between the bit lines, and thereby prevent the short between the adjacent bit lines, thereby reducing the defect rate of the semiconductor device.
또한, 본 발명은 반도체 소자의 불량률을 감소시킴으로써, 그에 따른 배선의 신뢰성 및 제소 수율의 저하를 방지할 수 있다.In addition, the present invention can reduce the defective rate of the semiconductor element, thereby preventing the lowering of the reliability and the yield of the wiring.
게다가, 본 발명은 비트라인을 종래보다 큰 크기로 형성할 수 있으므로, 그 에 따른 비트라인 간의 간격이 넓어짐에 따라 이웃한 비트라인들 간의 낮은 기생 캐패시턴스를 구현할 수 있다.In addition, the present invention can form a bit line having a larger size than the conventional one, and thus, as the spacing between the bit lines increases, low parasitic capacitance between neighboring bit lines can be realized.
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Cited By (1)
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US10566333B2 (en) | 2015-07-01 | 2020-02-18 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor device |
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2006
- 2006-10-31 KR KR1020060106926A patent/KR20080039144A/en not_active Application Discontinuation
Cited By (4)
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US10566333B2 (en) | 2015-07-01 | 2020-02-18 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor device |
US10748908B2 (en) | 2015-07-01 | 2020-08-18 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor device |
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