KR100351888B1 - Metaline of Semiconductor Device and Method for Manufacturing the Same - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로 특히, 전도층 패턴간의 기생 커패시턴스를 감소시켜 소자의 동작 특성을 안정화하는데 적당하도록한 반도체 소자의 배선 구조 및 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a wiring structure and a method of forming a semiconductor device suitable for stabilizing operating characteristics of a device by reducing parasitic capacitance between conductive layer patterns.
MOS(Metal Oxide Semiconductor)디바이스에 있어서의 전극배선 기술은 게이트전극, 소오스/드레인 불순물 확산영역, 콘택 및 각 소자를 상호 접속하는 알루미늄 배선 등으로 분류된다.Electrode wiring techniques in MOS (Metal Oxide Semiconductor) devices are classified into gate electrodes, source / drain impurity diffusion regions, contacts, and aluminum wiring interconnecting each element.
스케일링(Scaling)의 원칙에서는 소자치수나 전원전압의 1/K의 축소화에 의해 전극배선 특성이 영향을 받게 된다.In the principle of scaling, the electrode wiring characteristics are affected by the reduction of device dimensions or power supply voltage by 1 / K.
그중 게이트전극은 저항이 K배로 증가한다.Among them, the resistance of the gate electrode is increased by K times.
이는 신호전달 지연시간을 증가시켜 소자의 동작 속도를 저하시킨다.This increases the signal propagation delay and slows down the device's operation.
그리고 콘택에 관해서는 저항이 K2배로 증대되고 전류밀도가 K배로 증가하여 배선으로서의 신뢰성이 저하된다.Regarding the contacts, the resistance is increased by K 2 times and the current density is increased by K times, so that the reliability as wiring decreases.
또한, 배선에 관해서는 K배의 저항증대와 K배의 전류밀도 증대를 일으켜 일렉트로마이그레이션(electromigration)에 의한 배선의 신뢰성 저하를 유발한다.In addition, with respect to the wiring, the resistance is increased by K times and the current density is increased by K times, thereby causing a decrease in the reliability of the wiring due to electromigration.
특히, 디지인룰이 서브미크론(Submicron)화 함에 따라 미세화에 의한 배선저항(R)의 증가와 배선 피치(Pitch)의 축소에 의한 용량(Capacitance) 증대의 상승효과에 따른 RC의 전달지연 문제가 발생한다.In particular, as the digital rule is submicron, a problem of RC propagation delay occurs due to the synergistic effect of an increase in wiring resistance (R) due to miniaturization and an increase in capacitance due to a reduction in wiring pitch. do.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 금속 배선에 관하여 설명하면 다음과 같다.Hereinafter, a metal wire of a semiconductor device of the prior art will be described with reference to the accompanying drawings.
도 1은 종래 기술의 반도체 소자의 구조 단면도이고, 도 2a내지 도 2e는 종래 기술의 반도체 소자의 공정 단면도이다. 그리고 도 3은 반도체 소자의 리드 동작시의 등가 회로도이다.1 is a cross-sectional view of a semiconductor device of the prior art, and FIGS. 2A to 2E are cross-sectional views of a semiconductor device of the prior art. 3 is an equivalent circuit diagram in the read operation of the semiconductor element.
반도체 메모리 소자 특히, DRAM의 경우에는 셀 트랜지스터에 구동 신호를 인가하는 워드 라인과 셀 커패시터에 데이터 신호를 인가하는 비트라인이 집적도 측면에서 유리하도록 교차 되어 구성된다.In the case of a semiconductor memory device, particularly a DRAM, a word line for applying a driving signal to a cell transistor and a bit line for applying a data signal to a cell capacitor are alternately formed in terms of integration.
이와 같은 종래 기술의 반도체 소자의 구조를 전도층 패턴(비트 라인)을 중심으로 설명하면 다음과 같다.The structure of the semiconductor device of the related art will be described below with reference to a conductive layer pattern (bit line).
도 1에서와 같이, 셀 트랜지스터등이 형성된 반도체 기판(10)상에 셀 트랜지스터의 소오스/드레인 또는 다른 도전층들에 연결되는 전도층 패턴(12)과, 상기 전도층 패턴(12)을 포함하는 전면에 형성되는 제 1 절연막(13)과, 제 1 절연막(13)이 형성된 전도층 패턴(12)들 사이에 그들과 동일 높이로 평탄화되어 형성되는 제 2 절연막(14)으로 구성된다.As shown in FIG. 1, a conductive layer pattern 12 connected to a source / drain or other conductive layers of a cell transistor and a conductive layer pattern 12 are formed on a semiconductor substrate 10 on which a cell transistor or the like is formed. The first insulating film 13 is formed on the entire surface, and the second insulating film 14 is planarized to the same height between the conductive layer patterns 12 on which the first insulating film 13 is formed.
여기서, 전도층 패턴(12)의 하측에는 전도층 패턴(12)과 다른 영역간의 절연을 위하여 산화막 등의 절연층(11)이 구성된다.Here, an insulating layer 11 such as an oxide film is formed below the conductive layer pattern 12 for insulation between the conductive layer pattern 12 and other regions.
이와 같은 구조를 같는 종래 기술의 반도체 소자의 제조 공정은 다음과 같다.The manufacturing process of the semiconductor device of the prior art which has such a structure is as follows.
먼저, 도 2a에서와 같이, 셀 트랜지스터들 또는 다른 도전층들이 형성된 반도체 기판(10)의 전면에 절연 물질층(11a)을 형성한다.First, as shown in FIG. 2A, an insulating material layer 11a is formed on the entire surface of the semiconductor substrate 10 on which cell transistors or other conductive layers are formed.
이어, 상기 절연 물질층(11a)상에 금속 라인을 형성하기 위한 도전성 물질층(12a)을 형성한다.Subsequently, a conductive material layer 12a for forming a metal line is formed on the insulating material layer 11a.
그리고 도 2b에서와 같이, 상기 도전성 물질층(12a)과 절연 물질층(11a)을 선택적으로 식각하여 전도층 패턴(12)과 제 1 절연막(11)을 형성한다.As shown in FIG. 2B, the conductive material layer 12a and the insulating material layer 11a are selectively etched to form the conductive layer pattern 12 and the first insulating layer 11.
이어, 도 2c에서와 같이, 상기 전도층 패턴(12)과 그 하측의 제 1 절연막(11)이 형성된 반도체 기판(10)의 전면에 산화막 등의 물질을 사용하여 제 2 절연막(13)을 형성한다.Next, as shown in FIG. 2C, the second insulating layer 13 is formed on the entire surface of the semiconductor substrate 10 on which the conductive layer pattern 12 and the lower first insulating layer 11 are formed by using an oxide film or the like. do.
그리고 도 2d에서와 같이, 제 2 절연막(13)이 형성된 전도층 패턴(12)들 사이를 완전매립하는 것이 가능한 두께로 전면에 절연 특성 및 유동성이 우수한 물질 예를들면, SOG(Spin On Glass)층(14a)을 형성한다.As shown in FIG. 2D, a material capable of completely filling the conductive layer patterns 12 on which the second insulating layer 13 is formed, and having excellent insulating properties and fluidity on the front surface, for example, SOG (Spin On Glass) Form layer 14a.
이어, 도 2e에서와 같이, 상기 SOG층(14a)을 제 2 절연막(13)의 상부 표면이 노출되도록 이방성 식각하여 전도층 패턴(12)과 그에 이웃하는 전도층 패턴(12)들 사이를 매립하는 제 3 절연막(14)을 형성하여 평탄화 시킨다.Subsequently, as shown in FIG. 2E, the SOG layer 14a is anisotropically etched to expose the upper surface of the second insulating layer 13 to fill the gap between the conductive layer pattern 12 and the adjacent conductive layer patterns 12. The third insulating film 14 is formed and planarized.
이와 같은 공정으로 형성된 반도체 소자는 실제 동작시에 전도층 패턴(12)과 전도층 패턴(12)사이에 제 2,3 절연막(13)(14)에 의한 기생커패시턴스(Cb)가 발생하여 전도층 패턴(12)간에 영향을 주게된다.In the semiconductor device formed by such a process, parasitic capacitance Cb is generated between the conductive layer pattern 12 and the conductive layer pattern 12 by the second and third insulating layers 13 and 14 during the actual operation. Affects between the patterns 12.
제 2,3 절연막(13)(14)을 산화막으로 형성하였을 경우의 유전율은 3.85이다.The dielectric constant is 3.85 when the second and third insulating films 13 and 14 are formed of an oxide film.
이와 같은 종래 기술의 반도체 소자의 데이터 리드 동작을 도 3을 참고하여 설명하면 다음과 같다.The data read operation of the semiconductor device according to the related art will be described with reference to FIG. 3 as follows.
DRAM에서의 단위 셀 구성은 하나의 셀 트랜지스터(T1)와, 한쪽 전극이 접지단자에 연결되고 다른쪽 전극이 셀 트랜지스터(T1)의 소오스/드레인의 어느 한쪽 전극에 연결되는 셀 커패시터(Cs)와, 셀 트랜지스터(T1)의 소오스/드레인의 따른쪽 전극에 연결되는 비트라인(BL)을 통하여 메모리 셀에 저장된 데이터를 센싱/증폭하여 그 값을 외부에 연결시켜 주는 센스앰프(Sense Amplifier;S/A)로 구성된다.The unit cell configuration in a DRAM includes one cell transistor T1, a cell capacitor Cs having one electrode connected to a ground terminal and the other electrode connected to either electrode of a source / drain of the cell transistor T1. And a sense amplifier for sensing / amplifying data stored in a memory cell through a bit line BL connected to an electrode along the source / drain of the cell transistor T1 and connecting the value to the outside. It consists of A).
이와 같이 단위셀이 구성되는 반도체 소자의 데이터 리드 동작시의 등가 회로를 보면 상기 셀 트랜지스터(T1)의 일측과 센스앰프(S/A)사이에는 제 2,3 절연막(13)(14)에 의한 기생 커패시턴스(Cb: 비트라인 기생 커패시턴스)가 존재하는 것을 알 수 있다.As described above, in the equivalent circuit during the data read operation of the semiconductor device having the unit cell, the second and third insulating layers 13 and 14 are formed between one side of the cell transistor T1 and the sense amplifier S / A. It can be seen that parasitic capacitance (Cb: bit line parasitic capacitance) exists.
이와 같은 DRAM의 데이터 리드 동작은 먼저, 비트라인(B/L)에 Vd/2값을 프리차지(precharge)시킨후 워드라인(W/L)(셀 트랜지스터(T1)의 게이트)에 전압을 인가하면 기생 커패시터인 Cb에도 Vd/2의 전압이 인가된다.In such a data read operation of the DRAM, first, the Vd / 2 value is precharged to the bit line B / L, and then a voltage is applied to the word line W / L (gate of the cell transistor T1). The voltage of Vd / 2 is also applied to the parasitic capacitor Cb.
워드라인(W/L)에 전압을 인가하여 셀 트랜지스터(T1)가 턴 온되면 셀 커패시터(Cs)에 축적된 전하가 비트라인(B/L)의 전위를 Vs =만큼 변화시키고 센스앰프(S/A)에서는 비트라인(B/L)의 전위값과 /비트라인()의 값을 비교후 그 값을 외부로 증폭하여 출력시키게 되는 것이다.When the cell transistor T1 is turned on by applying a voltage to the word line W / L, the charge accumulated in the cell capacitor Cs changes the potential of the bit line B / L to Vs =. And the potential value of the bit line (B / L) and / bit line ( After comparing the value of), the value is amplified to the outside and output.
이때, Vd는 전원전압이고, Cb는 비트라인의 기생 커패시턴스이며, Cs는 셀 커패시터(C1)의 커패시턴스이다.At this time, Vd is the power supply voltage, Cb is the parasitic capacitance of the bit line, Cs is the capacitance of the cell capacitor (C 1 ).
여기서, Vs는 최소 100mV 이상 요구되는데 이를 위해 Vd 값과 Cs값은 증가를 필요로 하고 Cb는 감소되어야 한다.Here, Vs is required at least 100mV. For this purpose, Vd and Cs values need to be increased and Cb should be decreased.
그러나 트랜지스터의 미세화/저소비전력의 요청에 의해 전원 전압 Vd를 증가시키는데는 한계가 있다.However, there is a limit to increasing the supply voltage Vd due to the miniaturization / low power consumption of the transistor.
그러므로 데이터 센싱 능력을 향상시키기 위해서는 Cb의 값을 줄이는 것이 효과적임을 알 수 있다.Therefore, it can be seen that reducing the value of Cb is effective to improve the data sensing ability.
종래 기술에서 전도층 패턴(12)(비트라인)들 사이에 산화막으로 구성된 제 2,3 절연막(13)(14)의 유전율이 3.85일 경우 그 기생 커패시턴스 값 Cb는로 나타낼 수 있다.In the prior art, when the dielectric constant of the second and third insulating films 13 and 14 composed of oxide films between the conductive layer patterns 12 (bit lines) is 3.85, the parasitic capacitance value Cb is It can be represented by.
여기서, epsilon 는 산화막의 유전율, S는 비트라인의 면적, d는 비트라인간의 거리를 나타낸다.Here, epsilon is the dielectric constant of the oxide film, S is the area of the bit line, and d is the distance between the bit lines.
그러므로 기생 커패시턴스값 Cb =로 나타낼 수 있다.Therefore, parasitic capacitance value Cb = It can be represented by.
이와 같은 종래 기술의 반도체 소자의 배선 구조에 있어서는 비트라인들 사이에 형성된 산화막에 의해 기생 커패시턴스가 발생하여 소자의 데이터 센싱 능력이 저하된다.In such a wiring structure of a semiconductor device of the prior art, parasitic capacitance is generated by the oxide film formed between the bit lines, thereby lowering the data sensing capability of the device.
이는 산화막자체의 유전율 때문에 발생하는 문제로 이를 해결하기 위해서는 기생커패시턴스(Cb)값은 감소시키고, 전원 전압(Vd)값과 셀 커패시터(Cs)의 커패시턴스는 증가시키는 것이 바람직하다.This is a problem caused by the dielectric constant of the oxide film itself. In order to solve this problem, it is desirable to decrease the parasitic capacitance Cb value and increase the capacitance of the power supply voltage Vd and the cell capacitor Cs.
그러나 전원전압(Vd)의 증가는 미세화/저소비전력의 요청에 따른 한계가 있고, 셀 커패시턴스의 증가는 소자의 고집적화에 따른 구조의 복잡성 및 공정상의어려움등으로 어렵다.However, the increase of the power supply voltage Vd is limited by the demand for miniaturization / low power consumption, and the increase in cell capacitance is difficult due to the complexity of the structure and process difficulties due to the high integration of devices.
또한, 기생커패시터(Cb)의 값을 줄이는 것은 비트라인들 사이에 구성되는 산화막의 자체 유전율 때문에 어렵다.In addition, reducing the value of the parasitic capacitor Cb is difficult because of the self dielectric constant of the oxide film formed between the bit lines.
본 발명은 이와 같은 종래 반도체 소자 및 그 제조방법의 문제점을 해결하기 위하여 안출한 것으로, 전도층 패턴간의 기생 커패시턴스를 감소시켜 소자의 동작 특성을 안정화하는데 적당하도록한 반도체 소자의 배선 구조 및 형성 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the conventional semiconductor device and its fabrication method. The present invention provides a wiring structure and a method of forming a semiconductor device suitable for stabilizing device operating characteristics by reducing parasitic capacitance between conductive layer patterns. The purpose is to provide.
도 1은 종래 기술의 반도체 소자의 구조 단면도1 is a structural cross-sectional view of a semiconductor device of the prior art
도 2a내지 도 2e는 종래 기술의 반도체 소자의 공정 단면도2A to 2E are process cross-sectional views of a semiconductor device of the prior art
도 3은 반도체 소자의 리드 동작시의 등가 회로도3 is an equivalent circuit diagram in a read operation of a semiconductor element;
도 4는 본 발명의 제 1 실시예에 따른 반도체 소자의 구조 단면도4 is a structural cross-sectional view of a semiconductor device according to a first exemplary embodiment of the present invention.
도 5a내지 도 5e는 본 발명의 제 1 실시예에 따른 반도체 소자의 공정 단면도5A to 5E are cross-sectional views of a semiconductor device in accordance with a first embodiment of the present invention.
도 6은 본 발명의 제 2 실시예에 따른 반도체 소자의 구조 단면도6 is a structural cross-sectional view of a semiconductor device in accordance with a second embodiment of the present invention.
도 7a내지 도 7f는 본 발명의 제 2 실시예에 따른 반도체 소자의 공정 단면도7A to 7F are cross-sectional views of a semiconductor device in accordance with a second embodiment of the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
40. 반도체 기판 41. 제 1 절연막40. Semiconductor substrate 41. First insulating film
42. 전도층 패턴 43. 제 2 절연막42. Conductive layer pattern 43. Second insulating film
44. 보이드 45. 제 3 절연막44. Void 45. Third insulating film
본 발명에 따른 반도체 소자의 배선 구조는 반도체 기판; 상기 반도체 기판상에 복수개의 전도층 패턴; 상기 반도체 기판과 상기 전도층 패턴상에 절연막; 상기 전도층 패턴과 상기 전도층 패턴사이의 상기 절연막내에 형성된 한 개 이상의 보이드를 포함하여 구성되는 것을 특징으로 하고, 본 발명에 따른 반도체 소자의 배선 형성 방법은 반도체기판을 제공하는 공정; 상기 반도체 기판상에 복수개의 전도층 패턴을 형성하는 공정; 상기 반도체 기판과 상기 전도층 패턴상에, 상기 전도층 패턴과 상기 전도층 패턴 사이의 상기 절연막내에 한 개 이상의 보이드를 가지는 절연막을 형성하는 공정을 포함하는 것을 특징으로 한다.The wiring structure of the semiconductor device according to the present invention includes a semiconductor substrate; A plurality of conductive layer patterns on the semiconductor substrate; An insulating film on the semiconductor substrate and the conductive layer pattern; And at least one void formed in the insulating film between the conductive layer pattern and the conductive layer pattern, wherein the wiring forming method of the semiconductor device according to the present invention comprises the steps of: providing a semiconductor substrate; Forming a plurality of conductive layer patterns on the semiconductor substrate; And forming an insulating film having one or more voids in the insulating film between the conductive layer pattern and the conductive layer pattern on the semiconductor substrate and the conductive layer pattern.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 배선 구조 및 형성 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a wiring structure and a method of forming a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명의 제 1 실시예에 따른 반도체 소자의 구조 단면도이고, 도 5a내지 도 5e는 본 발명의 제 1 실시예에 따른 반도체 소자의 공정 단면도이다.4 is a cross-sectional view illustrating a structure of a semiconductor device in accordance with a first embodiment of the present invention, and FIGS. 5A to 5E are cross-sectional views illustrating a semiconductor device in accordance with a first embodiment of the present invention.
본 발명의 반도체 소자의 배선 구조는 서로 분리되어 구성되는 전도성 라인들 사이에 형성되는 절연막에 의한 기생 커패시턴스의 발생을 억제하기 위한 것이다.The wiring structure of the semiconductor device of the present invention is for suppressing the generation of parasitic capacitance by the insulating film formed between the conductive lines which are separated from each other.
즉, 전도층 패턴들 사이에 절연막으로만 채워질 경우보다 유전율을 낮게하여 기생 커패시턴스의 발생을 억제한 것으로 본발명에 따른 제 1 실시예의 경우 그 구성은 다음과 같다.That is, the parasitic capacitance is suppressed by lowering the dielectric constant than when only the insulating layer is filled between the conductive layer patterns. The configuration of the first embodiment according to the present invention is as follows.
도 4에서와 같이, 셀 트랜지스터등이 형성된 반도체 기판(40)상에 형성되는 제 1 절연막(41)과, 제 1 절연막(41)상에 형성되는 전도층 패턴(42)과, 상기 전도층 패턴(42)을 포함하는 전면에 형성되어 반도체 기판(40)의 표면에 접하는 부분을 제외한 부분에서 부피가 상대적으로 증가하여(전도층 패턴의 측면의 피복성이 떨어지는) 전도층 패턴(42)과 그에 이웃하는 전도층 패턴(42)간에는 오버행(overhang) 형태로 구성되어 내부에 보이드(44)를 갖고 형성되는 제 2 절연막(43)과, 제 2 절연막(43)상에 평탄화되어 형성되는 제 3 절연막(45)으로 구성된다.As shown in FIG. 4, the first insulating film 41 formed on the semiconductor substrate 40 on which the cell transistors and the like are formed, the conductive layer pattern 42 formed on the first insulating film 41, and the conductive layer pattern The conductive layer pattern 42 formed on the entire surface including the surface 42 and in contact with the surface of the semiconductor substrate 40 has a relatively increased volume (inferior coverage of the side surface of the conductive layer pattern), and A second insulating film 43 formed in an overhang between the adjacent conductive layer patterns 42 and having a void 44 therein, and a third insulating film being planarized on the second insulating film 43. It consists of 45 pieces.
여기서, 상기 오버행 구조의 제 2 절연막(43)에 의해 전도층 패턴(42)들간의 제 2 절연막(43) 내부에 형성되는 보이드(44)에는 공기가 채워져 있다.Here, air is filled in the voids 44 formed in the second insulating film 43 between the conductive layer patterns 42 by the second insulating film 43 having the overhang structure.
이와 같은 배선 구조를 갖는 본 발명의 제 1 실시예에 따른 반도체 소자의 배선 형성 공정은 다음과 같다.The wiring forming process of the semiconductor device according to the first embodiment of the present invention having such a wiring structure is as follows.
먼저, 도 5a에서와 같이, 셀 트랜지스터들 또는 다른 도전층들이 형성된 반도체 기판(40)의 전면에 절연 물질층(41a)을 형성한다.First, as shown in FIG. 5A, an insulating material layer 41a is formed on the entire surface of the semiconductor substrate 40 on which cell transistors or other conductive layers are formed.
이어, 상기 절연 물질층(41a)상에 금속 라인을 형성하기 위한 도전성물질층(42a)(DRAM등에서의 비트 라인)을 형성한다.Subsequently, a conductive material layer 42a (a bit line in a DRAM or the like) for forming a metal line is formed on the insulating material layer 41a.
그리고 도 5b에서와 같이, 상기 도전성 물질층(42a)과 절연 물질층(41a)을 선택적으로 식각하여 전도층 패턴(42)과 제 1 절연막(41)을 형성한다.As shown in FIG. 5B, the conductive material layer 42a and the insulating material layer 41a are selectively etched to form the conductive layer pattern 42 and the first insulating layer 41.
이어, 도 5c에서와 같이, 상기 전도층 패턴(42)과 그 하측의 제 1 절연막(41)이 형성된 반도체 기판(40)의 전면에 산화막 등의 물질을 사용하여 제 2 절연막(43)을 형성한다.Subsequently, as shown in FIG. 5C, the second insulating film 43 is formed on the entire surface of the semiconductor substrate 40 on which the conductive layer pattern 42 and the lower first insulating film 41 are formed by using an oxide film or the like. do.
이때, 제 2 절연막(43)을 전도층 패턴(42)과 그에 이웃하는 전도층 패턴(42)사이에 보이드(44)가 발생하도록 오버행(overhang) 형태로 형성한다.In this case, the second insulating layer 43 is formed in an overhang form so that the voids 44 are generated between the conductive layer pattern 42 and the conductive layer pattern 42 adjacent thereto.
여기서, 상기 보이드(44)에는 공기가 채워지게 된다.Here, the voids 44 are filled with air.
그리고, 상기 제 2 절연막(43)은 산화막을 사용한 델타(Delta)-N2O 공정으로 측면 단차 피복성(side step coverage)이 악화되도록 공정을 진행시킨다.In addition, the second insulating layer 43 is subjected to a process such that side step coverage is deteriorated by a delta-N 2 O process using an oxide film.
델타-N2O 공정은 0.35㎛ 이하의 디바이스에서 층간 절연막의 평탄성을 개선하기 위한 공정으로, 금속배선의 측면 피복성(coverage)이 나쁘도록 오버행 형태로 절연막을 형성한후 SOG(Spin On Glass)와 같이 유동성이 우수한 물질로 금속배선 사이의 공간을 채우는 것을 말한다.Delta-N 2 O is a process to improve the flatness of the interlayer insulating film in a device of 0.35 μm or less. After the insulating film is formed in an overhang form so that the side coverage of the metal wiring is poor, SOG (Spin On Glass) To fill the space between the metal wiring with a material having excellent fluidity, such as.
이는 금속배선 라인간의 간격이 넓을 경우 금속배선간의 중간부분에 형성되는 SOG층의 오목현상을 방지하여 평탄성을 향상시키는데 주로 이용된다.This is mainly used to improve the flatness by preventing the concave phenomenon of the SOG layer formed in the middle portion between the metal wiring when the distance between the metal wiring line is wide.
이와 같은 델타-N2O 공정은 일반적으로 배선 라인상의 산화막 형성공정에 사용하던 TEOS(Tetra-Ethyl-Ortho-Silicate)/O2대신에 TEOS/O2/N2O를 이용한 열분해공정으로 산화막을 형성하는 공정이다.The delta-N 2 O process is a thermal decomposition process using TEOS / O 2 / N 2 O instead of TEOS (Tetra-Ethyl-Ortho-Silicate) / O 2 , which is generally used for oxide film formation on wiring lines. It is a process of forming.
이와같이 TEOS/O2/N2O를 이용한 열분해 공정으로 산화막을 형성하면 N2O 가스 때문에 측면 피복성이 좋지않아 홀의 상측면에서는 오버행이 발생하기 쉬운데 본 발명에서는 그와 같은 현상을 이용하는 것이다.In this way, when the oxide film is formed by the pyrolysis process using TEOS / O 2 / N 2 O, the side coverage is not good due to the N 2 O gas, so the overhang easily occurs on the upper side of the hole.
결국, 홀의 상측면에서 오버행이 발생하기 때문에 제 2 절연막(43)내부에 보이드(void)(44)가 생기게 되고 그와 같은 보이드(44)에는 유전율이 1인 공기가 존재한다.As a result, since an overhang occurs in the upper side of the hole, a void 44 is formed in the second insulating film 43, and there is air having a dielectric constant of 1 in the void 44.
이와 같은 공정으로 내부에 보이드(44)를 갖는 제 2 절연막(43)을 형성한후에 도 5d에서와 같이, 전면에 제 3 절연 물질층(45a)을 도전상 라인(42)들 사이를 충분히 채울 수 있는 두께로 형성한다.After the second insulating film 43 having the voids 44 is formed in this process, the third insulating material layer 45a can be sufficiently filled between the conductive phase lines 42 on the entire surface as shown in FIG. 5D. Form to the thickness.
그리고 도 5e에서와 같이, 상기 제 3 절연 물질층(45a)을 이방성 식각하여 제 2 절연막(43)상의 오목한 부분(주로 제 2 절연막이 오버행된 부분)을 매립하도록 평탄화하여 제 3 절연막(45)을 형성한다.As shown in FIG. 5E, the third insulating material layer 45a is anisotropically etched to be flattened so as to fill the concave portion (mainly, the portion where the second insulating film is overhanged) on the second insulating film 43. To form.
이와 같은 공정에서 제 2 절연막(43)을 형성할 때 델타-N2O공정 대신에 틸트(tilt)증착법을 이용하여 형성할 수 있다.In the process described above, the second insulating film 43 may be formed using a tilt deposition method instead of the delta-N 2 O process.
그리고 본 발명에 따른 반도체 소자의 제 2 실시예에 관하여 설명하면 다음과 같다.Next, a second embodiment of a semiconductor device according to the present invention will be described.
도 6은 본 발명의 제 2 실시예에 따른 반도체 소자의 구조 단면도이고, 도 7a내지 도 7f는 본 발명의 제 2 실시예에 따른 반도체 소자의 공정 단면도이다.6 is a cross-sectional view illustrating a structure of a semiconductor device in accordance with a second embodiment of the present invention, and FIGS. 7A to 7F are cross-sectional views illustrating a semiconductor device in accordance with a second embodiment of the present invention.
본 발명의 제 2 실시예에 따른 반도체 소자는 HSG(Hemi Spherical Grain)공정을 이용하여 전도층 패턴들 사이의 절연막내에 공기가 채워진 보이드를 형성한 것이다.In the semiconductor device according to the second exemplary embodiment of the present invention, a void filled with air is formed in an insulating film between conductive layer patterns by using a Hemi Spherical Grain (HSG) process.
그 구조는 다음과 같다.The structure is as follows.
도 6에서와 같이, 셀 트랜지스터등이 형성된 반도체 기판(60)상에 형성되는 제 1 산화막(62a)과, 제 1 산화막(62a)상에 형성되는 전도층 패턴(61)과, 상기 전도층 패턴(61)을 포함하는 전면에 형성되는 제 2 산화막(62b), 질화막(63)과, 수직으로 관통하는 복수개의 보이드(65)(도7f 참조)를 갖고 상기 질화막(63)이 형성된 전도층 패턴(61)들 사이에 매립 구성되는 제 3 산화막(62c)과, 제 3 산화막(62c)을 포함하는 전면에 형성되는 평탄화용 제 4 산화막(62d)를 포함하여 구성된다.As shown in FIG. 6, the first oxide film 62a formed on the semiconductor substrate 60 on which the cell transistors and the like are formed, the conductive layer pattern 61 formed on the first oxide film 62a, and the conductive layer pattern A conductive layer pattern on which the nitride film 63 is formed, having the second oxide film 62b and the nitride film 63 formed on the entire surface including the 61 and a plurality of voids 65 (see FIG. 7F) vertically penetrating. And a third oxide film 62c embedded between the 61 and a planarization fourth oxide film 62d formed on the entire surface including the third oxide film 62c.
상기 제 3 산화막(62c)은 위치 및 크기가 불규칙적인 수직 관통홀이 복수개 형성되어 수직 관통홀의 하부 입구는 질화막(63)에 의해 밀폐되고 상부 입구는 제 4 산화막(62d)에 의해 밀폐되고 내부에는 공기가 채워져 있다.The third oxide film 62c has a plurality of vertical through holes having irregular positions and sizes. The lower inlet of the vertical through hole is sealed by the nitride film 63, and the upper inlet is sealed by the fourth oxide film 62d. The air is filled.
이와 같이 구성되는 보이드(65)의 너비(지름)는 250 ~ 1000Å정도이다.The width (diameter) of the voids 65 configured as described above is about 250 to 1000 mm.
이와 같은 구조를 갖는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법은 다음과 같다.A method of manufacturing a semiconductor device according to a second exemplary embodiment of the present invention having such a structure is as follows.
먼저, 도 7a에서와 같이, 셀 트랜지스터들 또는 다른 도전층들이 형성된 반도체 기판(60)의 전면에 제 1 산화막(62a)을 형성한다.First, as shown in FIG. 7A, the first oxide layer 62a is formed on the entire surface of the semiconductor substrate 60 on which cell transistors or other conductive layers are formed.
이어, 상기 제 1 산화막(62a)상에 금속 라인을 형성하기 위한 도전성 물질층(DRAM등에서의 비트 라인)을 형성한다.Subsequently, a conductive material layer (bit line in DRAM or the like) for forming a metal line is formed on the first oxide film 62a.
그리고 상기 도전성 물질층과 제 1 산화막(62a)을 선택적으로 식각하여 전도층 패턴(61)을 형성한다.The conductive material layer and the first oxide layer 62a are selectively etched to form a conductive layer pattern 61.
이어, 도 7b에서와 같이, 상기 전도층 패턴(61)과 그 하측의 제 1 산화막(62a)이 형성된 반도체 기판(60)의 전면에 제 2 산화막(62b),질화막(63)을 차례로 형성한다.Subsequently, as shown in FIG. 7B, the second oxide film 62b and the nitride film 63 are sequentially formed on the entire surface of the semiconductor substrate 60 on which the conductive layer pattern 61 and the first oxide film 62a under the conductive layer pattern 61 are formed. .
그리고 도 7c에서와 같이, 질화막(63)이 형성된 전도층 패턴(61)을 포함하는 전면에 전도층 패턴(61)과 그에 이웃하는 전도층 패턴(61)사이를 매립할 수 있는 충분한 두께로 제 3 산화막(62c)을 형성한다.As shown in FIG. 7C, the conductive layer pattern 61 having the nitride layer 63 formed thereon has a sufficient thickness to fill the gap between the conductive layer pattern 61 and the adjacent conductive layer pattern 61. 3 oxide film 62c is formed.
이어, 도 7d에서와 같이, 상기 제 3 산화막(62c)을 전도층 패턴(61)의 상부 표면에 형성된 질화막(63)이 노출되도록 이방성 식각하여 전도층 패턴(61)들 사이에만 남도록 평탄화한다.Next, as shown in FIG. 7D, the third oxide layer 62c is anisotropically etched to expose the nitride layer 63 formed on the upper surface of the conductive layer pattern 61 and planarized so as to remain only between the conductive layer patterns 61.
그리고 도 7e에서와 같이, 상기 평탄화된 전면에 증착온도를 550 ~ 600℃로하여 500 ~ 2000Å의 두께로 HSG 실리콘층(64)을 형성한다.As shown in FIG. 7E, the HSG silicon layer 64 is formed on the planarized front surface at a thickness of 500 to 2000 하여 with a deposition temperature of 550 to 600 ° C.
이어, 도 7f에서와 같이, 상기 HSG 실리콘층(64)이 형성된 전면을 이방성 식각한다.Subsequently, as shown in FIG. 7F, the entire surface on which the HSG silicon layer 64 is formed is anisotropically etched.
HSG 실리콘층(64)은 불규칙적으로 반구가 반복되는 형태의 구성을 갖는데, 이를 마스크로 하여 이방성 식각 공정을 진행하게 되면 HSG 실리콘층(64)의 오목 부분과 볼록 부분의 식각 속도차에 의해 하부의 제 3 산화막(62c)은 HSG 실리콘층(64)의 오목한 부분만 식각되어진다.The HSG silicon layer 64 has a configuration in which hemispheres are irregularly repeated. When the anisotropic etching process is performed using the mask, the HSG silicon layer 64 is formed by the difference in the etching rates of the concave and convex portions of the HSG silicon layer 64. Only the recessed portion of the HSG silicon layer 64 is etched in the third oxide film 62c.
식각 공정시에 질화막(63)이 식각 종말 검출점 역할을 한다.During the etching process, the nitride film 63 serves as an etching end detection point.
이후에 상기 오목한 부분만 식각되어 일정간격 격리된 HSG 실리콘층(64)을 마스크로 질화막(63)이 노출될때까지 제 3 산화막(62c)을 식각하여 완전 수직 관통되는 홀들을 복수개 형성한다. 이후에 HSG 실리콘층(64)을 제거한다.Thereafter, only the concave portion is etched, and the third oxide layer 62c is etched until the nitride layer 63 is exposed using the HSG silicon layer 64 insulated at a predetermined interval, thereby forming a plurality of completely vertical through holes. Thereafter, the HSG silicon layer 64 is removed.
다음에 전면에 CVD(Chemical Vapour Deposition) 공정으로 제 3 산화막(62c)을 포함한 전면에 제 4 산화막(62d)을 형성한다.Next, a fourth oxide film 62d is formed on the entire surface including the third oxide film 62c by a CVD (Chemical Vapor Deposition) process.
이때 식각된 HSG 실리콘층을 마스크로 수직형성된 홀들은 그 종횡비가 크기 때문에 제 4 산화막(62d)를 증착한다고 해도 홀들이 채워지지 않고 홀이 그대로 비어서 보이드(void)가 형성된다.At this time, the holes vertically formed using the etched HSG silicon layer as masks have a large aspect ratio, so that even if the fourth oxide layer 62d is deposited, the holes are not filled and the holes are empty and voids are formed.
즉, 질화막(63)이 노출되는 홀들을 갖는 제 3 산화막(62c), 그리고 제 4 산화막(62d)에 의해 전도층 패턴(61)들 사이의 절연층에는 내부에 공기가 채워진 보이드(65)가 형성된다.That is, the void 65 filled with air is formed in the insulating layer between the conductive layer patterns 61 by the third oxide film 62c having the holes to which the nitride film 63 is exposed, and the fourth oxide film 62d. Is formed.
여기서, 보이드(65)의 폭은 250 ~ 1000Å이다.Here, the width of the voids 65 is 250 to 1000 mm.
이와 같은 본 발명의 제 1,2 실시예에 따른 반도체 소자는 동작중에 발생하는 기생 커패시턴스 값 Cb를이 아닌로 나타낼 수 있다.The semiconductor devices according to the first and second exemplary embodiments of the present invention have a parasitic capacitance value Cb generated during operation. is not It can be represented by.
이는 공기의 유전율이 1이기 때문이다.This is because the dielectric constant of air is one.
전도층 패턴들 사이를 산화막 등의 절연 물질로 채웠을 경우와 비교하면 다음과 같은 차이를 갖는다.Compared with the case where the conductive layer patterns are filled with an insulating material such as an oxide film, the following differences are obtained.
산화막으로 채웠을 경우, 산화막의 유전율은 3.85 이므로 기생 커패시턴스값 Cb =이다.When filled with oxide, the dielectric constant of oxide is 3.85, so parasitic capacitance value Cb = to be.
여기서, 본 발명에 따른 기생 커패시턴스를 Cb' 이라 하고 신호 전압값을 Vs'라하면, 본 발명에 따른 신호전압값 Vs'와 종래의 기술에 따른 신호전압값 Vs는 다음과 같은 차이를 갖는다.Here, when the parasitic capacitance according to the present invention is referred to as Cb 'and the signal voltage value as Vs', the signal voltage value Vs' according to the present invention and the signal voltage value Vs according to the prior art have the following differences.
즉, 본 발명에 따른 신호전압값 Vs' =과 종래 기술의 신호전압값 Vs =를 비교해보면,That is, the signal voltage value Vs' according to the present invention = And signal voltage value Vs of the prior art If you compare
-1= -2= -1≒=≒()-1이 된다. -1 = -2 = -1 ≒ = ≒ ( ) -1
이때, Cb의 값은 3.85이고 Cb'의 값은 1이므로 본 발명에 따른 신호전압값 Vs'이 Vs보다 3.85배 정도 큰값을 갖게되어 소자의 데이터 리드 동작에서 센싱 능력이 향상됨을 알 수 있다.In this case, since the value of Cb is 3.85 and the value of Cb 'is 1, the signal voltage value Vs' according to the present invention has a value that is about 3.85 times larger than Vs, so that the sensing capability is improved in the data read operation of the device.
이와 같은 본 발명의 반도체 소자의 구조 및 배선 형성 방법은 다음과 같은 효과가 있다.Such a structure and a wiring forming method of the semiconductor device of the present invention has the following effects.
첫째, 전도성 라인들 사이를 매립하는 절연층 내부에 보이드를 구성하여 기생 커패시턴스 값(Cb)을 감소시킬 수 있어 전원 전압(Vd)이나 셀 커패시턴스(Cs)의 증가없이 데이터 센싱 능력을 향상시킬 수 있다.First, by forming a void inside the insulating layer filling the conductive lines to reduce the parasitic capacitance value (Cb), it is possible to improve the data sensing ability without increasing the power supply voltage (Vd) or cell capacitance (Cs). .
둘째, 기생 커패시턴스 값의 감소로 기존의 동일 셀 커패시턴스 값을 갖는 반도체소자와 비교하여 수배이하의 값을 갖는 셀 커패시터로도 데이터 저장/출력 동작이 가능하여 반도체 소자의 단차나 면적 등을 줄일 수 있다.Second, due to the reduction of parasitic capacitance, data storage / output operation can be performed even with a cell capacitor having a value of several times or less compared with the conventional semiconductor device having the same cell capacitance value, thereby reducing the step and area of the semiconductor device. .
이는 반도체 소자의 고집적화 측면에서 유리한 효과가 있다.This is advantageous in terms of high integration of semiconductor devices.
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