KR20080038576A - 플라즈마 디스플레이 패널의 어드레스 신호 출력 방법 - Google Patents

플라즈마 디스플레이 패널의 어드레스 신호 출력 방법 Download PDF

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Abstract

본 발명은 화면에 도트 노이즈가 발생하는 것을 방지하기 위한 플라즈마 디스플레이 패널의 어드레스 신호의 출력 방법을 제공한다. 본 발명에 따른 플라즈마 디스플레이 패널의 어드레스 신호의 출력 방법은 복수개의 어드레스 전극들을 갖는 디스플레이 패널, 및 상기 복수개의 어드레스 전극들을 구동하는 어드레스 신호를 출력하는 어드레스전극 구동부를 구비하는 플라즈마 디스플레이 패널의 어드레스 신호 출력 방법에 있어서, 상기 어드레스전극 구동부는 적색, 녹색 및 청색 데이터가 포함된 영상 데이터, 상기 어드레스 신호의 출력을 제어하는 브랭크 신호, 및 상기 어드레스 신호의 전압 레벨을 상승 또는 하강시키는 전하분배 동작을 제어하는 전하분배 신호를 입력하며, 상기 전하분배 신호가 하이 레벨인 동안에 상기 전하분배 동작을 수행하여 상기 어드레스 신호를 안정적으로 출력한다.

Description

플라즈마 디스플레이 패널의 어드레스 신호 출력 방법{Method for outputting address signal of plasma display panel}
도 1은 플라즈마 디스플레이 패널의 화면에 도트 노이즈가 발생된 상태를 보여준다.
도 2는 본 발명에 따른 플라즈마 디스플레이 패널의 일 실시예를 보여주는 블록도이다.
도 3은 도 2에 도시된 디스플레이 패널의 사시도이다.
도 4는 도 2에 도시된 디스플레이 패널에 인가되는 영상 신호의 단위 프레임의 구조를 보여준다.
도 5는 본 발명에 따른 어드레스 신호의 출력 방법을 설명하기 위한 신호들의 파형도이다.
도 6A 내지 도 6D는 도 5에 도시된 어드레스 신호가 발생되는 과정을 설명하기 위한 회로도들이다.
도 7은 도 5에 도시된 어드레스 제어 신호를 발생하는 회로의 일 실시예를 보여준다.
도 8은 도 2에 도시된 플라즈마 디스플레이 패널의 화면을 보여준다.
<도면의 주요부분에 대한 부호의 설명>
201; 플라즈마 디스플레이 패널, 211; 제어부
221; 어드레스전극 구동부, 231; 스캔전극 구동부
241; 방전유지전극 구동부, 251; 디스플레이 패널
AR1∼ARm,AG1∼AGm,AB1∼ABm; 어드레스 전극들
Y1∼Yn; 스캔 전극들, X1∼Xn; 방전유지 전극들
611; 스위칭 수단, 621; 풀업 트랜지스터
631; 풀다운 트랜지스터, 641; 외부 캐패시터
711; 오아 게이트
본 발명은 플라즈마 디스플레이 패널에 관한 것으로서, 특히 플라즈마 디스플레이 패널의 화면에 도트 노이즈가 발생하는 것을 방지하기 위한 플라즈마 디스플레이 패널의 어드레스 신호 출력 방법에 관한 것이다.
플라즈마 디스플레이 패널은 크기에 따라 수십 내지 수백만개의 디스플레이 셀(display cell)들을 구비하며, 상기 디스플레이 셀들에 주입된 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상이 플라즈마 디스플레이 패널의 화면에 표시된다. 플라즈마 디스플레이 패널은 두께가 얇고 크기가 큰 화면을 구비하기 때문에, 이용 분야가 매우 넓다.
일반적으로, 플라즈마 디스플레이 패널은 어드레스 전극들, 스캔 전극들 및 방전유지 전극들에 의해 구성되는 다수개의 디스플레이 셀들을 구비하는 디스플레이 패널을 구비한다. 플라즈마 디스플레이 패널은 또한, 어드레스 신호를 발생하여 어드레스 전극들에 인가하는 어드레스전극 구동부와, 스캔 신호들을 발생하여 스캔 전극들에 순차적으로 인가하는 스캔전극 구동부, 및 방전유지 전극들의 방전을 일정 시간 동안 유지하기 위한 방전 전압을 방전유지 전극들에 인가하는 방전유지전극 구동부를 구비한다.
어드레스전극 구동부는 어드레스 신호의 전하 분배 동작을 제어하기 위한 전하분배 신호와 어드레스 신호의 출력을 제어하는 출력 제어 신호를 입력한다. 어드레스전극 구동부는 어드레스 전극들을 어드레싱(addressing)하는데 소모되는 전력을 감소시키는 전하분배 동작을 통하여 어드레스 신호를 발생한다.
즉, 출력 제어 신호가 하이 레벨(high level)로 액티브(active)된 상태에서, 전하분배 신호가 하이 레벨로 액티브되면, 외부 캐패시터에 충전된 전압이 전하분배 동작에 의해 디스플레이 패널로 이동하며, 그에 따라 어드레스 신호가 1차로 상승한다. 그러다가 전하분해 신호가 로우 레벨(low level)로 인액티브(inactive)되면 어드레스 전압에 의해 어드레스 신호가 어드레스 전압 레벨로 2차 상승한다. 어드레스 신호가 어드레스 전압 상태로 유지되다가 전하분해 신호가 다시 하이 레벨로 액티브되면 디스플레이 패널의 전압이 외부 캐패시터로 인가되며, 그에 따라 어드레스 신호의 전압 레벨은 1차로 하강한다. 그러다가 전하분해 신호가 로우 레벨로 인액티브되면 어드레스 신호는 접지 전압 레벨로 완전히 하강한다.
이 때, 전하분배 신호가 하이 레벨로 유지되는 길면 길수록 전하분배 동작 즉, 외부 캐패시터에 충전된 전하가 디스플레이 패널로 이동하거나 또는 디스플레이 패널로부터 외부 캐패시터로 전하가 이동하는 시간이 길어져서 전하 분배 효율이 높아진다. 따라서, 전하분배 신호가 하이 레벨로 유지되는 시간이 길어지고 있다.
그런데, 전하분배 신호가 하이 레벨로 유지되는 시간이 길어지다보니, 어드레스 신호가 어드레스 전압 레벨에서 전하분배 동작에 의해 1차로 하강하기 전에 출력 제어 신호가 하이 레벨에서 로우 레벨로 인액티브되는 경우가 종종 발생하고 있다. 그러면 어드레스 신호는 전하분배 동작을 수행하지 않고 곧바로 접지 전압으로 낮아진다. 이로 인하여, 외부 캐패시터는 충전되지 못하며, 따라서, 이어지는 서브필드에서 전하분해 신호가 하이 레벨로 액티브되더라도 어드레스 신호에는 전하분배 동작이 일어나지 않으므로 어드레스 신호는 어드레스 전압으로 급격히 상승한다.
이와 같이, 어드레스 신호가 어드레스 전압 레벨로 급격히 상승한다는 것은 곧 어드레스전극 구동부로부터 어드레스 전압이 갑자기 출력되는 것을 의미하므로, 이로 인하여 어드레스전극 구동부로 입력되는 영상 데이터에 간섭이 발생한다. 이러한 간섭으로 인하여 어드레스전극 구동부로 입력되는 데이터에 왜곡이 발생하게 되며, 이에 따라 도 1에 도시된 바와 같이, 플라즈마 디스플레이 패널의 화면(101)에 도트 노이즈(111)가 발생하게 된다.
본 발명은 도트 노이즈를 방지하기 위한 플라즈마 디스플레이 패널의 어드레 스 신호 출력 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은
복수개의 어드레스 전극들을 갖는 디스플레이 패널, 및 상기 복수개의 어드레스 전극들을 구동하는 어드레스 신호를 출력하는 어드레스전극 구동부를 구비하는 플라즈마 디스플레이 패널의 어드레스 신호 출력 방법에 있어서, 상기 어드레스전극 구동부는 적색, 녹색 및 청색 데이터가 포함된 영상 데이터, 상기 어드레스 신호의 출력을 제어하는 브랭크 신호, 및 상기 어드레스 신호의 전압 레벨을 상승 또는 하강시키는 전하분배 동작을 제어하는 전하분배 신호를 입력하며, 상기 전하분배 신호가 하이 레벨인 동안에 상기 전하분배 동작을 수행하여 상기 어드레스 신호를 안정적으로 출력하는 플라즈마 디스플레이 패널의 어드레스 신호 출력 방법을 제공한다.
바람직하기는, 상기 어드레스전극 구동부는 상기 브랭크 신호와 상기 전하분배 신호를 조합하여 어드레스 제어 신호를 발생하며, 상기 영상 데이터가 입력되며 상기 어드레스 제어 신호가 액티브된 상태에서 상기 전하분배 신호가 액티브될 때 상기 전하분배 동작을 수행하여 상기 어드레스 신호를 접지 전압에서 제1 전압으로 상승시키는 제1 단계와, 상기 전하분배 신호가 인액티브될 때 상기 전하분배 동작을 중지하고 상기 어드레스 신호를 상기 제1 전압보다 높은 어드레스 전압으로 상승시키는 제2 단계와, 상기 전하분배 신호가 액티브될 때 상기 전하분배 동작을 수행하여 상기 어드레스 신호를 상기 어드레스 전압보다 낮은 제2 전압으로 하강시키 는 제3 단계, 및 상기 전하분배 신호가 인액티브될 때 상기 전하분배 동작을 중지하고 상기 어드레스 신호를 접지 전압으로 하강시키는 제4 단계를 수행한다.
이어서, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2는 본 발명을 적용하기 위한 플라즈마 디스플레이 패널(201)의 일 예를 보여주는 블록도이다. 도 2를 참조하면, 플라즈마 디스플레이 패널(201)은 제어부(211), 어드레스전극 구동부(221), 스캔전극 구동부(231), 방전유지전극 구동부(241) 및 디스플레이 패널(251)을 구비한다.
제어부(211)는 아날로그 신호인 외부 영상 신호(ESi)를 입력하고, 스캔전극 제어 신호(Sy)을 출력하여 스캔전극 구동부(231)로 전송하고, 방전유지전극 제어 신호(Sx)를 출력하여 방전유지전극 구동부(241)로 전송하며, 영상 데이터(Sa), 브랭크 신호(BLKI) 및 전하분배 신호(CSE)를 출력하여 어드레스전극 구동부(221)로 전송한다.
어드레스전극 구동부(221)는 제어부(211)로부터 출력되는 영상 데이터(Sa)와 브랭크 신호(BLKI) 및 전하분배 신호(CSE)를 받아서 어드레스 전극들(도 3의 AR1∼ARm,AG1∼AGm,AB1∼ABm)을 구동하는 어드레스 신호(Add)를 출력한다. 영상 데이터(Sa)는 적색 어드레스 전극들(도 3의 AR1∼ARm)을 구동하는 적색(R) 데이터와 녹색 어드레스 전극들(도 3의 AG1∼AGm)을 구동하는 녹색(G) 데이터 및 청색 어드레스 전극들(도 3의 AB1∼ABm)을 구동하는 청색(B) 데이터를 포함한다. 어드레스전극 구동부(221)는 브랭크 신호(BLKI)에 응답하여 어드레스 신호(Add)의 출력을 제어하며, 또한, 전하분배 신호(CSE)에 응답하여 어드레스 신호(Add)를 발생하기 위 한 전하분배 동작을 제어한다. 어드레스전극 구동부(221)는 브랭크 신호(BLKI)와 전하분배 신호(CSE)를 조합하여 어드레스 신호(Add)의 출력을 제어하는 어드레스 제어 신호(도 5의 BLKO)를 내부적으로 발생한다.
스캔전극 구동부(231)는 제어부(211)로부터 출력되는 스캔전극 제어 신호(Sy)를 받아서 스캔 전극들(도 3의 Y1∼Yn)을 구동한다.
방전유지전극 구동부(241)는 제어부(211)로부터 출력되는 방전유지전극 제어 신호(Sx)를 받아서 방전유지 전극들(도 3의 X1∼Xn)을 구동한다.
디스플레이 패널(251)은 영상 또는 문자를 시각적으로 표시한다.
도 3은 도 2에 도시된 디스플레이 패널(251)의 사시도이다. 도 3을 참조하면, 디스플레이 패널(251)의 앞쪽 및 뒤쪽 글라스 기판들(310,313) 사이에 어드레스 전극들(AR1∼ARm,AG1∼AGm,AB1∼ABm), 유전체층들(311,315), 스캔 전극들(Y1∼Yn), 방전유지 전극들(X1∼Xn), 형광체(316), 격벽(317) 및 보호층(312)이 구비된다.
어드레스 전극들(AR1∼ARm,AG1∼AGm,AB1∼ABm)은 뒤쪽 글라스 기판(313)의 앞쪽에 일정한 패턴으로 형성된다. 하부 유전체층(315)은 어드레스 전극들(AR1∼ARm,AG1∼AGm,AB1∼ABm)의 앞쪽에 전면 도포된다. 하부 유전체층(315)의 앞쪽에는 격벽(317)들이 어드레스 전극들(AR1∼ARm,AG1∼AGm,AB1∼ABm)과 평행한 방향으로 형성된다. 격벽(317)들은 각 디스플레이 셀의 방전 영역을 구획하고 각 디스플레이 셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광층(316)은 격벽(317)들 사이에 도포된다.
방전유지 전극들(X1∼Xn)과 스캔 전극들(Y1∼Yn)은 어드레스 전극들(AR1∼ARm,AG1∼AGm,AB1∼ABm)과 교차되도록 앞쪽 글라스 기판(310)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점들은 디스플레이 셀들을 형성한다. 방전유지 전극들(X1∼Xn)과 스캔 전극들(Y1∼Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극들(Xna,Yna)과 전도도를 높이기 위한 금속 전극들(Xnb,Ynb)이 결합되어 형성된다. 앞쪽 유전체층(311)은 방전유지 전극들(X1∼Xn)과 스캔 전극들(Y1∼Yn)의 뒤쪽에 전면 도포되어 형성된다. 강한 전계로부터 디스플레이 패널(251)을 보호하기 위한 보호층(312) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전체층(311)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(314)에는 플라즈마 발생용 가스가 밀봉된다.
디스플레이 패널(251)을 구동하기 위하여, 리셋(resetting) 단계, 어드레싱(addressing) 단계, 및 디스플레이 유지(display-sustain) 단계가 단위 서브필드에서 순차적으로 수행된다. 리셋 단계에서는 모든 디스플레이 셀들의 전하 상태들이 균일해진다. 어드레싱 단계에서는 선택된 디스플레이 셀들에 소정의 벽전압이 생성된다. 디스플레이 유지 단계에서는 모든 스캔 전극들(Y1∼Yn)과 방전유지 전극들(X1∼Xn)에 소정의 교류 전압이 인가됨으로써 어드레싱 단계에서 상기 벽전압이 인가된 디스플레이 셀들이 방전을 유지한다. 디스플레이 유지 단계에서 방전을 일으키는 선택된 디스플레이 셀들의 방전 공간(314) 즉, 가스층에서 플라즈마가 형성되고, 그 자외선 방사에 의하여 형광층(316)이 여기되어 빛이 발생된다.
도 3은 3전극을 갖는 디스플레이 패널(251)을 보여주지만, 본 발명은 2전극 또는 4전극을 갖는 디스플레이 패널에도 동일하게 적용될 수가 있다.
도 4는 도 3에 도시된 디스플레이 패널(251)에 인가되는 단위 프레임의 구조를 보여준다. 도 4를 참조하면, 단위 프레임은 시분할 계조를 표시하기 위하여 8개의 서브필드들(SF1∼SF8)로 분할된다. 서브필드들은 일반적으로 8개로 구성되나 그 이하 또는 그 이상으로 구성될 수도 있다. 서브필드들(SF1∼SF8)은 각각 리셋 단계(R1∼R8), 어드레싱 단계(A1∼A8), 및 디스플레이 유지 단계(S1∼S8)로 분할된다.
모든 디스플레이 셀들의 방전 조건들은 리셋 단계(R1∼R8)에서 균일해지며, 이어지는 어드레싱 단계(A1∼A8)에서 수행될 어드레싱에 적합한 상태로 유지된다. 어드레싱 단계(A1∼A8)에서는 어드레스 전극들(도 3의 AR1∼ARm,AG1∼AGm,AB1∼ABm)에 영상 데이터가 인가되고, 스캔 전극들(도 3의 Y1∼Yn)에 스캔 펄스가 순차적으로 인가된다. 스캔 펄스가 인가되는 동안에 선택된 디스플레이 셀들에 어드레스 전압이 인가되면 어드레싱 방전이 발생하며 그에 따라 벽전하들이 발생하며, 선택되지 않은 디스플레이 셀들에는 벽전하들이 발생하지 않는다.
디스플레이 유지 단계(S1∼S8)에서는 스캔 전극들(도 3의 Y1∼Yn)과 방전유지 전극들(도 3의 X1∼Xn)에 방전용 펄스가 교호하게 인가되며, 어드레스 단계(A1∼A8)동안에 벽전하들이 축적된 디스플레이 셀들에서 방전이 발생한다. 따라서, 디스플레이 패널(도 3의 251)의 휘도는 단위 프레임에서 차지하는 디스플레이 유지 단 계(S1∼S8)의 길이에 비례한다. 단위 프레임에서 차지하는 디스플레이 유지 단계(S1∼S8)의 길이는 255T(T는 단위 시간)이다. 따라서 단위 프레임에서 한 번도 표시되지 않은 경우를 포함하여 256 계조로써 표시할 수 있다.
즉, 제1 서브필드(SF1)의 디스플레이 유지 단계(S1)에는 20에 상응하는 시간(1T)이, 제2 서브필드(SF2)의 디스플레이 유지 단계(S2)에는 21에 상응하는 시간(2T)이, 제3 서브필드(SF3)의 디스플레이 유지 단계(S3)에는 22에 상응하는 시간(4T)이, 제4 서브필드(SF4)의 디스플레이 유지 단계(S4)에는 23에 상응하는 시간(8T)이, 제5 서브필드(SF5)의 디스플레이 유지 단계(S5)에는 24에 상응하는 시간(16T)이, 제6 서브필드(SF6)의 디스플레이 유지 단계(S6)에는 25에 상응하는 시간(32T)이, 제7 서브필드(SF7)의 디스플레이 유지 단계(S7)에는 26에 상응하는 시간(64T)이, 제8 서브필드(SF8)의 디스플레이 유지 단계(S8)에는 27에 상응하는 시간(128T)이 각각 설정된다.
이에 따라, 서브필드들(SF1∼SF8) 중에서 디스플레이될 서브필드를 적절히 선택하면, 어느 서브필드에서도 표시되지 않는 0(영) 계조를 포함하여 모두 256 계 조의 디스플레이가 수행된다.
도 5는 본 발명에 따른 어드레스 신호의 출력 방법을 설명하기 위한 신호들의 파형도이고, 도 6A 내지 도 6D는 도 5에 도시된 어드레스 신호(Add)를 발생하는 회로도들이다. 도 6A 내지 도 6D를 참조하여 도 5에 도시된 어드레스 신호(Add)의 출력 방법을 설명하기로 한다.
어드레스전극 구동부(221)는 어드레스 제어 신호(BLKO)와 전하분배 신호(CSE)와 풀업(pull-up) 신호(PU) 및 풀다운(pull-down) 신호(PD)에 응답하여 어드레스 신호(Add)를 출력한다. 풀업 신호(PU)와 풀다운 신호(PD)는 외부에서 어드레스전극 구동부(221)로 입력될 수고 있고, 어드레스전극 구동부(221)의 내부에서 발생될 수도 있다. 어드레스전극 구동부(221)는 플라즈마 디스플레이 패널(도 2의 201)에 구비되는 전원공급부(미도시)로부터 어드레스 전압(Va)을 공급받는다. 어드레스전극 구동부(221)는 스위칭 수단(611)을 구비한다. 스위칭 수단(611)은 바이폴라 트랜지스터(Bipolar Transistor) 또는 MOS FET(Metal Oxide Semiconductor Field Effect Transistor)로 구성되는 것이 바람직하다.
서브필드(SF)에서 어드레스 신호(Add)를 출력하기 위한 제1 단계로써, 어드레스 제어 신호(BLKO)와 전하분배 신호(CSE)가 하이 레벨(high level)로 액티브(active)된다. 그러면, 스위칭 수단(611)이 온(on)되어 어드레스전극 구동부(221)에 연결된 외부 캐패시터(641)와 디스플레이 패널(251) 사이에 전류 통로가 형성된다. 이 때, 외부 캐패시터(641)에 충전된 전압이 어드레스전극 구동부(221)를 통하여 디스플레이 패널(251)에 인가된다. 즉, 전하분배 동작이 진행된다. 따 라서, 어드레스 신호(Add)가 로우 레벨(low level), 예컨대 접지 전압(Vg)에서 제1 전압(V1)으로 상승하게 된다. 제1 전압 레벨(V1)은 접지 전압(Vg)보다 높다. 그러다가 전하분배 신호(CSE)가 로우 레벨(low level)로 인액티브(inactive)되면 스위칭 수단(611)이 오프(off)되어 기 형성된 전류 경로가 차단된다. 그에 따라 전하분배 동작이 중지되고, 어드레스 신호(Add)는 제1 전압(V1)으로 유지된다.
제2 단계로써, 전하분배 신호(CSE)가 인액티브됨과 동시에 풀업 신호(PU)가 하이 레벨에서 로우 레벨로 액티브된다. 그러면, 풀업 트랜지스터(pull-up transistor)(621)가 턴온(turn-on)되고, 그로 인하여 풀업 트랜지스터(621)의 드레인에 인가되는 어드레스 전압(Va)이 디스플레이 패널(251)에 인가된다. 따라서, 어드레스 신호(Add)가 제1 전압(V1)에서 어드레스 전압(Va)으로 상승한다. 어드레스 전압(Va)은 제1 전압(V1)보다 높다. 소정 시간이 지난 후에 풀업 신호(PU)는 하이 레벨로 인액티브된다. 풀업 트랜지스터(621)는 P채널 MOS FET로 구성되는 것이 바람직하다.
제3 단계로써, 풀업 신호(PU)가 인액티브됨과 동시에 전하분배 신호(CSE)가 하이 레벨로 액티브된다. 그러면, 스위칭 수단(611)이 온되므로 외부 캐패시터(641)와 디스플레이 패널(251) 사이에 전류 통로가 형성된다. 이 때, 외부 캐패시터(641)에는 전압이 방전된 상태이므로, 디스플레이 패널(251)의 전압이 어드레스전극 구동부(221)를 통하여 외부 캐패시터(641)에 인가되어 외부 캐패시터(641)를 충전시킨다. 즉, 전하분배 동작이 수행된다. 이에 따라, 어드레스 신호(Add)가 어드레스 전압(Va)에서 제2 전압(V2)으로 하강한다. 제2 전압(V2)은 어드레스 전압(Va)보다 낮다. 그러다가, 전하분배 신호(CSE)가 로우 레벨로 인액티브되면 스위칭 수단(611)이 오프되어 전류 경로가 차단된다. 그에 따라 전하분배 동작이 중지되고, 어드레스 신호(Add)는 제2 전압(V2)으로 유지된다.
제4 단계로써, 풀다운 신호(PD)가 로우 레벨에서 하이 레벨로 액티브된다. 그러면, 풀다운 트랜지스터(pull-down transistor)(631)가 턴온되어 풀다운 트랜지스터(631)의 소오스에 인가되는 접지 전압(Vg)이 디스플레이 패널(251)에 인가된다. 따라서, 어드레스 신호(Add)가 제2 전압(V2)에서 접지전압(GND)으로 하강한다. 이 상태에서, 어드레스 제어 신호(BLKO)가 로우 레벨로 인액티브됨으로써, 하나의 서브필드의 어드레싱 단계가 종료된다. 풀다운 트랜지스터(631)는 N채널 MOS FET로 구성되는 것이 바람직하다.
이와 같이, 어드레스전극 구동부(221)는 전하분배 동작을 통하여 어드레스 신호(Add)를 발생함으로써, 어드레스 전극들(도 3의 AR1∼ARm,AG1∼AGm,AB1∼ABm)을 구동하는 과정에서 전력 소모가 감소된다. 또한, 어드레스전극 구동부(221)는 서브필드(SF)의 종료 시점에 전하분배 신호(CSE)가 로우 레벨로 인액티브된 이후에 어드레스 제어 신호(BLKO)를 로우 레벨로 인액티브시킴으로써, 서브필드(SF)에서 어드레스 신호(Add)의 전하분배 동작이 완벽하게 수행된다. 따라서, 이어지는 서브필드(SFn+1)에서도 어드레스 신호(Add)의 전하분배 동작이 완벽하게 수행됨으로써, 플라즈마 디스플레이 패널(도 2의 251)의 화면에는 도트 노이즈(도 1의 111)가 발생하지 않는다.
도 7은 도 5에 도시된 어드레스 제어 신호(BLKO)를 발생하는 회로의 일 실시 예를 보여준다. 도 7을 참조하면, 어드레스 제어 신호(BLKO)를 발생하는 회로(711)는 오아 게이트(OR gate)를 구비한다. 오아 게이트(711)는 브랭크 신호(BLKI)와 전하분배 신호(CSE)를 입력하고, 어드레스 신호(Add)의 출력 여부를 제어하는 어드레스 제어 신호(BLKO)를 출력한다. 즉, 오아 게이트(711)는 브랭크 신호(BLKI)와 전하분배 신호(CSE) 중 어느 하나라도 논리 하이(logic high)이면 어드레스 제어 신호(BLKO)를 논리 하이로써 출력하고, 브랭크 신호(BLKI)와 전하분배 신호(CSE)가 모두 논리 로우(logic low)일 때 어드레스 제어 신호(BLKO)를 논리 로우로써 출력한다.
이와 같이, 어드레스전극 구동부(221)는 오아 게이트(711)를 구비하여 전하분배 신호(CSE)가 하이 레벨인 동안에는 브랭크 신호(BLKO)의 전압 레벨에 관계없이 어드레스 제어 신호(BLKO)를 하이 레벨로써 출력한다. 즉, 어드레스전극 구동부(221)는 전하분배 신호(CSE)가 하이 레벨인 동안에는 브랭크 신호(BLKI)가 로우 레벨로 낮아지더라도 어드레스 제어 신호(BLKO)를 계속 하이 레벨로써 출력한다.
따라서, 어드레스전극 구동부(221)로부터 출력되는 어드레스 신호(Add)는 도 5에서 설명한 제1 내지 제4 단계를 완전하게 수행할 수가 있다.
도 8은 도 2에 도시된 플라즈마 디스플레이 패널(201)의 화면을 보여준다. 도 8에 도시된 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널(도 2의 201)의 어드레스 신호(Add)의 출력 방법을 적용할 경우에는 플라즈마 디스플레이 패널(도 2의 221)의 화면(801)에는 도트 노이즈(도 1의 111)가 발생하지 않는다.
본 발명에 따른 어드레스전극 구동부(221)는 서브필드(SF)의 어드레싱 단계에서 어드레스 신호(Add)를 출력할 때, 전하분배 신호(CSE)가 하이 레벨인 동안에는 어드레스 제어 신호(BLKO)를 인액티브시키지 않고 액티브 상태로 유지한다. 그에 따라, 서브필드(SF)에서 정상적인 전하분배 동작을 통하여 어드레스 신호(Add)가 출력된다. 그러면, 이어지는 서브필드(SFn+1)의 어드레싱 단계에서 발생하는 어드레스 신호(Add)도 정상적인 전하분배 동작을 수행하게 된다. 따라서, 플라즈마 디스플레이 패널(도 2의 201)의 화면에는 도트 노이즈(도 1의 111)가 발생하지 않게 된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (5)

  1. 복수개의 어드레스 전극들을 갖는 디스플레이 패널, 및 상기 복수개의 어드레스 전극들을 구동하는 어드레스 신호를 출력하는 어드레스전극 구동부를 구비하는 플라즈마 디스플레이 패널의 어드레스 신호 출력 방법에 있어서,
    상기 어드레스전극 구동부는
    적색, 녹색 및 청색 데이터가 포함된 영상 데이터, 상기 어드레스 신호의 출력을 제어하는 브랭크 신호, 및 상기 어드레스 신호의 전압 레벨을 상승 또는 하강시키는 전하분배 동작을 제어하는 전하분배 신호를 입력하며,
    상기 전하분배 신호가 하이 레벨인 동안에 상기 전하분배 동작을 수행하여 상기 어드레스 신호를 안정적으로 출력하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 어드레스 신호 출력 방법.
  2. 제1항에 있어서, 상기 어드레스전극 구동부는
    상기 브랭크 신호와 상기 전하분배 신호 중 어느 하나라도 하이 레벨이면 하이 레벨로 되고, 상기 브랭크 신호와 상기 전하분배 신호가 모두 로우 레벨일 때 로우 레벨로 되는 어드레스 제어 신호를 발생하며,
    상기 전하분배 신호와 상기 어드레스 제어 신호가 모두 액티브될 때 상기 전하분배 동작을 수행하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 어드레스 신호 출력 방법.
  3. 제2항에 있어서, 상기 어드레스전극 구동부는
    상기 영상 데이터가 입력되며, 상기 어드레스 제어 신호가 액티브된 상태에서, 상기 전하분배 신호가 액티브될 때 상기 전하분배 동작을 수행하여 상기 어드레스 신호를 접지 전압에서 제1 전압으로 상승시키는 제1 단계;
    상기 전하분배 신호가 인액티브될 때, 상기 전하분배 동작을 중지하고 상기 어드레스 신호를 상기 제1 전압보다 높은 어드레스 전압으로 상승시키는 제2 단계;
    상기 전하분배 신호가 액티브될 때, 상기 전하분배 동작을 수행하여 상기 어드레스 신호를 상기 어드레스 전압보다 낮은 제2 전압으로 하강시키는 제3 단계; 및
    상기 전하분배 신호가 인액티브될 때, 상기 전하분배 동작을 중지하고 상기 어드레스 신호를 접지 전압으로 하강시키는 제4 단계를 수행하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 어드레스 신호 출력 방법.
  4. 제3항에 있어서, 상기 어드레스전극 구동부는
    상기 제1 단계의 전하분배 동작을 수행할 때는 상기 어드레스전극 구동부에 연결된 외부 캐패시터에 충전된 전압을 받아서 상기 어드레스 신호를 상기 제1 전압으로 상승시키고, 상기 제3 단계의 전하분배 동작을 수행할 때는 상기 디스플레이 패널의 전압에 의해 상기 외부 캐패시터가 충전되며, 그에 따라 상기 어드레스 신호를 상기 제2 전압으로 하강시키는 것을 특징으로 하는 플라즈마 디스플레이 패 널의 어드레스 신호 출력 방법.
  5. 제2항에 있어서, 상기 어드레스 제어 신호는
    상기 영상 데이터의 1프레임을 구성하는 다수개의 서브필드들 중 각 서브필드의 첫번째 어드레싱 동작에서 하이 레벨로 액티브되고, 마지막 어드레싱 동작이 끝나는 시점에 로우 레벨로 인액티브되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 어드레스 신호 출력 방법.
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