KR20080035585A - Ｌｄｐｃ 코드용 디코더 및 ｌｄｐｃ 디코딩 방법 - Google Patents

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Abstract

본 발명은 LDPC 코드의 블록 및 레이트 독립적 디코딩을 위한 방법 및 장치에 관한 것이다. 개시된 LDPC 디코더는 다양한 패리티 체크 행렬과, 복수의 코드 블록 길이 및 코드 레이트를 지원한다. 개시된 LDPC 디코더는 복수의 서브-매트릭을 갖는 패리티 체크 행렬에 기초하는 LDPC 코드를 디코딩하는데, 복수의 서브-매트릭의 각 행과 열은 하나의 입력을 갖는다. 서브-매트릭의 각각은 적어도 하나의 관련 Phi-노드를 갖는데, 각 Phi-노드는 복수의 메모리 소자를 갖는 메모리 디바이스를 포함하며, 메모리 소자의 하나 이상은 선택적으로 디스에이블될 수 있다. Phi-노드는 예를 들어 실행-시간에 선택적으로 디스에이블될 수 있다. 선택적으로, Phi-노드는 다양한 패리티 체크 행렬을 제공하기 위해 멀티플렉서를 더 포함한다.

Description

ＬＤＰＣ 코드용 디코더 및 ＬＤＰＣ 디코딩 방법{METHOD AND APPARATUS FOR BLOCK AND RATE INDEPENDENT DECODING OF LDPC CODES}
본 발명은 저밀도 패리티 체크(LDPC) 코드를 디코딩하는 기술에 관한 것으로, 특히 유사 주기성(quasi-cyclic) 저밀도 패리티 체크(LDPC) 코드를 디코딩하는 구성 가능한 기술에 관한 것이다.
송신기와 수신기 사이에 정보가 전송될 때 에러가 발생할 수 있다. 이러한 에러를 검출하고 교정하기 위해 흔히 저밀도 패리티 체크(LDPC)와 같은 에러 교정 코드가 사용된다. LDPC 코드는 패리티 체크 행렬, H에 기초하는 블록 코드이다. 예를 들어, IRE Trans.Inform.Theory, IT-8편 21-28(1962년 1월)에 수록된 R.G. Gallager의 "Low-Density Parity-Check Code"를 참조하자. LDPC 코드는 다양한 전송 시스템에서의 사용을 위해 제안되는데, 예를 들어, 위성 통신, 무선 전송, 광 섬유 및 하드 디스크 드라이브, 광 디스크 및 자기 밴드(magnetic band)를 포함하는 다양한 저장 매체에서 사용된다.
주어진 LDPC 코드는 패리티 체크 행렬, H에 의해 정의된다. 패리티 체크 행 렬의 0이 아닌 입력은 수신된 코드워드의 에러를 검출하고 교정하는 데 사용되는 패리티 체크를 정의한다. LDPC 패리티 체크 행렬은 산재하는 것으로 고려된다. 다시 말해, 행렬 크기에 비해 행렬에 존재하는 하나의 0이 아닌 입력의 수는 작다는 것이다. 패리티 체크 행렬, H가 (n-k, n) 크기를 갖는 경우, 코드워드는 n비트 길이이고 k 정보 비트와 n-k 패리티 체크 비트를 갖는 것으로 고려된다. (n, k) 코드에 대한 패리티 체크 행렬은 n개의 열과 n-k개의 행을 갖는다.
유사-주기성 LDPC 코드는 랜덤 및 구조화 코드 구성의 장점의 일부를 결합한다. 랜덤 LDPC 코드의 인코딩은 전형적으로 "n2의 차수"(O(n2)) 동작이다. 유사-주기성 LDPC 코드는 우수한 에러 레이트 성능을 단순화된 인코딩 및 디코딩을 위한 기회와 결합한다. 그 결과, 유사-주기성 LDPC 코드는 IEEE 802.16e 표준에 대해 제안되어 왔다.
LDPC 디코더는 통상적으로 특정 패리티 체크 행렬, H에 대해 설계되어 왔다. 따라서, 디코더가 소유하는 블록 길이와 코드의 레이트는 특정 아키텍처에 대해 고정된다. 그러므로, 복수의 코드 블록 길이와 코드 레이트를 지원할 수 있는 LDPC 디코더에 대한 필요성이 존재한다. 가변 패리티 체크 행렬을 지원할 수 있는 LDPC 디코더에 대한 필요성도 존재한다.
일반적으로, LDPC 코드의 디코딩에 독립적인 블록 및 레이트를 위한 방법 및 장치가 개시된다. 개시된 LDPC 디코더는 복수의 코드 블록 길이 및 코드 레이트를 지원할 뿐만 아니라, 가변 패리티 체크 행렬도 지원한다. 개시된 LDPC 디코더는 복수의 서브-매트릭(metrics)을 갖는 패리티 체크 행렬에 기초하는 LDPC 코드를 디코딩하는데, 복수의 서브-매트릭의 각 행과 열은 하나의 0이 아닌 입력을 갖는다. 예를 들어, 복수의 서브-매트릭의 각각,
Figure 112008006381774-PCT00001
은 ℓ만큼 주기적으로 시프트되는 m × m 항등(identity) 행렬이다.
본 발명의 한 측면에 따르면, 서브-매트릭의 각각은 적어도 하나의 관련 Phi-노드를 갖는데, 각 Phi-노드는 복수의 메모리 소자를 갖는 메모리 디바이스를 포함하며, 하나 이상의 메모리 소자가 선택적으로 디스에이블될 수 있다. 한 구현에서, 복수의 메모리 소자는 m max 메모리 소자를 포함하는데, m max ㆍ m max 에 이르는 서브매트릭 크기를 갖는 코드가 실현될 수 있다.
본 발명의 다른 측면에 따르면, Phi-노드는 선택적으로 디스에이블될 수 있다. 예를 들어, Phi-노드의 하나 이상의 행과 열이 선택적으로 디스에이블될 수 있다. 한 구현에서, Phi-노드는 Phi-노드와 관련되는 메모리를 0으로 설정함으로써 선택적으로 디스에이블된다.
본 발명의 또 다른 측면에 따르면, Phi-노드는 실행-시간에 선택적으로 디스에이블될 수 있고, 적어도 하나의 Phi-노드는 멀티플렉서를 더 포함한다. 이 방식으로, 가변 패리티 체크 행렬이 제공된다. 다시, Phi-노드는, 예를 들어, Phi-노드와 관련되는 메모리를 0으로 설정함으로써 선택적으로 디스에이블될 수 있다. 복수의 Phi-노드는 행 합산기(a row summer)에 접속되고, 멀티플렉서는 적어도 하나의 Phi-노드가 접속되는 열을 선택하는 일-대-다 멀티플렉서이다.
다음의 상세한 설명과 도면을 참조하여, 본 발명의 다른 특징 및 장점을 비롯하여 본 발명을 보다 완전한 이해할 수 있을 것이다.
도 1은 예시적 LDPC 코드에 대한 패리티 체크 행렬을 도시한 도면.
도 2는 도 1의 패리티 체크 행렬로부터 구성되는 태너 그래프를 도시한 도면.
도 3은 도 1의 패리티 체크 행렬의 확장인 예시적 LDPC 코드에 대한 패리티 체크 행렬을 도시한 도면.
도 4는 m이 3인 경우의 도 3의 예시적 LDPC 코드에 대한 패리티 체크 행렬을 도시한 도면.
도 5는 유사-주기성 LDPC 코드에 대한 예시적 디코딩 알고리즘을 도시한 도면.
도 6은 로그 도메인으로 연산하여 승산 연산을 가산으로 변환하는 유사-주기성 LDPC 코드에 대한 다른 디코딩 알고리즘을 도시한 도면.
도 7은 도 6의 디코딩 알고리즘에 의해 사용되는 함수 Φ(x)를 도시한 도면.
도 8은 예시적 LDPC 코드에 대한 패리티 체크 행렬을 도시한 도면.
도 9는 도 8의 패리티 체크 행렬에 대응하는 본 발명의 특징을 포함하는 예 시적 디코더 아키텍처에 대한 블록도.
도 10은 보다 상세한 디코더 아키텍처의 측면을 도시하는 블록도.
도 11은 멀티플렉서(Mux) 소자를 사용하여 Phi-노드를 열 합산기에 접속하는 예시적 구성을 도시한 도면.
본 발명은 복수의 코드 블록 길이와 코드 레이트를 지원할 수 있는 LDPC 디코더를 제공한다. 본 발명의 다른 측면에 따르면, 다양한 패리티 체크 행렬을 지원할 수 있는 LDPC 디코더가 제공된다.
LDPC 코드
도 1은 예시적 LDPC 코드에 대한 패리티 체크 행렬(100)을 도시하고 있다. 도 2는 도 1의 패리티 체크 행렬(100)로부터 구성되는 태너(Tanner) 그래프(200)를 도시하고 있다. 도 2에 도시된 바와 같이, 태너 그래프(200)는 복수의 가변 노드(220) 및 체크 노드(210)로 구성된다. 체크 노드(210)는 패리티 체크 매트릭스의 행에 대응한다. i번째 체크 노드는 패리티 체크 행렬, H의 i번째 행에 대응한다. 유사하게, 가변 노드는 H의 열에 대응한다. 패리티 체크 행렬(100)에 하나의 1이 제공되면 주어진 체크 노드 210-k와 주어진 가변 노드 220-k 사이의 접속이 이루어진다.
도 1의 패리티 체크 행렬(100)은 평균값이 0.5이므로 저밀도 또는 산재한 행 렬은 아니지만, 예시를 위해 사용될 것임을 유의하자. 도 2의 태너 그래프(200)는 2분 그래프(a bipartite graph) - 꼭지점 세트가 2개의 구분되는 세트로 분할되어 동일한 세트의 2개의 원소가 하나의 에지에 의해 접속되지 않는 그래프 - 이다. 둘레 치수 또는 최소 주기 길이를 코드의 성능에 관련시키는 많은 이론이 존재한다. 큰 둘레 치수를 갖는 코드가 일반적으로 바람직하며 작은 둘레 치수를 갖는 코드보다 우수한 성능을 제공할 것이라는 것을 알 수 있다.
LDPC 코드는 많은 방식으로 분류될 수 있다. 각 행(또는 열)이 주위를 돌아가며 한 위치를 지나는(또는 한 위치 아래인) 이전 행(또는 열)인 경우, 패리티 체크 행렬은 주기성이다. 또한, 패리티 체크 매트릭은 유사-주기성 구조를 갖는 것으로 고려될 수 있다.
도 3은 도 1의 패리티 체크 행렬의 확장인 예시적 LDPC 코드에 대한 패리티 체크 행렬(300)을 도시하고 있다. 도 3에 도시된 바와 같이, 패리티 체크 행렬(300)은 주기성 서브매트릭 Iℓ m 으로 구성되는데, 여기서 각 서브매트릭 Iℓ m 은 ℓ 위치만큼 주기적으로 시프트되는 m × m 항등 행렬이다. 본 발명의 한 측면에 따르면, Phi-노드는 이들 서브매트릭의 각각에 대해 할당된다. 도 9와 관련하여 설명할 바와 같이, 이들 Phi-노드는 디코딩 연산을 위해 요구되는 '행' 및 '열' 합산을 계산할 수 있는 다른 블록에 접속된다. 따라서, 패리티 체크 행렬의 서브매트릭의 수만큼의 Phi-노드가 존재한다.
패리티 체크 행렬(300)은 레이트 1/2 코드를 기술한다(H는 크기 (n-k, n)를 가지며 rate = k/n이다). m이 1이면, 패리티 체크 행렬(300)은
Figure 112008006381774-PCT00002
이며, (6, 3) 코드와 동일한 (n, k)가 제공된다. 그러나, m이 3이면, 최종 패리티 체크 행렬(400)은 도 4에 도시되어 있다. 최종 패리티 체크 행렬(400)은 (n, k) = (18, 9) 코드에 대응한다. m=1이고 m=3에 대해, 동일한 수의 Phi-노드가 존재하지만, 각 Phi-노드는 후자의 경우의 데이터 양의 3배를 유지한다. 다시 말해, 특정 H 행렬에 대해, '1'의 각 위치는 아키텍처의 능동 Phi-노드의 위치를 표현한다. 각 Phi-노드는 m-입력에 기초하는 m-출력을 발생시킨다.
모든 Phi-노드는 병렬로 고정-단계(lock-step)로 동작하며, m 입력의 각 리스트를 순차적으로 처리한다. 따라서, 본 발명은 코드 길이를 두 배로 하는 것이 프로세싱 시간만을 두 배로 하는 아키텍처를 제공한다. 또한, 이는 주어진 스루풋에 대해 클록 속도가 코드 길이에 독립적이어서 매우 큰 코드 길이가 스루풋 손실 없이 사용될 수 있다.
LDPC 코드 디코딩
수신된 코드워드의 디코딩에서, 송신되었을 가능성이 가장 높은 메시지가 결정된다. 도 5는 부가적 백색 가우스 잡음(AWGN) 채널을 통해 전송되는 유사-주기성 LDPC 코드에 대한 예시적 디코딩 알고리즘(500)을 도시하고 있다. 도 5의 표기는 다음과 같이 정의된다.
ㆍ y i 는 코드워드의 위치 i에 대한 수신된 샘플이다.
ㆍσ 2 는 수신된 샘플의 잡음 성분의 변동이다.
ㆍp i 는 Pr(m i =1｜y i )는, 주어진 관측결과(observation) y i 에서 메시지의 비트 i가 1과 동일할 확률이다.
ㆍq ij (χ)는 i번째 가변 노드로부터 j번째 체크 노드로 전달되는 메시지이며, 메시지의 비트 i, m i 가 χ와 동일할 확률이다.
ㆍr ji (χ)는 j번째 가변 노드로부터 i번째 체크 노드로 전달되는 메시지이며, 메시지의 비트 i, m i 가 χ와 동일한 경우에 j번째 패리티 체크 등식이 만족될 확률이다.
ㆍR j 는 j번째 행에 하나의 '1' 입력을 갖는 패리티 체크 행렬의 열 세트이다.
ㆍC i 는 i번째 행에 하나의 '1' 입력을 갖는 패리티 체크 행렬의 행 세트이다.
ㆍR j ＼i는 원소 i가 제거된 세트 R j 이다.
ㆍC i ＼j는 원소 j가 제거된 세트 C i 이다.
도 5의 디코딩 알고리즘은 다음과 같이 진행된다.
ㆍ초기화: 500-1을 사용하여 각 비트, p i 및 (1-p i )에 대한 채널 귀납적(channel a posteriori) 확률을 계산함으로써 초기화된다.
ㆍ반복:
°가변 노드로부터 체크 노드로 메시지 q ij (0) 및 q ij (1)를 송신한다.
°등식 500-2 및 500-3을 사용하여 각 체크 노드에서 수신된 정보를 결합하여 메시지 r ji (0) 및 r ji (1)를 계산한다.
°체크 노드로부터 가변 노드로 메시지 r ji (0) 및 r ji (1)를 송신한다.
°등식 500-4 및 500-5를 사용하여, 각 가변 노드에서 수신된 정보를 결합하여 메시지 q ij (0) 및 q ij (1)를 계산한다.
패리티 체크 등식이 만족되거나 최대 반복 횟수에 도달할 때까지 전술한 동작을 반복한다.
도 5의 예시적 디코딩 알고리즘(500)은 상당한 수의 곱셈, 고비용 동작을 포함한다. 따라서, 도 6은 대수(로그) 도메인으로 연산함으로써 곱셈 연산을 덧셈으로 변환하는 유사-주기성 LDPC 코드에 대한 다른 디코딩 알고리즘(600)을 도시하고 있다. 일반적으로, 도 6의 디코딩 알고리즘(600)은 모든 r ji (0), r ji (1) 값과 유사한 값을 로그-가능도 비율,
Figure 112008006381774-PCT00003
에 의해 대체한다. 로그 도메인에서, "합계"를 구할 때, 부호의 곱은 600-2에 의해 도시되는 곱셈을 올바르게 수행하는 데 사용된 다.
도 6의 디코딩 알고리즘은 도 5와 유사한 방식으로 진행된다.
ㆍ초기화: 가변 노드는 600-1을 사용하여 수신된 샘플에 기초하는 각 비트에 대해 로그 가능도 비율 L i 를 계산하여 초기화된다. L i 를 사용하여 메시지 로그 q ij 를 초기화한다.
ㆍ반복:
°가변 노드로부터 체크 노드로 메시지 로그 q ij 를 송신한다.
°등식 600-2를 사용하여 각 체크 노드에서 수신된 정보를 결합하여 메시지 로그 r ji (0)를 계산한다.
°체크 노드로부터 가변 노드로 메시지 로그 r ji 를 송신한다.
°등식 600-4를 사용하여, L i 와 각 가변 노드에서 수신된 정보를 결합하여 로그 가능도 비율을 계산한다.
°등식 600-3을 사용하여, L i 와 각 가변 노드에서 수신된 정보를 결합하여 새로운 메시지 로그 q ij 를 계산한다.
(Q i 으로부터 어려운 결정을 내리고 패리티 체크 등식을 테스트함으로써 결정되는) 유효 코드워드에 도달하거나 최대 반복 횟수에 도달할 때까지 전술한 동작을 반복한다.
도 6의 디코딩 알고리즘(600)은 도 7에 도시된 함수 Φ(x)를 이용하는데, 여 기서
Figure 112008006381774-PCT00004
이다.
도 7에 도시된 바와 같이, 함수 Φ(x)는 그 고유 역함수이다.
유사-주기성 LDPC 코드에 대한 구성 가능한 디코더 아키텍처
도 8은 예시적 LDPC 코드에 대한 패리티 체크 행렬(800)을 도시하고 있다. 도 8에 도시된 바와 같이, 패리티 체크 행렬(800)은 다시 주기성 서브매트릭, I ℓ m 으로 구성되는데, 각 서브매트릭 I ℓ m 은 ℓ만큼 주기적으로 시프트되는 m × m 항등 행렬이다. 도 9는 본 발명의 특징을 포함하는 대응 예시적 디코더 아키텍처(900)에 대한 블록도이다. Phi-노드(910)는 패리티 체크 행렬(800)의 서브-매트릭 각각에 대해, 그리고 패리티 체크 행렬(800)의 각 행과 열에 대해 디코더 아키텍처(900)에서 할당되며, 행과 열 합산기(930, 940)가 존재한다. 그 후, 각 Phi-노드가 적합한 행과 열 합산기(930, 940)에 접속된다.
각 서브매트릭은 m × m 크기를 갖는다. 따라서, 각 서브매트릭은 단지 m개의 제공되는 1을 갖는다. 패리티 체크 행렬에 하나의 1이 존재하는 위치에서만 계산이 수행된다. 그러므로, 각 Phi-노드는 m개의 부호화 숫자에 관련된다. 유사하게, 각 행과 열 합산기는 m 원소상에 동작한다.
도 10은 디코더 아키텍처(900)의 측면을 더 상세히 도시하는 블록도(1000)이다. 특히, 블록도(1000)는 도 9의 디코더 아키텍처의 주어진 Phi-노드(910-1)가 행 합산기(930-z) 및 열 합산기(940-z) 외에도 Phi 노드(910-2)와 같은 다른 Phi-노드와의 데이터 접속(920-z)에 의해 어떻게 상호 접속되는지를 도시하고 있다.
도 10에 도시된 바와 같이, Phi 노드(910-1)와 같은 각 Phi-노드(910-z)는 부동점(floating point) 감산기(1010-1), Φ(x) 함수 계산 유닛(1020-1), Phi 노드와 관련되는 m개의 원소를 저장하는 레지스터(1030-1) 및 각 계산에 대한 행 또는 열 입력을 선택하는 멀티플렉서(1040-1)를 포함한다. Phi-노드들 사이의 데이터 경로(920)는 감소된 범위의 부동점 숫자(가령, 부호 비트, 4-비트 가수(mantissa) + 가수에 음의(implicit) "1"을 갖는 5-비트 지수)이다. 각 Phi-노드는 대응 행 합산기(930) 및 열 합산기(940)에 접속된다. 이 실시예에서, 합산기(930, 940)는 7개까지의 부동점 숫자를 가산할 수 있다. 동적 범위가 작은 구현에서, Φ(x) 함수 계산 유닛(1020-1)은 조합 논리 룩업 테이블을 통해 부동점 입력으로부터 직접적으로 Φ(x)를 계산할 수 있다.
행 및 열 합산기(930, 940)는 데이터 전송을 최소화하는 압축 루틴(지수 -> 부동, 부동 -> 지수), 모든 입력을 가산하기에 충분한 가산기, 초기 Phi-노드 값을 감산하는 감산기로 구성된다.
Phi-노드(910) 내의 회로는 요구되는 만큼의 병행 레벨을 지원하기 위해 복제될 수 있다. 예를 들어, 데이터 경로를 넓혀서 아키텍처(900)에서 보다 큰 병행이 달성되게 하여 2개 이상의 숫자가 하나의 클록 주기에서 전송될 수 있다. 이는 행/열 합산기(930, 940) 및 Φ(x) 함수 계산 유닛의 적합한 복제를 요구한다.
실제 패리티 체크 행렬은 수천 곱하기 수천의 크기를 가질 수 있지만, 패리 티 체크 행렬은 많은 서브매트릭으로 구성되는 훨씬 적은 행렬로 분할될 수 있다. 도 9의 아키텍처(900)를 사용하면, 도 6의 디코딩 알고리즘(600)이 구현될 수 있는데, 예를 들면 다음과 같다. 각 Phi-노드는 x i 로 표시되는 메모리 소자 세트를 갖는데, 여기서 i는 {0,...,m-1}로부터 값을 취할 수 있다. 또한, 이 예시적 아키텍처는 사후-채널 로그 가능도 비율(LLR)을 저장하기 위해 열 합산기에 메모리를 포함한다. 이후 단계에서, r i 및 c i 는 행 및 열 합산기에 누적된 결과를 각각 나타낸다. R j 및 C j 는 Phi-노드로부터 행 및 열 합산기로의 접속 세트를 각각 나타낸다.
1. 수신된 데이터로부터, 로그 가능도 비율(LLR), L j 를 계산하고 열 합산기, 940에 저장한다. L j 값의 크기를 Phi-노드, 910 내의 적합한 x i 메모리, 즉, x i = ｜L j ｜에 카피한다.
2. 각 Phi-노드(910)는 x i ← Φ(x i )를 계산한다(즉, 결과가 x i 로 다시 기록된다).
3. 행 합산기, 930는 적합한 행, 즉,
Figure 112008006381774-PCT00005
의 x i 를 합산하고 또한 r j 의 패리티(부호)를 계산한다.
4. 합과 부호(결과)는 Phi-노드로 복귀되고 Phi-노드 값은 감산되는데, 즉, x i ← r i -x i 이다.
5. 각 Phi-노드는 x i ← Φ(x i )를 다시 계산한다. Phi-노드는 이제 등식 600-2의 결과를 포함한다.
6. 열 합산기, 940는 적합한 열을 합산하고 초기 LLR
Figure 112008006381774-PCT00006
를 가산한다. 부호 비트는 가장 가능성 있는 코드워드 비트를 형성하기 위해 사용된다. 이는 등식 600-4의 결과에 대응한다.
7. 합과 부호는 Phi-노드 및 감산 값이 저장된 Phi-노드로 복귀되는데, 즉, x i ← c i -x i 이다. 이는 등식 600-3의 결과이다.
단계 2 내지 5는 도 6의 '반복 단계 1'에 대응한다. 단계 6 및 7은 도 6의 '반복 단계 2'에 대응한다. 단계 2-7은 모든 I 값{0, ..., m-1}에 대해 수행되므로, 하나의 반복을 완료하고, 가장 가능성 있는 코드워드의 날짜에 대한 최적의 추정치를 계산한다. 유효 코드워드에 도달하여 알고리즘의 종결을 허용하는 경우, 단계 6의 결과가 사용될 수 있다.
유효 코드워드에 도달하고 알고리즘이 종료되거나 최대 반복 횟수가 완료될 때까지 각 값에 대한 단계 2-7을 통한 반복이 계속된다.
병행 배율을 증가시켜서 {0, ..., m-1} 중 하나 이상이 한번에 연산된다.
아키텍처(900)가 패리티 체크를 수행한다는 것을 유의하자. cj의 부호 비트는 코드워드를 형성하는 데 사용되며, 다음 단계에서 이들은 (부호를 보존하는) Phi-노드로 다시 로딩된다. 또한, Φ(x)를 계산하는 것은 다음 행 연산이 수행될 때 부호를 보존하며, 부호 비트는 함께 곱해진다. 곱이 0이면 이는 행이 패리티 등식을 만족한다는 것을 의미한다. 그 후, 유효 코드워드인지를 확인하기 위해 모 든 행이 0인지를 확인하는 테스트가 수행된다.
가변 블록 길이
본 발명의 한 측면에 따르면, 아키텍처(900)는 서브매트릭의 값 m에 따라 데이터 양을 상이하게 하기 위한 Phi-노드를 가져서 가변 블록 길이를 허용한다. 따라서, 예시적 구현에서, 각 Phi-노드(910)의 레지스터(1030)는 충분한 메모리를 가지며, m max , 가령 96개의 소자를 저장한다. 실제로 사용되는 메모리 소자는 예를 들어 스위치에 의해 제어될 수 있다. 본 명세서에서 사용되는 바와 같이, "스위치"는 하드웨어 또는 소프트웨어 디바이스를 포함할 수 있으며, 메모리 소자를 선택적으로 인에이블할 수 있다는 것을 유의하자. m max ㆍm max 에 이르는 서브매트릭 크기를 갖는 임의의 코드가 실현될 수 있다.
가변 레이트
본 발명의 다른 양태에 따르면, 아키텍처(900)는 (가령, 메모리 1030를 0으로 설정하여) 초과 Phi-노드를 "턴 오프"하는 기능을 가짐으로써 가변 레이트 코드 디코더를 제공한다. 이 방식으로, 전체 행 및 열이 턴 오프될 수 있다. 예를 들어,
Figure 112008006381774-PCT00007
에 의해 특정되는 (6, 3)은 한 열의 모든 Phi-노드를 턴 오프하여 (5, 3) 코드로 변환될 수 있다.
가변 패리티 체크 행렬
본 발명의 다른 측면에 따르면, 패리티 체크 행렬은 Phi-노드를 턴 오프하고 열 선택기 또는 멀티플렉서를 각 Phi-노드에 가산함으로써 실행시간에서 선택적으로 구성 가능할 수 있다. Phi-노드는, 예를 들어, 패리티 체크 행렬의 모든 가능한 슬롯이 상주되면, 즉, n×(n-k) 공간이 패리티 체크 행렬에 의해 특정되면, Phi-노드는 턴 오프될 수 있다. 그러나, 이는 더 많은 게이트를 요구한다. 각 Phi-노드에 대한 열 선택기 또는 멀티플렉서는, 예를 들어, 각 행 합산기에 8 Phi 노드를 하드와이어링(hardwiring)한 후 1-4 멀티플렉서를 각 Phi 노드에 가산하여 4개의 열 중 어느 열에 Phi 노드가 접속될지를 선택함으로써 구현될 수 있다. 예를 들어, 열 1 내지 4에는 (각 행의) 제 1 Phi 노드를 맵핑되게 하고, 열 3 내지 6에는 제 2 Phi-노드를 맵핑되게 하는 등으로 하여, 많은 상이한 패리티 체크 매트릭이 구현될 수 있다.
도 11은 멀티플렉서(Mux) 소자(1120)를 사용하여 Phi-노드(1110)를 열 합산기(1130)에 접속하는 예시적 구성(1100)을 도시하고 있다. 다음 표는 이 구성을 사용하여 실현될 수 있는 H의 모든 가능한 행을 열거한다.
Figure 112008006381774-PCT00008
패리티 체크 행렬은 저밀도(산재)이다. 따라서, 이들 두 가지 방법의 조합이 매우 효율적으로 많은 상이한 패리티 체크 행렬을 구현할 수 있다. 이 방법은 다양한 레이트 방법과 결합하여 사용되어 상이한 레이트 코드도 생성할 수 있다.
전형적으로 웨이퍼의 한 표면상에 반복되는 패턴으로 복수의 동일한 다이가 형성된다. 각 다이는 전술한 디바이스를 포함하여, 다른 구조 또는 회로를 포함할 수 있다. 개별 다이는 웨이퍼로부터 커트 또는 다이싱된 후 집적 회로로 패키징된다. 당업자는 어떻게 웨이퍼를 다이싱하고 다이를 패키징하여 집적 회로를 생성하는지를 알 것이다. 이렇게 제조된 집적 회로는 본 발명의 일부로 고려된다.
본 명세서에 도시되고 설명된 실시예와 변형예는 단지 본 발명의 원리를 예시하는 것이며, 본 발명의 범위와 사상을 벗어나지 않고 당업자에 의해 다양한 수정이 구현될 수 있음을 이해할 것이다.

Claims (27)

  1. 서브-매트릭(sub-matrics)의 각 행과 열이 하나의 0이 아닌 입력을 갖는 복수의 서브-매트릭을 갖는 패리티 체크 행렬에 기초하는 LDPC 코드용 디코더로서,
    상기 서브-매트릭의 각각과 관련되는 적어도 하나의 Phi-노드를 포함하되,
    각 Phi-노드는 복수의 메모리 소자를 갖는 메모리 디바이스를 포함하고,
    상기 메모리 소자 중 하나 이상이 선택적으로 디스에이블될 수도 있는
    LDPC 코드용 디코더.
  2. 제 1 항에 있어서,
    상기 복수의 메모리 소자는 m max 개의 메모리 소자를 포함하고,
    m max ㆍm max 개에 이르는 서브매트릭 크기(dimension)를 갖는 코드가 실현될 수 있는
    LDPC 코드용 디코더.
  3. 제 1 항에 있어서,
    상기 메모리 소자는 스위치의 제어 하에서 선택적으로 디스에이블될 수도 있는
    LDPC 코드용 디코더.
  4. 제 1 항에 있어서,
    Figure 112008006381774-PCT00009
    인
    Φ(x) 함수 계산 유닛을 더 포함하는
    LDPC 코드용 디코더.
  5. 제 4 항에 있어서,
    상기 Φ(x) 함수 계산 유닛은 조합 논리 룩업 테이블을 이용하는
    LDPC 코드용 디코더.
  6. 제 4 항에 있어서,
    상기 Φ(x) 함수 계산 유닛은 실질적으로 유사한 시각에 복수의 결과를 계산할 수도 있는
    LDPC 코드용 디코더.
  7. 제 1 항에 있어서,
    상기 복수의 서브-매트릭의 각각, I ℓ m 은 ℓ만큼 주기적으로 시프트되는 m×m 항등 행렬(identity matrix)인
    LDPC 코드용 디코더.
  8. 서브-매트릭의 각 행과 열이 하나의 0이 아닌 입력을 갖는 복수의 서브-매트릭을 갖는 패리티 체크 행렬에 기초하는 LDPC 코드용 디코더로서,
    상기 서브-매트릭의 각각과 관련되는 적어도 하나의 Phi-노드를 포함하되,
    상기 적어도 하나의 Phi 노드는 선택적으로 디스에이블될 수도 있는
    LDPC 코드용 디코더.
  9. 제 8 항에 있어서,
    Phi 노드의 하나의 행은 선택적으로 디스에이블될 수도 있는
    LDPC 코드용 디코더.
  10. 제 8 항에 있어서,
    Phi 노드의 하나의 열이 선택적으로 디스에이블될 수도 있는
    LDPC 코드용 디코더.
  11. 제 8 항에 있어서,
    상기 적어도 하나의 Phi-노드는 상기 Phi 노드와 관련되는 메모리를 0으로 설정함으로써 선택적으로 디스에이블될 수 있는
    LDPC 코드용 디코더.
  12. 제 8 항에 있어서,
    상기 복수의 서브-매트릭의 각각, I ℓ m 은 ℓ만큼 주기적으로 시프트되는 m×m 항등 행렬인
    LDPC 코드용 디코더.
  13. 서브-매트릭의 각 행과 열이 하나의 0이 아닌 입력을 갖는 복수의 서브-매트릭을 갖는 패리티 체크 행렬에 기초하는 LDPC 코드용 디코더로서,
    상기 서브-매트릭의 각각과 관련되는 적어도 하나의 Phi-노드를 포함하되,
    상기 적어도 하나의 Phi 노드는 실행-시간에 선택적으로 디스에이블될 수도 있으며,
    상기 적어도 하나의 Phi-노드는 멀티플렉서를 더 포함하는
    LDPC 코드용 디코더.
  14. 제 13 항에 있어서,
    상기 적어도 하나의 Phi-노드는 스위치의 제어 하에서 선택적으로 디스에이블될 수도 있는
    LDPC 코드용 디코더.
  15. 제 13 항에 있어서,
    상기 적어도 하나의 Phi-노드는 상기 Phi-노드와 관련되는 메모리를 0으로 설정함으로써 선택적으로 디스에이블되는
    LDPC 코드용 디코더.
  16. 제 13 항에 있어서,
    복수의 Phi-노드는 행 합산기(a row summer)에 접속되고,
    상기 멀티플렉서는 상기 적어도 하나의 Phi-노드가 접속되는 열을 선택하는 일-대-다 멀티플렉서인
    LDPC 코드용 디코더.
  17. 제 13 항에 있어서,
    상기 복수의 서브-매트릭의 각각, I ℓ m 은 l만큼 주기적으로 시프트되는 m×m 항등 행렬인
    LDPC 코드용 디코더.
  18. 서브-매트릭의 각 행과 열이 하나의 0이 아닌 입력을 갖는 복수의 서브-매트릭을 갖는 패리티 체크 행렬에 기초하는 LDPC 코드를 디코딩하는 방법으로서,
    상기 서브-매트릭의 각각은 적어도 하나의 관련 Phi-노드를 가지고,
    각 Phi-노드는 복수의 메모리 소자를 갖는 메모리 디바이스를 포함하되,
    상기 메모리 소자 중 하나 이상을 선택적으로 디스에이블링하는 단계를 포함하는
    LDPC 코드 디코딩 방법.
  19. 제 18 항에 있어서,
    상기 메모리 소자 중 하나 이상을 선택적으로 디스에이블링하는 상기 단계는, 스위치에 의해 수행되는
    LDPC 코드 디코딩 방법.
  20. 서브-매트릭의 각 행과 열이 하나의 0이 아닌 입력을 갖는 복수의 서브-매트릭을 갖는 패리티 체크 행렬에 기초하는 LDPC 코드를 디코딩하는 방법으로서,
    상기 서브-매트릭의 각각은 적어도 하나의 관련 Phi-노드를 가지고,
    적어도 하나의 Phi-노드를 선택적으로 디스에이블링하는 단계를 포함하는
    LDPC 코드 디코딩 방법.
  21. 제 20 항에 있어서,
    상기 적어도 하나의 Phi-노드를 선택적으로 디스에이블링하는 상기 단계는, Phi-노드의 하나의 행을 선택적으로 디스에이블링하는 단계를 더 포함하는
    LDPC 코드 디코딩 방법.
  22. 제 20 항에 있어서,
    적어도 하나의 Phi-노드를 선택적으로 디스에이블링하는 상기 단계는, Phi-노드의 하나의 열을 선택적으로 디스에이블링하는 단계를 더 포함하는
    LDPC 코드 디코딩 방법.
  23. 제 20 항에 있어서,
    상기 적어도 하나의 Phi-노드를 선택적으로 디스에이블링하는 상기 단계는, 상기 Phi-노드와 관련되는 메모리를 0으로 설정하는 단계를 더 포함하는
    LDPC 코드 디코딩 방법.
  24. 제 20 항에 있어서,
    적어도 하나의 Phi-노드를 선택적으로 디스에이블링하는 상기 단계는, 실행-시간에 수행되는
    LDPC 코드 디코딩 방법.
  25. 제 20 항에 있어서,
    상기 적어도 하나의 관련 Phi-노드는 멀티플렉서를 더 포함하는
    LDPC 코드 디코딩 방법.
  26. 제 25 항에 있어서,
    복수의 Phi-노드는 행 합산기에 접속되고,
    상기 멀티플렉서는 상기 적어도 하나의 Phi-노드가 접속되는 열을 선택하는 일-대-다 멀티플렉서인
    LDPC 코드 디코딩 방법.
  27. 제 25 항에 있어서,
    복수의 Phi-노드는 열 합산기에 접속되고, 상기 멀티플렉서는 상기 적어도 하나의 Phi-노드가 접속되는 행을 선택하는 일-대-다 멀티플렉서인
    LDPC 코드 디코딩 방법.
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