KR20080034234A - Method of forming fine patterns in semiconductor device - Google Patents

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Abstract

A method of forming fine patterns in a semiconductor device is provided to stably obtain fine patterns less than 50 nm with uniform vertical profile without generating undercut, by forming spaces on a sidewall of mask patterns. A method of forming fine patterns in a semiconductor device comprises the steps of: forming a plurality of first mask patterns(108) arranged such that the patterns are spaced in first intervals within a first region(A), and spaced in second intervals that is narrower than the first intervals within a second region(B), on a substrate(100) including a target etching layer(104a); successively forming a first layer(110) having a regular thickness, and a second layer made of a material having an etch selectivity with respect to the first layer, on a surface of the first mask patterns; partially removing the second layer to completely remove the second layer within the first region, and form a plurality of second mask patterns(114) made of residues of the second layer between the first mask patterns within the second region; forming a first spacer(118a) on sidewalls of an opening defined by removal of the second layer within the first region; partially removing the first layer to partially expose the first and second mask patterns, and form a plurality of second spacers made of the second layer on the sidewalls of the opening; and etching the target etching layer using the first and second mask patterns to form fine patterns.

Description

반도체 장치의 미세 패턴 형성 방법{Method of forming fine patterns in semiconductor device}Method of forming fine patterns in semiconductor device

도 1은 종래 기술에 따른 미세 패턴 형성 공정 중 발생한 불량을 설명하기 위한 개략적인 단면도이다.1 is a schematic cross-sectional view for describing a failure occurring during the fine pattern forming process according to the prior art.

도 2 내지 도 9는 본 발명의 일 실시예에 의한 반도체 장치의 미세 패턴 형성 방법을 설명하기 위한 단면도들이다.2 to 9 are cross-sectional views illustrating a method for forming a fine pattern of a semiconductor device according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 반도체 기판 102 : 도전막100 semiconductor substrate 102 conductive film

104 : 산화막 108 : 제1 하드 마스크 패턴104: oxide film 108: first hard mask pattern

110 : 제1 박막 114 : 제2 하드 마스크 패턴110: first thin film 114: second hard mask pattern

116 : 개구 118a : 제1 스페이서 116 opening 118a first spacer

122 : 도전막 패턴122: conductive film pattern

본 발명은 반도체 장치의 미세 패턴 형성 방법에 관한 것으로, 보다 상세하게는 보다 상세하게는 더블 마스크(double mask) 패턴을 이용한 반도체 장치의 미 세패턴 형성방법에 관한 것이다.The present invention relates to a method of forming a fine pattern of a semiconductor device, and more particularly, to a method of forming a fine pattern of a semiconductor device using a double mask pattern.

급속도로 발전하는 정보화 사회에 있어서 대량의 정보를 보다 빠르게 처리하게 위한 고집적 반도체 소자를 제조하기 위해서 반도체 소자의 디자인 룰(design rule)은 급속도로 줄어들고 있으며 이에 따라, 반도체 소자는 더욱 미세해진 패턴(fine pattern)을 요구하고 있다.In the rapidly developing information society, design rules of semiconductor devices are rapidly decreasing in order to manufacture highly integrated semiconductor devices for processing large amounts of information more quickly. Accordingly, semiconductor devices have finer patterns. pattern).

이와 같은 미세 회로 공정에 있어 가장 기본적인 기술은 사진 기술이며, 상기 사진 기술은 빛을 이용한 포토리소그래피(Photolithography), 전자 빔리소그래피(Electron beam lithography) 및 X-선리소그래피(X-ray lithography)로 분류된다.The most basic technique in such a microcircuit process is photography, which is classified into photolithography, electron beam lithography, and X-ray lithography. .

그러나, 기존의 포토리소그래피나 전자 빔리소그래피 등의 방법으로 미세 공정을 할 경우에 근접하여 밀집된 패턴을 정확하게 정의할 수 없어 근접 효과(Proximity effect)의 발생으로 인하여 50㎚이하의 초미세 패턴을 형성하기는 불가능하다. 따라서, 상기와 같은 초미세 패턴의 형성을 위하여 에스에이디피(self alignment double patterning : SADP) 공정 등이 개발되고 있다. 상기 SADP 공정은 동일 평면에 형성된 제1 마스크 패턴과 제2 마스크 패턴을 포함하는 듀얼 마스크 패턴을 이용하기 때문에 보다 미세한 패턴의 수득이 가능하다.However, when the micro process is performed by conventional photolithography or electron beam lithography, it is not possible to accurately define a dense pattern in close proximity to form an ultrafine pattern of 50 nm or less due to the occurrence of proximity effect. Is impossible. Therefore, a self alignment double patterning (SADP) process and the like have been developed to form the ultrafine pattern as described above. Since the SADP process uses a dual mask pattern including a first mask pattern and a second mask pattern formed on the same plane, a finer pattern can be obtained.

도 1은 종래 기술에 따른 미세 패턴 형성 공정 중 발생한 불량을 설명하기 위한 개략적인 단면도이다.1 is a schematic cross-sectional view for describing a failure occurring during the fine pattern forming process according to the prior art.

도 1을 참조하면, 제1 영역 및 제2 영역을 갖는 기판(10) 상에는 제1 마스크 패턴들(14a) 및 제2 마스크 패턴들(14b)로 이루어진 다수 개의 더블 마스크 패턴 들(14)이 형성되어 있다. 이때, 상기 더블 마스크 패턴들(14)은 제1 영역에는 높은 밀도로 형성되며, 상기 제2 영역에는 상기 제1 영역보다 낮은 밀도로 형성될 수 있다. 또한, 제1 및 제2 마스크 패턴들(14a, 14b) 사이에는 상기 제2 마스크 패턴들(14b)을 형성하기 위한 희생막(도시되지 않음)을 형성한다.Referring to FIG. 1, a plurality of double mask patterns 14 including first mask patterns 14a and second mask patterns 14b are formed on a substrate 10 having a first region and a second region. It is. In this case, the double mask patterns 14 may be formed at a higher density in the first region and at a lower density than the first region in the second region. In addition, a sacrificial layer (not shown) for forming the second mask patterns 14b is formed between the first and second mask patterns 14a and 14b.

이후, 상기 더블 마스크 패턴들(14) 노출되도록 상기 희생막을 제거할 시에 상기 희생막(16)에 의해 둘러싸인 제1 마스크 패턴들(14a)과 상기 제2 마스크 패턴들(14b)에 단차가 발생할 수 있다. 이를 방지하기 위하여 상기 제1 및 제2 마스크 패턴들(14a, 14b)의 상부의 일부가 노출되도록 상기 희생막을 부분적으로 제거하여 희생막 패턴(16)으로 형성한 후에, 상기 제1 및 제2 마스크 패턴들(14a, 14b)을 식각 마스크로 이용한 식각 공정을 진행한다.Thereafter, when the sacrificial layer is removed to expose the double mask patterns 14, a step may occur between the first mask patterns 14a and the second mask patterns 14b surrounded by the sacrificial layer 16. Can be. To prevent this, the sacrificial layer is partially removed to form a sacrificial layer pattern 16 so that a portion of the upper portion of the first and second mask patterns 14a and 14b is exposed, and then the first and second masks are formed. An etching process using the patterns 14a and 14b as an etching mask is performed.

그러나, 상기 희생막(16)을 부분적으로 제거하는 도중에, 상대적으로 밀도가 낮은 제2 영역이 과도하게 식각 될 수 있으며, 이 때 상기 제2 영역에 노출된 상기 피식각막이 일부 침식되어 측면이 완만하게 함몰되는 언더컷(undercut,18) 현상, 즉 활처럼 휜(bowed) 모양이 자주 발생하게 된다.However, during the partial removal of the sacrificial layer 16, the second region having a relatively low density may be excessively etched, and the etched layer exposed to the second region may be partially eroded to smooth the side surface. Undercut (18) phenomena, such as bowed shapes, often occur.

이는 결과적으로 후속으로 이어지는 패터닝 공정으로 형성되는 반도체 구조물의 프로파일의 균일도를 저하시키는 문제를 초래하게 된다.This results in a problem of lowering the uniformity of the profile of the semiconductor structure formed by the subsequent patterning process.

본 발명은 상기한 종래 방법의 문제점을 해결하기 위한 것으로, 균일한 프로파일을 가지며, 50㎚ 이하의 미세 패턴을 형성할 수 있는 반도체 장치의 미세 패턴 형성방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems of the conventional method, and an object thereof is to provide a method of forming a fine pattern of a semiconductor device having a uniform profile and capable of forming a fine pattern of 50 nm or less.

상기 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 장치의 미세 패턴 형성 방법은, 피식각막을 포함하는 기판 상에, 제1 영역에는 제1 간격으로 이격되고, 제2 영역에는 상기 제1 간격보다 좁은 제2 간격으로 이격되는 다수의 제1 마스크 패턴들을 형성하고, 상기 제1 마스크 패턴들의 표면 상에 연속적으로 일정한 두께를 갖는 제1 막 및 상기 제1 막과 식각 선택비를 갖는 물질로 이루어진 제2 박막을 순차적으로 형성한 후에 상기 제2 박막을 부분적으로 제거하여, 상기 제1 영역에서는 상기 제2 박막을 완전히 제거하는 동시에, 상기 제2 영역에서는 상기 제1 마스크 패턴들 사이에 상기 제2 박막의 잔류물로 이루어진 제2 마스크 패턴들을 형성한다. 이어서, 상기 제1 영역에서 상기 제2 박막의 제거에 의해 형성되는 개구의 측벽들에 제1 스페이서들을 형성하고, 상기 제1 막을 부분적으로 제거하여, 상기 제1 및 제2 마스크 패턴들을 부분적으로 노출시키는 동시에 상기 개구의 측벽들에 상기 제2막으로 이루어진 제2 스페이서들을 형성한다. 이후, 상기 제1, 제2 마스크 패턴들을 이용하여, 상기 피식각막을 식각함으로써, 미세 패턴들을 형성하는 단계를 포함한다.In the method of forming a fine pattern of a semiconductor device according to an embodiment of the present invention for achieving the above object, on a substrate including an etched film, spaced at a first interval in a first region, the first region in a second region A first film having a plurality of first mask patterns spaced at a second interval narrower than the gap, and having a first film having a constant thickness on the surface of the first mask patterns and an etch selectivity with the first film. After the second thin film is formed sequentially, the second thin film is partially removed to completely remove the second thin film from the first region, and simultaneously between the first mask patterns between the first mask patterns. Second mask patterns consisting of residues of two thin films are formed. Subsequently, first spacers are formed in sidewalls of the opening formed by the removal of the second thin film in the first region, and the first layer is partially removed to partially expose the first and second mask patterns. At the same time, second spacers formed of the second layer are formed on sidewalls of the opening. Thereafter, forming the fine patterns by etching the etched film using the first and second mask patterns.

본 발명의 일실시예에 의하면, 상기 제1 스페이서들을 형성하는 단계는, 상기 제2 마스크 패턴들 및 상기 제1 막 상에 실질적으로 균일한 두께를 갖는 희생막을 형성하고, 상기 희생막을 이방성 식각하여, 상기 제2 박막의 제거에 의해 형성되는 개구들의 측벽에 상기 스페이서들을 형성하는 단계를 포함할 수 있다.In example embodiments, the forming of the first spacers may include forming a sacrificial layer having a substantially uniform thickness on the second mask patterns and the first layer, and anisotropically etching the sacrificial layer. And forming the spacers on sidewalls of the openings formed by removing the second thin film.

본 발명의 일실시예에 의하면, 상기 피식각막은 상기 기판 상에 형성된 도전 막을 포함할 수 있으며, 상기 피식각막 상에 절연막을 형성하는 단계를 더 포함할 수 있다.In some embodiments, the etched film may include a conductive film formed on the substrate, and may further include forming an insulating film on the etched film.

본 발명의 일실시예에 의하면, 상기 제1 마스크 패턴들은 상기 절연막 상에 형성되며, 상기 제1 마스크 패턴들을 형성한 후에, 상기 제1 마스크 패턴들 사이에 절연막 표면 부위에 상기 제2막의 두께와 동일한 깊이의 리세스를 형성하는 단계를 더 포함할 수 있으며, 상기 제1 및 제2 하드 마스크 패턴들을 부분적으로 노출시키는 단계에서 상기 제1 및 제2 하드 마스크 패턴들은 50% 이상 노출될 수 있다.According to an embodiment of the present invention, the first mask patterns are formed on the insulating layer, and after forming the first mask patterns, the thickness of the second layer is formed on the surface of the insulating layer between the first mask patterns. The method may further include forming a recess having the same depth, and in partially exposing the first and second hard mask patterns, the first and second hard mask patterns may be exposed by 50% or more.

상기와 같이 더블 마스크 패턴들을 이용한 패터닝 공정을 수행하기 이전에, 상대적으로 노출 면적이 큰 피식각막과 인접한 부위에 스페이서들을 형성한다. 상기와 같은 스페이서들에 의하여 언더컷 현상이 발생하는 것을 미연에 방지할 수 있다. 따라서, 후속으로 이어지는 패터닝 공정시에 상기 더블 마스크 패턴들을 이용하여 실질적으로 수직한 프로파일을 갖는 반도체 구조물을 형성할 수 있다.Before performing the patterning process using the double mask patterns as described above, spacers are formed in a region adjacent to the etching layer having a relatively large exposed area. Undercut phenomenon may be prevented from occurring due to the spacers as described above. Thus, in the subsequent patterning process, the double mask patterns may be used to form a semiconductor structure having a substantially vertical profile.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치의 미세 패턴 형성 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기 판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 물질, 패드, 패턴, 구조물 또는 치수가 "제1", "제2" 및/또는 " 제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 물질, 패턴, 구조물 또는 치수를 구분하기 위한 것이다. 따라서, "제1", "제2" 및/또는 "제3"은 각 층(막), 영역, 패드, 패턴, 구조물 또는 치수에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.Hereinafter, a method of forming a fine pattern of a semiconductor device according to exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the following embodiments, which are common in the art. Those skilled in the art will be able to implement the invention in various other forms without departing from the spirit of the invention. In the accompanying drawings, the dimensions of the substrates, layers (films), regions, pads, patterns or structures are shown in greater detail than actual for clarity of the invention. In the present invention, each layer (film), region, pad, pattern, or structure is formed on the "top", "top" or "bottom" of the substrate, each layer (film), region, pad or pattern. When referred to, it means that each layer (film), region, pad, pattern or structure is formed directly over or below the substrate, each layer (film), region, pad or patterns, or another layer (film). Other areas, other pads, other patterns or other structures may additionally be formed on the substrate. In addition, where each layer (film), region, material, pad, pattern, structure or dimension is referred to as "first", "second" and / or "third", it is not intended to limit these members but to To distinguish each layer (film), area, pad, material, pattern, structure or dimension. Thus, "first", "second" and / or "third" may be used selectively or interchangeably for each layer (film), region, pad, pattern, structure or dimension, respectively.

도 2 내지 도 9는 본 발명의 일 실시예에 의한 반도체 장치의 미세 패턴 형성 방법을 설명하기 위한 단면도들이다.2 to 9 are cross-sectional views illustrating a method for forming a fine pattern of a semiconductor device according to an embodiment of the present invention.

도 2 및 도 3을 참조하면, 도전막(102) 및 산화막(104)이 형성된 기판(100) 상에, 제1 영역(A)에는 제1 간격으로 이격되고, 제2 영역(B)에는 상기 제1 간격보다 좁은 제2 간격으로 이격되는 다수의 제1 하드 마스크 패턴들(108)을 형성한다. 2 and 3, on the substrate 100 on which the conductive film 102 and the oxide film 104 are formed, the first region A is spaced apart at a first interval, and the second region B is disposed above the substrate 100. A plurality of first hard mask patterns 108 spaced apart from each other by a second interval narrower than the first interval is formed.

구체적으로 설명하면, 우선 실리콘웨이퍼와 같은 반도체 기판(100)이 제공된다. 상기 반도체 기판(100)은 제1 영역(A) 및 제2 영역(B)으로 구획되며, 상기 제1 하드 마스크 패턴들(108)은 상기 제1 영역(A)에서는 높은 밀도로 형성되며, 상기 제2 영역(B)에서는 상기 제1 영역(A)보다 낮은 밀도로 형성된다. 예를 들어, 상기 제1 영역(A)은 메모리 셀 영역일 수 있으며, 상기 제2 영역(B)은 상기 메모리 셀 영역 주변에 배치되는 주변 회로 영역일 수 있다.Specifically, first, a semiconductor substrate 100 such as a silicon wafer is provided. The semiconductor substrate 100 is partitioned into a first region A and a second region B, and the first hard mask patterns 108 are formed at a high density in the first region A. In the second region B, the density is lower than that of the first region A. FIG. For example, the first region A may be a memory cell region, and the second region B may be a peripheral circuit region disposed around the memory cell region.

이어서, 상기 기판(100) 상에 도전막(102), 산화막(104) 및 제1 마스크 막(106)을 순차적으로 형성한다.Subsequently, the conductive film 102, the oxide film 104, and the first mask film 106 are sequentially formed on the substrate 100.

상기 도전막(102)은 후속하는 공정에서 반도체 장치의 배선으로 패터닝될 수 있으며 이 경우, 저저항을 가져야 하므로 텅스텐 또는 탄탈륨과 같은 도전성 물질로 이루어질 수 있다. The conductive layer 102 may be patterned by wiring of a semiconductor device in a subsequent process, and in this case, since the conductive layer 102 should have a low resistance, the conductive layer 102 may be made of a conductive material such as tungsten or tantalum.

상기 산화막(104)은 층간 절연막으로 형성하기 위한 것이며 이에 따라 다소 두꺼운 두께를 갖도록 형성할 수 있다. 예를 들어 상기 산화막(104)은 800 내지 1200Å의 두께를 가지도록 형성할 수 있다. 또한, 상기 산화막은 BPSG(Boro-Phosphor Silicate Glass), USG(Undoped Silicate Glass), SOG(Spin On Glass), FOX(Flowable OXide), PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate), HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 산화물을 사용하여 형성할 수 있다. 이와는 다르게 상기 산화막(104)은 후속으로 형성되는 제2 하드 마스크 패턴(114)를 형성하기 위한 희생막일 수 있다. The oxide film 104 is intended to be formed of an interlayer insulating film, and thus may be formed to have a rather thick thickness. For example, the oxide film 104 may be formed to have a thickness of 800 to 1200 Å. In addition, the oxide layer may include Boro-Phosphor Silicate Glass (BPSG), Undoped Silicate Glass (USG), Spin On Glass (SOG), Flowable Oxide (FOX), Plasma Enhanced-Tetra Ethyl Ortho Silicate (PE-TEOS), and HDP-CVD. (High Density Plasma-Chemical Vapor Deposition) It can be formed using an oxide. Alternatively, the oxide layer 104 may be a sacrificial layer for forming a second hard mask pattern 114 that is subsequently formed.

상기 제1 마스크 막(106)은 상기 산화막(104)과 후술하는 공정의 특성 때문에 서로 다른 식각 선택비를 갖는 것이 바람직하다. 따라서, 상기 제1 마스크 막(106)으로 적용할 수 있는 물질의 예로는 폴리 실리콘, 카본 함유 물질 등을 들 수 있다.The first mask layer 106 may have a different etching selectivity due to the characteristics of the oxide film 104 and the process described later. Therefore, examples of the material that can be applied to the first mask film 106 include polysilicon, a carbon-containing material, and the like.

이어서, 통상의 포토리소그라피(photolithography) 공정을 수행하여 상기 제1 마스크막(106)을 패터닝함으로써 상기 산화막(104)을 부분적으로 노출시키는 제1 하드 마스크 패턴들(108)을 형성한다. 이때, 상기 제1 하드 마스크 패턴들(108)은 상기 기판 상에 형성되어 있는 제1 영역(A) 및 제2 영역(B)에 따라 이격 거리가 다르게 형성될 수 있다. 구체적으로, 제1 하드 마스크 패턴들(108)은 상기 제1 영역(A)에는 조밀하게 형성되며, 제2 영역(B)에는 상기 제1 영역(A)에 비해 상대적으로 넓은 폭을 갖도록 형성될 수 있다. Subsequently, the first mask layer 106 is patterned by performing a conventional photolithography process to form first hard mask patterns 108 partially exposing the oxide layer 104. In this case, the first hard mask patterns 108 may have different separation distances according to the first region A and the second region B formed on the substrate. In detail, the first hard mask patterns 108 may be densely formed in the first region A, and may be formed in the second region B to have a relatively wider width than the first region A. FIG. Can be.

도 4를 참조하면, 상기 제1 하드 마스크 패턴들(108)의 상부 프로파일을 따라 실질적으로 균일한 두께를 갖는 제1 박막(110) 및 상기 제1 박막(110)과 식각 선택비를 갖는 물질로 이루어진 제2 박막(112)을 순차적으로 형성한다.Referring to FIG. 4, a material having an etch selectivity with the first thin film 110 and the first thin film 110 having a substantially uniform thickness along the upper profile of the first hard mask patterns 108. The formed second thin film 112 is sequentially formed.

우선, 상기 제1 하드 마스크 패턴들(108)을 형성한 후 후속으로 이어지는 상기 산화막(104) 및 도전막(102)의 식각 균일도를 향상시키기 위하여 상기 산화막(104)의 상부 표면 부위에 리세스를 형성한다. 상기 리세스는 상기 제2 박막(112)의 두께와 동일한 두께로 형성할 수 있다. 예를 들어, 상기 리세스는 상기 산화막(104)의 상부 표면으로부터 300 내지 400Å의 깊이를 갖도록 형성될 수 있다. 이때, 상기 리세스 공정은 경우에 따라서 생략할 수도 있다. First, after forming the first hard mask patterns 108, a recess is formed in an upper surface portion of the oxide film 104 to improve etching uniformity of the oxide film 104 and the conductive film 102 which are subsequently formed. Form. The recess may be formed to have the same thickness as that of the second thin film 112. For example, the recess may be formed to have a depth of 300 to 400 μm from an upper surface of the oxide film 104. In this case, the recess process may be omitted in some cases.

이후, 상기 리세스가 형성된 산화막(104a) 및 제1 하드 마스크 패턴들(108)의 전면에 단차 도포성 및 등각성이 우수한 물질로 이루어진 제1 박막(110)을 형성한다. Subsequently, a first thin film 110 made of a material having excellent step coverage and conformality is formed on the entire surface of the oxide film 104a and the first hard mask patterns 108 on which the recess is formed.

바람직하게는, 상기 제1 박막(110)은 펄스 증착법(PDL) 또는 원자막 증착법(ALD) 중의 어느 하나의 방법으로 증착되는 산화막으로 형성하거나, 저압 화학 기상 증착(LPCVD) 방법으로 증착되는 질화막으로 형성한다.Preferably, the first thin film 110 is formed of an oxide film deposited by any one of pulse deposition (PDL) or atomic film deposition (ALD), or nitride film deposited by low pressure chemical vapor deposition (LPCVD). Form.

특히, 상기 펄스 증착법(PDL)이나 원자막 증착법(ADL)을 이용하여 산화막을 증착할 경우, 기존의 화학 기상 증착(CVD) 방법에 비해 등각성이 매우 우수한 박막을 얻을 수 있다.In particular, when the oxide film is deposited using the pulse deposition method (PDL) or atomic film deposition method (ADL), it is possible to obtain a thin film having excellent conformality compared to the conventional chemical vapor deposition (CVD) method.

상기 제1 박막(110)은 등각성이 우수한 물질로 이루어지기 때문에, 하부 구조물의 굴곡진 형상을 따라 일정한 두께로 증착된다. 이때, 상기 제1 박막(110)은 상술한 바와 같이 상기 리세스와 동일하게 300 내지 400Å의 두께를 갖도록 형성할 수 있다.Since the first thin film 110 is made of a material having excellent conformality, the first thin film 110 is deposited to have a predetermined thickness along the curved shape of the lower structure. In this case, as described above, the first thin film 110 may be formed to have a thickness of 300 to 400 Å as in the recess.

상기 제1 박막(110)을 형성한 후, 상기 제1 박막(110)에 대해 식각 선택비를 갖는 물질을 상기 제1 박막(110) 상에 증착하여 제2 박막(112)을 형성한다. 이때, 상기 제2 박막(112)은 후속 공정에 의하여 상기 제1 하드 마스크 패턴들(108)과 함께 상기 도전막(102)을 패터닝하기 위한 마스크로의 역할을 하게 된다. 따라서, 상기 제2막(112)은 상기 제1 하드 마스크 패턴들(108)과 동일한 물질로 형성하는 것이 바람직하다.After forming the first thin film 110, a material having an etch selectivity with respect to the first thin film 110 is deposited on the first thin film 110 to form a second thin film 112. In this case, the second thin film 112 serves as a mask for patterning the conductive layer 102 together with the first hard mask patterns 108 by a subsequent process. Therefore, the second layer 112 may be formed of the same material as the first hard mask patterns 108.

이때, 상기 제1 박막(110)이 상기 제1 마스크 패턴(108)들이 좁은 제1 간격으로 이격되어 있는 제1 영역(A)과 넓은 제2 간격으로 이격되어 있는 제2 영역(B)에서 모두 일정한 두께로 증착되어 있기 때문에, 상기 제2 박막(112)은 상기 제1 영역(A)에서는 상기 제1 박막(110)에 의해 형성된 갭을 완전히 매립하면서 상기 제1 박막(110) 위로 돌출되도록 형성되며, 상기 제2 영역(B)에서는 상기 제1 박막(110)의 표면을 따라 일정한 두께로 증착되어 진다.In this case, the first thin film 110 may be disposed in both the first region A in which the first mask patterns 108 are spaced at a narrow first interval, and in the second region B spaced at a wide second interval. Since the second thin film 112 is deposited to have a predetermined thickness, the second thin film 112 is formed to protrude above the first thin film 110 while completely filling the gap formed by the first thin film 110 in the first region A. The second region B is deposited to have a predetermined thickness along the surface of the first thin film 110.

상기 제1 박막(110) 및 제2 박막(112)은 최종적으로 얻어지는 패턴의 임계 치수(critical dimension, CD) 제어에 가장 큰 영향을 미친다. 따라서, 상기 제1 박막(110) 및 제2 박막(112)의 두께는 소자의 디자인-룰, 즉 상기 패턴의 임계 치수에 따라 적절하게 변경할 수 있다.The first thin film 110 and the second thin film 112 have the greatest influence on the control of the critical dimension (CD) of the finally obtained pattern. Accordingly, the thicknesses of the first thin film 110 and the second thin film 112 may be appropriately changed according to the design rule of the device, that is, the critical dimension of the pattern.

도 5를 참조하면, 상기 제2 박막(112)을 부분적으로 제거하여, 상기 제1 영역(A)에서는 상기 제2 박막(112)을 완전히 제거하는 동시에, 상기 제2 영역(B)에서는 상기 제1 하드 마스크 패턴들(108)) 사이에 상기 제2 박막(112)의 잔류물로 이루어진 제2 하드 마스크 패턴들(114)을 형성한다.Referring to FIG. 5, the second thin film 112 is partially removed to completely remove the second thin film 112 in the first region A, and simultaneously remove the second thin film 112 in the second region B. Second hard mask patterns 114 including residues of the second thin film 112 are formed between the first hard mask patterns 108.

구체적으로, 상기 제2 박막(112)을 형성한 후, 상기 제1 박막(110)에 대한 식각 선택비를 이용하여 상기 제2 박막(112)을 습식 식각 공정으로 에치백한다. 그 결과, 상기 제1 하드 마스크 패턴(108)들이 좁은 제1 간격으로 이격되어 있는 제1 영역(A)에서는 인접한 제1 마스크 패턴(108)들 사이에 상기 제2 박막(112)이 잔류됨으로써, 상기 제2 박막(112)의 잔류물로 이루어진 제2 마스크 패턴(114)이 형성된다. 이와 동시에 넓은 제2 간격으로 이격되어 있는 제2 영역(B)에서는 상기 제2 박막(112)이 완전히 제거된다.Specifically, after the second thin film 112 is formed, the second thin film 112 is etched back by a wet etching process using an etching selectivity with respect to the first thin film 110. As a result, the second thin film 112 remains between the adjacent first mask patterns 108 in the first region A in which the first hard mask patterns 108 are spaced at a narrow first interval. A second mask pattern 114 formed of a residue of the second thin film 112 is formed. At the same time, the second thin film 112 is completely removed in the second region B spaced apart at a wide second interval.

본 발명에 의하면, 상기 제1 박막(110)을 단차 도포성 및 등각성이 우수한 물질로 형성하기 때문에 상기 제2 박막(112)의 에치백 공정의 결과로, 상기 제1 마스크 패턴(108)들이 좁은 제1 간격으로 이격되어 있는 제1 영역(A)에서 상기 제2 박막(112)이 정확하게 제1 하드 마스크 패턴들(108) 사이에 잔류하게 된다. 이때, 상기 에치백 공정에 의해 상기 제1 하드 마스크 패턴들(108)에 잔류하는 제2 박 막(112)의 높이가 낮아질 수 있다. 따라서, 상기 기판(100)상에는 상기 제2 박막(112)의 잔류물로 이루어진 상기 제2 하드 마스크 패턴들(114)이 제1 마스크 패턴(108)들 사이에 형성되며, 상기 제1 및 제2 하드 마스크 패턴(108, 114)의 높이는 유사하게 형성된다. 상기와 같이 제1 하드 마스크 패턴(108)사이에 제2 하드 마스크 패턴(114)가 형성되기 때문에, 후속으로 진행되는 상기 산화막(104a) 및 도전막(102)의 패터닝 공정 시 더욱 미세한 패턴을 형성할 수 있게 된다.According to the present invention, since the first thin film 110 is formed of a material having excellent step coverage and conformality, the first mask patterns 108 may be formed as a result of the etch back process of the second thin film 112. In the first region A spaced at a narrow first interval, the second thin film 112 remains exactly between the first hard mask patterns 108. In this case, the height of the second thin film 112 remaining in the first hard mask patterns 108 may be decreased by the etch back process. Accordingly, the second hard mask patterns 114 including residues of the second thin film 112 are formed between the first mask patterns 108 on the substrate 100, and the first and second layers are formed on the substrate 100. The heights of the hard mask patterns 108 and 114 are similarly formed. Since the second hard mask pattern 114 is formed between the first hard mask patterns 108 as described above, a finer pattern is formed in a subsequent patterning process of the oxide film 104a and the conductive film 102. You can do it.

도 6 및 도 7을 참조하면, 상기 제1 영역(A)에서 상기 제2 박막(112)의 제거에 의해 형성되는 개구(도5, 116)의 측벽들에 제1 스페이서들(118a)을 형성한다.6 and 7, first spacers 118a are formed in sidewalls of the openings (FIGS. 5 and 116) formed by the removal of the second thin film 112 in the first region A. Referring to FIGS. do.

먼저, 상기 제2 하드 마스크 패턴들(114) 및 제1 박막(110) 상에 실질적으로 균일한 두께를 갖도록 희생막(118)을 연속적으로 형성한다. 상기 희생막은 주로 원자층 적층 공정을 수행하여 형성한다. 이는, 상기 원자층 적층 공정이 화학기상증착 공정 등에 비해 스텝 커버리지(step coverage)가 보다 양호하기 때문이다. 그리고, 상기 희생막(118)으로 사용할 수 있는 물질의 예로서는 실리콘 산화물 등을 들 수 있다.  First, the sacrificial layer 118 is continuously formed on the second hard mask patterns 114 and the first thin film 110 to have a substantially uniform thickness. The sacrificial film is mainly formed by performing an atomic layer deposition process. This is because the atomic layer deposition process has better step coverage than the chemical vapor deposition process. In addition, examples of the material that may be used as the sacrificial film 118 include silicon oxide and the like.

이어서, 상기 희생막(118)을 이방성 식각하여, 상기 개구(116)의 측벽에 제1 스페이서들(118a)을 형성한다. 상기 제1 스페이서들(118a)은 후속으로 이어지는 제1 박막(110)을 부분적으로 제거하는 공정 시에 상기 개구(116)와 인접한 제1, 제2 하드 마스크 패턴들(108,114) 및 피식각막인 산화막(104a)에 언더컷이 발생하는 것을 완화시킨다. 따라서, 상기 제1, 제2 하드 마스크 패턴들(108,114)을 마스크로 이용한 패터닝 공정 시에 비대칭적으로 패턴이 형성되는 것을 미연에 방지할 수 있 다. Next, the sacrificial layer 118 is anisotropically etched to form first spacers 118a on sidewalls of the opening 116. The first spacers 118a are oxide films that are first and second hard mask patterns 108 and 114 adjacent to the opening 116 and an etched film in a process of partially removing the subsequent first thin film 110. To mitigate the occurrence of undercut at 104a. Accordingly, it is possible to prevent the pattern from being formed asymmetrically during the patterning process using the first and second hard mask patterns 108 and 114 as masks.

도 8 및 도 9를 참조하면, 상기 제1 박막(110)을 부분적으로 제거하여 상기 제1 및 제2 하드 마스크 패턴들(108,114)을 부분적으로 노출시킨다. 이때, 상기 제1 스페이서(118a)에 의해 상기 개구(116a)들의 측벽들에 상기 제1 박막(110)으로 이루어진 제2 스페이서(110b)들을 형성되어진다. 이 후, 상기 제1, 제2 하드 마스크 패턴들(108,114)을 마스크로 이용하여 상기 산화막(104a) 및 도전막(102)을 패터닝한다. 8 and 9, the first thin film 110 is partially removed to partially expose the first and second hard mask patterns 108 and 114. In this case, second spacers 110b formed of the first thin film 110 are formed on sidewalls of the openings 116a by the first spacer 118a. Thereafter, the oxide layer 104a and the conductive layer 102 are patterned using the first and second hard mask patterns 108 and 114 as masks.

먼저, 상기 제1 박막에 상기 제1 및 제2 하드 마스크 패턴들(108,114)이 부분적으로 노출되도록 상기 제1 박막(110)을 부분적으로 제거한다. 상기 제거 공정은 상기 제1 박막(110)의 둘러싸인 제1 하드 마스크 패턴들(108)과 상부가 노출된 제2 하드 마스크 패턴들(114)간의 단차가 발생하는 것을 방지하기 위하여 수행된다.First, the first thin film 110 is partially removed so that the first and second hard mask patterns 108 and 114 are partially exposed to the first thin film. The removal process may be performed to prevent a step between the enclosed first hard mask patterns 108 of the first thin film 110 and the second hard mask patterns 114 having an exposed upper portion.

이때, 상기 제1 및 제2 하드 마스크 패턴들(108,114)이 50% 이상 노출되도록 상기 제1 박막(110)을 부분적으로 제거한다.In this case, the first thin film 110 is partially removed to expose the first and second hard mask patterns 108 and 114 by 50% or more.

이와 동시에 상기 제1 및 제2 하드 마스크 패턴들(108,114)의 이격 거리 차로 인하여 상기 개구(116a)들의 측벽들에 상기 제2막으로 이루어진 제2 스페이서(110b)들을 형성될 수 있다. At the same time, second spacers 110b formed of the second layer may be formed on sidewalls of the openings 116a due to a difference in distance between the first and second hard mask patterns 108 and 114.

이어서, 상기 제1 및 제2 하드 마스크 패턴들(108,114)을 식각 마스크로 이용한 식각 공정을 수행하여, 상기 산화막 패턴(120) 및 도전막 패턴(122)을 형성한다. 상기 식각 공정은 비등방성 건식 식각 공정으로 수행할 수 있다. 상기 식각 공 정의 예로는 플라즈마를 이용하는 건식 식각 공정(dry etching process), 반응성 이온 식각 공정 (reactive ion etching process) 등이 있다.Subsequently, an etch process using the first and second hard mask patterns 108 and 114 as an etching mask is performed to form the oxide layer pattern 120 and the conductive layer pattern 122. The etching process may be performed by an anisotropic dry etching process. Examples of the etching process include a dry etching process using a plasma, a reactive ion etching process, and the like.

상기와 같은 공정에 의해, 수직한 프로파일을 가지며, 고집적화에 대응하는 미세 패턴을 용이하게 형성할 수 있게 된다. By the above process, it is possible to easily form a fine pattern having a vertical profile and corresponding to high integration.

상기와 같은, 본 발명의 일 실시예에 따른 반도체 장치의 미세 패턴 형성 방법 방법은 상기 휘발성 메모리 장치의 비트 라인 구조물 제조에도 적용될 수 있으며, 플래시 메모리 장치와 같은 불휘발성 메모리 장치의 게이트 제조에도 용이하게 적용될 수 있다.As described above, the method of forming a fine pattern of a semiconductor device according to an exemplary embodiment of the present invention may be applied to manufacturing a bit line structure of the volatile memory device, and may also be easily manufactured to manufacture a gate of a nonvolatile memory device such as a flash memory device. Can be applied.

상술한 바와 같이 본 발명에 의하면, 서로 다른 간격으로 이격되어 있는 더블 마스크 패턴을 형성할 시에 상대적으로 이격 거리가 넓은 마스크 패턴들의 측벽에 스페이서들을 형성한다. 따라서, 상기와 같은 공정에 의하여 언더컷이 발생하는 것을 미연에 방지함으로써, 실질적으로 수직 측벽 프로파일을 갖는 동시에 고집적화에 대응하는 미세 패턴을 안정적이고 재현성 있게 형성할 수 있다. 결과적으로, 반도체 장치의 특성 향상 및 수율 향상 등을 기대할 수 있다. As described above, according to the present invention, spacers are formed on sidewalls of mask patterns having a relatively large separation distance when forming double mask patterns spaced at different intervals. Therefore, by preventing the occurrence of undercut by the above process, it is possible to stably and reproducibly form a fine pattern having a substantially vertical sidewall profile and corresponding to high integration. As a result, the improvement of the characteristic, the yield improvement, etc. of a semiconductor device can be anticipated.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.

Claims (6)

피식각막을 포함하는 기판 상에, 제1 영역에는 제1 간격으로 이격되고, 제2 영역에는 상기 제1 간격보다 좁은 제2 간격으로 이격되는 다수의 제1 마스크 패턴들을 형성하는 단계;Forming a plurality of first mask patterns on a substrate including an etched film, spaced at a first interval in a first region and spaced at a second interval narrower than the first interval in a second region; 상기 제1 마스크 패턴들의 표면 상에 연속적으로 일정한 두께를 갖는 제1 막 및 상기 제1 막과 식각 선택비를 갖는 물질로 이루어진 제2 막을 순차적으로 형성하는 단계;Sequentially forming on the surfaces of the first mask patterns a first film having a constant thickness and a second film made of a material having an etch selectivity with the first film; 상기 제2 막을 부분적으로 제거하여, 상기 제1 영역에서는 상기 제2 막을 완전히 제거하는 동시에, 상기 제2 영역에서는 상기 제1 마스크 패턴들 사이에 상기 제2 막의 잔류물로 이루어진 제2 마스크 패턴들을 형성하는 단계:Partially removing the second film, completely removing the second film in the first region, and forming second mask patterns including residues of the second film between the first mask patterns in the second region; Steps to do: 상기 제1 영역에서 상기 제2 막의 제거에 의해 형성되는 개구의 측벽들에 제1 스페이서들을 형성하는 단계;Forming first spacers on sidewalls of the opening formed by removal of the second film in the first region; 상기 제1 막을 부분적으로 제거하여, 상기 제1 및 제2 마스크 패턴들을 부분적으로 노출시키는 동시에 상기 개구의 측벽들에 상기 제2막으로 이루어진 제2 스페이서들을 형성하는 단계; 및Partially removing the first film to partially expose the first and second mask patterns while simultaneously forming second spacers of the second film on sidewalls of the opening; And 상기 제1, 제2 마스크 패턴들을 이용하여, 상기 피식각막을 식각함으로써, 미세 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.And forming fine patterns by etching the etched film using the first and second mask patterns. 제1항에 있어서, 상기 제1 스페이서들을 형성하는 단계는,The method of claim 1, wherein the forming of the first spacers comprises: 상기 제2 마스크 패턴들 및 상기 제1 막 상에 실질적으로 균일한 두께를 갖는 희생막을 형성하는 단계; 및Forming a sacrificial film having a substantially uniform thickness on the second mask patterns and the first film; And 상기 희생막을 이방성 식각하여, 상기 제2 막의 제거에 의해 형성되는 개구들의 측벽들에 상기 제1 스페이서들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.And anisotropically etching the sacrificial layer to form the first spacers on sidewalls of the openings formed by the removal of the second layer. 제1항에 있어서, 상기 피식각막은 상기 기판 상에 형성된 도전막인 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.The method of claim 1, wherein the etched film is a conductive film formed on the substrate. 제3항에 있어서, 상기 피식각막 상에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.The method of claim 3, further comprising forming an insulating film on the etched film. 제4항에 있어서, 상기 제1 마스크 패턴들은 상기 절연막 상에 형성되며, 상기 제1 마스크 패턴들을 형성한 후, 상기 제1 마스크 패턴들 사이의 절연막 표면 부위에 상기 제2막의 두께와 동일한 깊이의 리세스를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.The method of claim 4, wherein the first mask patterns are formed on the insulating layer, and after forming the first mask patterns, depths of the same thickness as that of the second layer are formed on portions of the insulating layer surface between the first mask patterns. And forming a recess in the semiconductor device. 제1항에 있어서, 상기 제1 및 제2 하드 마스크 패턴들을 부분적으로 노출시키는 단계에서 상기 제1 및 제2 하드 마스크 패턴들은 50% 이상 노출되는 것을 특 징으로 하는 반도체 장치의 미세 패턴 형성 방법.The method of claim 1, wherein the first and second hard mask patterns are exposed to at least 50% by partially exposing the first and second hard mask patterns.
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