KR20080034061A - System on chip for real operation speed testing and test method thereof - Google Patents

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KR20080034061A KR1020060099915A KR20060099915A KR20080034061A KR 20080034061 A KR20080034061 A KR 20080034061A KR 1020060099915 A KR1020060099915 A KR 1020060099915A KR 20060099915 A KR20060099915 A KR 20060099915A KR 20080034061 A KR20080034061 A KR 20080034061A
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Abstract

A system on chip for real operation speed testing and a test method thereof are provided to increase the detection capability of delay failure regardless of the kind of an external memory by generating a normal speed vector regardless of an operation frequency of the external memory. According to a system on chip(200) having a plurality of function blocks, a memory part stores a test vector provided from the outside. A test emulation part(230) stores the test vector in the memory part, and controls to test the plurality of function blocks when combination of input pin signal for the test is in a normal operation frequency by using the stored test vector. The test emulation part controls to test the plurality of function blocks by decoding an address and a command of a bus.

Description

정상 동작 속도로 테스트 가능한 시스템온칩 및 그 테스트 방법{SYSTEM ON CHIP FOR REAL OPERATION SPEED TESTING AND TEST METHOD THEREOF}System-on-Chip capable of testing at normal operating speed and test method thereof {SYSTEM ON CHIP FOR REAL OPERATION SPEED TESTING AND TEST METHOD THEREOF}

도 1은 종래의 시스템온칩의 구성을 개략적으로 도시한 블록도이고,1 is a block diagram schematically showing the configuration of a conventional system-on-chip,

도 2는 본 발명에 따른 시스템온칩의 구성을 개략적으로 도시한 블록도이고,2 is a block diagram schematically showing the configuration of a system on a chip according to the present invention;

도 3은 본 발명에 따른 시스템온칩의 테스트 방법을 도시한 흐름도이다.3 is a flowchart illustrating a test method of a system on chip according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

210 : 프로세서 코어부 220 : 버스 마스터부210: processor core portion 220: bus master portion

230 : 테스트 에뮬레이터부 232 : 어드레스 디코딩 로직부230: test emulator unit 232: address decoding logic unit

234 : 버스 인터페이스 로직부 240 : 내부 메모리부234: bus interface logic section 240: internal memory section

250 : 선택부 260 : 외부 메모리부250: selection unit 260: external memory unit

본 발명은 시스템온칩 및 그 테스트 방법에 관한 것이다. 더욱 상세하게는, 본 발명은 정상 동작 속도로 테스트가 가능한 시스템온칩 및 그 테스트 방법에 관한 것이다.The present invention relates to a system on a chip and a test method thereof. More specifically, the present invention relates to a system-on-chip capable of testing at a normal operating speed and a test method thereof.

최근 수년 동안, ASIC 기술은 하나의 칩셋(chipset) 개념에서 시스템온 칩(System on Chip) 개념의 임베디드 컨트롤러(embedded controller)로 발전하고 있다. 즉, 시스템온칩은 시스템이 하나의 반도체에 집적되어 구현된 칩으로, 복수의 기능 블록이 하나의 IC(Integrated Circuit)에 집적된 것이다. In recent years, ASIC technology has evolved from a chipset concept to an embedded controller with a System on Chip concept. In other words, a system-on-chip is a chip in which a system is integrated in one semiconductor, and a plurality of functional blocks are integrated in one integrated circuit (IC).

도 1은 종래의 시스템온칩의 구성을 개략적으로 도시한 블록도이다.1 is a block diagram schematically showing the configuration of a conventional system-on-chip.

시스템온칩(100)은 버스를 공유하는 프로세서 코어부(110), 버스 마스터부(120), 메모리 제어부(130) 및 내부 메모리부(140)를 포함한다. 메모리 제어부(130)는 외부 메모리부(150) 및 시스템온칩(100)의 내부 블록과의 데이터 전송을 제어한다.The system on chip 100 includes a processor core unit 110, a bus master unit 120, a memory controller 130, and an internal memory unit 140 sharing a bus. The memory controller 130 controls data transmission between the external memory unit 150 and the internal block of the system on chip 100.

이러한 시스템온칩(100)을 테스트하기 위해서는, ATE(Automatic Test Equipment)에 인가할 테스트 벡터 및 시스템온칩(100)의 설계 단계에서 고려된 테스트를 위한 핀들 및 이 핀들의 입력 신호의 조합에 따라 각 모드별로 테스트가 가능하도록 DFT(Design For Test)를 고려해서 설계하여야 한다. 특히, 이러한 테스트 모드 중에서 시스템온칩(100)의 기능 테스트 모드를 위해서는 실제 각 블록이 동작하기 위한 시스템 환경, SFR 설정, 시작/종료 조건, 동작 조건 등을 포함한 소프트웨어를 이용한 저속의 테스트 벡터의 생성이 불가피하다.In order to test such a system-on-chip 100, each mode according to a test vector to be applied to an automatic test equipment (ATE) and a combination of pins for the test considered in the design stage of the system-on-chip 100 and input signals of the pins It should be designed considering DFT (Design For Test) so that it can be tested separately. In particular, for the functional test mode of the system-on-chip 100 among these test modes, the generation of a low-speed test vector using software including the system environment, SFR setting, start / end conditions, operating conditions, etc. for operating each block is Inevitable

이와 같이 저속으로 시스템온칩(100)을 테스트하면, 시스템온칩(100)의 내부 기능은 검증이 가능하지만, 실제 정상동작주파수에 대한 각 블록의 타이밍 마진을 테스트할 수 없다. When the system-on-chip 100 is tested at such a low speed, the internal function of the system-on-chip 100 can be verified, but the timing margin of each block with respect to the actual normal operating frequency cannot be tested.

본 발명은 상기 문제점을 해결하기 위한 것으로서, 정상 동작 속도로 테스트 가 가능한 시스템온칩 및 그 테스트 방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a system-on-chip and a test method thereof that can be tested at a normal operating speed.

또한, 본 발명은, 외부 메모리의 종류에 상관없이 지연 불량의 검출력을 높일 수 있는 효율적인 테스트가 가능한 시스템온칩 및 그 테스트 방법을 제공하는 것을 목적으로 한다.In addition, an object of the present invention is to provide a system-on-chip and a test method thereof capable of an efficient test capable of increasing the detection power of a delay defect regardless of the type of external memory.

상기 목적을 달성하기 위하여, 본 발명은, 복수의 기능 블록을 갖는 시스템온칩에 있어서, 외부에서 제공되는 테스트 벡터를 저장하는 메모리부와, 및 상기 메모리부에 상기 테스트 벡터를 저장하고, 테스트를 위한 핀들의 입력 신호의 조합이 정상동작주파수 테스트 모드인 경우 상기 저장된 테스트 벡터를 이용하여 정상동작주파수로 상기 복수의 기능 블록을 테스트하도록 제어하는 테스트 에뮬레이션부를 제공한다.In order to achieve the above object, the present invention is a system-on-chip having a plurality of functional blocks, the memory unit for storing an externally provided test vector, and the test unit for storing the test vector, the test for When the combination of input signals of the pins is in the normal operating frequency test mode, the test emulation unit controls to test the plurality of functional blocks at the normal operating frequency using the stored test vector.

상기 테스트 에뮬레이션부는 버스의 커맨드와 어드레스를 디코딩하여 제어하는 것이 바람직하다. Preferably, the test emulation unit decodes and controls a command and an address of a bus.

한편, 본 발명은, 복수의 기능 블록을 갖는 시스템온칩의 테스트 방법에 있어서, 테스트 벡터가 저장될 메모리부의 영역을 설정하는 단계와, 상기 메모리부의 설정된 영역에 상기 테스트 벡터를 저장하는 단계와, 및 상기 테스트를 위한 핀들의 입력 신호의 조합이 정상동작주파수 테스트 모드인 경우 정상 상기 저장된 테스트 벡터를 이용하여 정상동작주파수로 상기 복수의 기능 블록을 테스트하는 단계에 의해서도 상기 목적을 달성할 수 있다. Meanwhile, the present invention provides a method of testing a system on a chip having a plurality of functional blocks, the method comprising: setting an area of a memory unit in which a test vector is to be stored, storing the test vector in a set area of the memory unit, and When the combination of input signals of the pins for the test is the normal operating frequency test mode, the object may be achieved by testing the plurality of functional blocks at the normal operating frequency using the normal stored test vector.

상기 테스트하는 단계는, 상기 복수의 기능 블록에 대한 테스트 결과 데이터 를 상기 메모리부에 저장하는 단계를 더 포함할 수 있다.The testing may further include storing test result data for the plurality of functional blocks in the memory unit.

상기 테스트하는 단계는, 상기 메모리부에 저장된 상기 테스트 결과 데이터를 외부로 출력시키는 단계를 더 포함할 수 있다. The testing may further include outputting the test result data stored in the memory unit to the outside.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 관하여 상세히 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 시스템온칩의 구성을 개략적으로 도시한 블록도이다.2 is a block diagram schematically illustrating a configuration of a system on chip according to the present invention.

시스템온칩(200)은, 버스를 공유하는 프로세서 코어부(210), 버스 마스터부(220), 테스트 에뮬레이션부(230), 내부 메모리부(240) 및 선택부(250)를 포함하며, 시스템온칩(200)의 버스에는 외부 메모리부(260)가 연결되어 있다. The system on chip 200 includes a processor core unit 210, a bus master unit 220, a test emulation unit 230, an internal memory unit 240, and a selection unit 250 that share a bus. An external memory unit 260 is connected to the bus of 200.

테스트 에뮬레이션부(230)는 어드레스 디코딩 로직부(232) 및 버스 인터페이스 로직부(234)를 포함하며, 시스템온칩(200)의 설계 단계에서 고려된 테스트를 위한 핀들을 통해 입력된 신호를 수신한다.The test emulation unit 230 includes an address decoding logic unit 232 and a bus interface logic unit 234, and receives a signal input through pins for the test considered in the design phase of the system-on-chip 200.

테스트 에뮬레이션부(230)는 시스템온칩(200)의 테스트를 위해서 필요한 ROM 프로그램 및 테스트 데이터를 내부 메모리부(240)에 로딩하기 위한 로직부이다. 테스트 에뮬레이션부(230)는, ROM 프로그램 및 테스트 데이터를 내부 메모리부(240)에 로딩하여 테스트 벡터를 생성하기 위해, 리드 영역 및 라이트 영역을 내부 메모리부(240)의 크기에 맞추어 설정한다. 테스트 에뮬레이션부(230)는, 컴파일러를 이용하여 컴파일시에 내부 메모리부(240)의 영역 크기를 사용자의 용도에 맞게 리드 영역, 라이트 영역, 및 스택 영역 등으로 자유롭게 할당할 수 있다. The test emulation unit 230 is a logic unit for loading ROM programs and test data necessary for the test of the system on chip 200 into the internal memory unit 240. The test emulation unit 230 sets the read area and the write area according to the size of the internal memory unit 240 in order to load the ROM program and the test data into the internal memory unit 240 to generate a test vector. The test emulation unit 230 may freely allocate an area size of the internal memory unit 240 to a read area, a write area, a stack area, and the like according to a user's use when compiling using a compiler.

내부 메모리부(240)는 실제 정상동작주파수로 테스트를 수행하기 위해 다이 렉트 메모리 액세스 핀들을 통해 입력된 ROM 프로그램 및 테스트 데이터를 저장한다. 내부 메모리부(240)는 동작속도를 고려하여 SRAM(Static RAM)으로 구성되는 것이 바람직하다.The internal memory unit 240 stores the ROM program and the test data input through the direct memory access pins to perform the test at the actual normal operating frequency. The internal memory unit 240 is preferably composed of SRAM (Static RAM) in consideration of the operating speed.

선택부(250)는 내부 메모리부(240)에 테스트 에뮬레이션부(230) 및 버스 마스터부(220) 중 어느 하나가 연결되도록 선택한다. 따라서 테스트에 필요한 ROM 프로그램 및 테스트 데이터를 내부 메모리부(240)에 저장하기 위해서는 선택부(250)에 의해 테스트 에뮬레이션부(230)가 내부 메모리부(240)에 연결되어야 한다. 또한, 버스 마스터부(220)가 임시로 테스트 결과 데이터 등을 보관해야 할 때, 선택부(250)는 이들 테스트 결과 데이터를 내부 메모리부(240)에 저장하기 위해, 버스 마스터부(220)가 연결되도록 선택한다. The selector 250 selects one of the test emulation unit 230 and the bus master unit 220 to be connected to the internal memory unit 240. Therefore, in order to store the ROM program and the test data necessary for the test in the internal memory unit 240, the test emulation unit 230 must be connected to the internal memory unit 240 by the selection unit 250. In addition, when the bus master 220 needs to temporarily store test result data and the like, the selector 250 stores the test result data in the internal memory 240 so that the bus master 220 may store the test result data. Choose to connect.

외부 메모리부(260)는 테스트와 관련된 정보를 외부에 저장하여 액세스하기 위한 저장매체로, SDRAM 또는 DDR 등으로 구성될 수 있다. The external memory unit 260 is a storage medium for storing and accessing information related to a test externally, and may be composed of SDRAM or DDR.

상술한 구성에 따른 시스템온칩(200)을 테스트하는 동작에 대해 보다 상세히 설명한다.An operation of testing the system-on-chip 200 according to the above-described configuration will be described in more detail.

테스트 모드는 테스트 에뮬레이터부(230)에 연결된 테스트 모드핀 및 OM[3:0] 핀들에 인가되는 입력 신호에 따라 결정되어진다. 즉, 테스트 모드핀 및 OM[3:0] 핀들에 입력되는 입력 신호들의 조합에 의해 다양한 테스트 모드의 설정이 가능하다. The test mode is determined according to an input signal applied to the test mode pin and the OM [3: 0] pins connected to the test emulator unit 230. That is, various test modes can be set by a combination of input signals input to the test mode pins and the OM [3: 0] pins.

예를 들면, 테스트 모드핀의 입력이 1이고 OM[3:0] 핀들의 입력이 모두 0인 경우를 제1 테스트 모드라고 한다. 제1 테스트 모드는 다이렉트 메모리 액세스 핀 들을 통한 ROM 프로그램 및 테스트 데이터의 리드하거나 라이트하기 위한 내부 메모리부(240)의 다이렉트 액세스 모드 즉, 내부 메모리부(240)의 다이렉트 리드 및 라이트가 가능한 테스트 모드이다. For example, the case where the input of the test mode pin is 1 and the inputs of the OM [3: 0] pins are all 0 is called a first test mode. The first test mode is a direct access mode of the internal memory unit 240 for reading or writing ROM programs and test data through the direct memory access pins, that is, a test mode capable of direct reading and writing of the internal memory unit 240. .

즉, 제1 테스트 모드는 선택부(250)를 동작시켜 테스트 에뮬레이션부(232)를 내부 메모리부(240)에 연결하여, 미리 생성해둔 테스트 ROM 프로그램, 테스트 데이터를 내부 메모리부(240)의 특정 영역에 로딩한다. 또한 내부 메모리부(240)의 특정 영역에 저장된 테스트 결과 데이터를 다이렉트 메모리 액세스 핀들을 통하여 외부로 송신하여 테스트 장비(미도시됨)가 이를 인식할 수 있도록 한다.That is, in the first test mode, the selector 250 is operated to connect the test emulation unit 232 to the internal memory unit 240 so that the test ROM program and test data generated in advance may be specified in the internal memory unit 240. Load into the area. In addition, the test result data stored in a specific region of the internal memory unit 240 is transmitted to the outside through the direct memory access pins so that the test equipment (not shown) may recognize the same.

또한, 테스트 모드핀의 입력이 1이고 OM[3:0] 핀들의 모두 입력이 1인 경우를 제2 테스트 모드라고 한다. 제2 테스트 모드는 실제 정상동작속도로 테스트를 실행하는 테스트 모드이다.In addition, the case where the input of the test mode pin is 1 and the inputs of all the OM [3: 0] pins is 1 is referred to as a second test mode. The second test mode is a test mode for executing a test at an actual normal operating speed.

즉, 제2 테스트 모드는 제1 테스트 모드에 의해 로딩된 ROM 프로그램이나 테스트 데이터를 이용하여 실제 테스트할 모듈이 실제 정상동작 주파수에서 동작하는지의 여부를 테스트한다. 한편 제2 테스트 모드에서의 외부 메모리부(260)를 액세스하는 동작은 어드레스 디코딩 로직부(232)에 의해 외부 메모리부(260)로 액세스하게 된다. 즉, 제2 테스트 모드의 경우 버스 인터페이스 로직부(234)가 동작하여 테스트 에뮬레이션부(230)를 버스의 슬레이브로 동작함으로써, 메모리의 커맨드와 어드레스를 디코딩하는 것이 아니라 버스의 커맨드와 어드레스가 디코딩된다. That is, the second test mode uses the ROM program or test data loaded by the first test mode to test whether the module to be tested actually operates at the normal operating frequency. Meanwhile, the operation of accessing the external memory unit 260 in the second test mode is accessed by the address decoding logic unit 232 to the external memory unit 260. That is, in the second test mode, the bus interface logic unit 234 operates to operate the test emulation unit 230 as a slave of the bus so that the commands and addresses of the bus are decoded rather than decoded. .

제2 테스트모드에서 생성된 테스트 결과 데이터는 내부 메모리부(240)의 특정 영역에 저장된다. 그리고 제1 테스트 모드로 전환하여 다이렉트 메모리 액세스 핀들을 통하여 테스트 장비로 송신된다. 또한, 결과의 양부를 판별하기 위해서 특정 핀을 토글하여 테스트 장비가 인식하도록 프로그램을 구성하는 것도 가능하다.The test result data generated in the second test mode is stored in a specific area of the internal memory unit 240. And enter the first test mode to be transmitted to the test equipment through the direct memory access pins. It is also possible to configure the program to toggle the specific pin to recognize the results of the results so that the test equipment can recognize it.

도 3은 본 발명에 따른 시스템온칩의 테스트 방법을 도시한 흐름도이다.3 is a flowchart illustrating a test method of a system on chip according to the present invention.

시스템온칩(200)을 테스트하기 위해서는, 실제 각 블록이 동작하기 위한 시스템 환경, SFR 설정, 시작/종료 조건, 동작 조건 등을 포함한 소프트웨어를 이용한 테스트 벡터의 생성이 불가피하다. 이를 위해, 테스트 에뮬레이션부(230)는 테스트를 위한 핀들의 입력 신호를 수신하여 이들의 조합이 제1 테스트 모드인지를 판단한다(S302). In order to test the system-on-chip 200, it is inevitable to generate a test vector using software including a system environment, an SFR setting, a start / end condition, an operating condition, and the like for each block to operate. To this end, the test emulation unit 230 receives an input signal of the pins for the test and determines whether the combination thereof is the first test mode (S302).

테스트 에뮬레이션부(230)는 제1 테스트 모드인 경우 내부 메모리부(240)에 ROM 프로그램 및 테스트 데이터를 로딩하기 위해 선택부(250)를 제어하여 내부 메모리부(240)에 테스트 에뮬레이터부(230)를 연결한다. 그리고 내부 메모리부(340)에 테스트 벡터와 관련된 ROM 프로그램 및 테스트 데이터가 저장될 영역을 설정한다(S304).The test emulation unit 230 controls the selection unit 250 to load the ROM program and the test data into the internal memory unit 240 in the first test mode so that the test emulator unit 230 may be connected to the internal memory unit 240. Connect it. Then, an area in which the ROM program and the test data related to the test vector are stored is set in the internal memory 340 (S304).

테스트 에뮬레이션부(230)는 다이렉트 메모리 액세스 핀들을 통해 ROM 프로그램 및 테스트 데이터를 로딩하여 내부 메모리부(240)에 저장한다(S306). The test emulation unit 230 loads the ROM program and the test data through the direct memory access pins and stores the ROM program and the test data in the internal memory unit 240 (S306).

테스트 에뮬레이션부(230)는 테스트를 위한 핀들의 입력 신호를 수신하여 이들의 조합이 제2 테스트 모드인지를 판단한다(S308). 테스트 에뮬레이션부(230) 제2 테스트 모드인 경우 내부 메모리부(230)에 저장된 ROM 프로그램 및 테스트 데이터를 이용하여 실제 정상동작주파수로 테스트를 수행한다(S310). 또한, 버스 마스터부(220)의 제어에 의해 테스트 결과 데이터를 내부 메모리부(230)에 저장한 다(S312).The test emulation unit 230 receives an input signal of pins for a test and determines whether a combination thereof is a second test mode (S308). When the test emulation unit 230 is in the second test mode, the test is performed at the actual normal operating frequency using the ROM program and the test data stored in the internal memory unit 230 (S310). In addition, the test result data is stored in the internal memory unit 230 under the control of the bus master unit 220 (S312).

제2 테스트 모드가 완료되고, 테스트를 위한 핀들의 입력 신호를 수신하여 이들의 조합이 제1 테스트 모드인 경우, 테스트 에뮬레이션부(230)는 내부 메모리부(230)에 저장된 테스트 결과 데이터를 외부로 출력한다(S314). When the second test mode is completed and the input signal of the pins for the test is received and the combination thereof is the first test mode, the test emulation unit 230 sends the test result data stored in the internal memory unit 230 to the outside. Output it (S314).

이상, 바람직한 실시예를 통하여 본 발명에 관하여 상세히 설명하였으나, 본 발명이 속하는 기술분야의 통상의 지식을 가진 당업자라면 본 발명의 원칙이나 정신에서 벗어나지 않으면서 본 실시예를 변형할 수 있음을 알 수 있을 것이다. 발명의 범위는 첨부된 청구항과 그 균등물에 의해 정해질 것이다.In the above, the present invention has been described in detail with reference to preferred embodiments, but it will be apparent to those skilled in the art that the present invention may be modified without departing from the principles or spirit of the present invention. There will be. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents.

상기한 바와 같이, 본 발명에 의하면, 실제 정상동작 조건에서 시스템온칩의 기능, 타이밍 모두 검증할 수 있다. As described above, according to the present invention, both the function and the timing of the system-on-chip can be verified under the actual normal operating conditions.

또한, 본 발명에 의하면, 외부 메모리의 종류, 동작주파수에 무관하게 정상 속도 벡터의 생성이 가능함으로써 지연 불량의 검출력을 높일 수 있는 효율적인 테스트가 가능할 수 있다. In addition, according to the present invention, since the normal speed vector can be generated regardless of the type of the external memory and the operating frequency, an efficient test that can increase the detection power of the delay failure can be performed.

Claims (5)

복수의 기능 블록을 갖는 시스템온칩에 있어서,In a system-on-chip having a plurality of functional blocks, 외부에서 제공되는 테스트 벡터를 저장하는 메모리부와;A memory unit which stores an externally provided test vector; 상기 메모리부에 상기 테스트 벡터를 저장하고, 테스트를 위한 핀들의 입력 신호의 조합이 정상동작주파수 테스트 모드인 경우 상기 저장된 테스트 벡터를 이용하여 정상동작주파수로 상기 복수의 기능 블록을 테스트하도록 제어하는 테스트 에뮬레이션부를 포함하는 것을 특징으로 하는 시스템온칩. A test for storing the test vector in the memory unit and controlling to test the plurality of functional blocks at the normal operating frequency using the stored test vector when the combination of the input signals of the pins for the test is the normal operating frequency test mode; System-on-chip comprising an emulation unit. 제1항에 있어서,The method of claim 1, 상기 테스트 에뮬레이션부는 버스의 커맨드와 어드레스를 디코딩하여 제어하는 특징으로 하는 시스템온칩. And the test emulation unit decodes and controls a command and an address of a bus. 복수의 기능 블록을 갖는 시스템온칩의 테스트 방법에 있어서,In the test method of a system-on-chip having a plurality of functional blocks, 테스트 벡터가 저장될 메모리부의 영역을 설정하는 단계와;Setting an area of a memory unit in which a test vector is to be stored; 상기 메모리부의 설정된 영역에 상기 테스트 벡터를 저장하는 단계와;Storing the test vector in a set area of the memory unit; 상기 테스트를 위한 핀들의 입력 신호의 조합이 정상동작주파수 테스트 모드인 경우 정상 상기 저장된 테스트 벡터를 이용하여 정상동작주파수로 상기 복수의 기능 블록을 테스트하는 단계를 포함하는 것을 특징으로 하는 시스템온칩의 테스트 방법. And testing the plurality of functional blocks at a normal operating frequency using the stored test vector when the combination of the input signals of the pins for the test is the normal operating frequency test mode. Way. 제3항에 있어서,The method of claim 3, 상기 테스트하는 단계는, 상기 복수의 기능 블록에 대한 테스트 결과 데이터를 상기 메모리부에 저장하는 단계를 더 포함하는 것을 특징으로 하는 시스템온칩의 테스트 방법. The testing may further include storing test result data of the plurality of functional blocks in the memory unit. 제4항에 있어서,The method of claim 4, wherein 상기 테스트하는 단계는, 상기 메모리부에 저장된 상기 테스트 결과 데이터를 외부로 출력시키는 단계를 더 포함하는 것을 특징으로 하는 시스템온칩의 테스트 방법. The testing may further include outputting the test result data stored in the memory unit to the outside.
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