KR20080032738A - 액정표시장치 - Google Patents

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KR20080032738A
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Abstract

화질을 향상시킬 수 있는 액정표시장치가 개시된다.
본 발명에 따른 액정표시장치는 다수의 게이트라인 및 다수의 데이터라인과, 상기 다수의 게이트라인 중 어느 한 게이트라인에 응답하는 제 1 화소셀들과, 상기 제 1 화소셀들 중 인접하는 데이터라인을 중심으로 대응되는 제 1 화소셀과 데이터라인을 공유함과 아울러 인접하는 두개의 게이트라인상의 신호에 응답하는 제 2 화소셀들을 구비한 액정패널과, 제 1 게이트 하이 전압 및 제 2 게이트 하이 전압을 생성하는 전압 생성부 및 상기 전압 생성부로부터의 제 1 및 제 2 게이트 하이 전압을 이용하여, 상기 제 1 및 제 2 게이트 하이 전압 중 어느 한 전압 레벨의 프리 펄스 및 상기 프리 펄스의 전압과 다른 게이트 하이 전압의 포스트 펄스가 스캔 주기마다 쉬프트 된 다수의 스캔신호를 상기 다수의 게이트라인에 공급하는 게이트 드라이버;를 포함하는 것을 특징으로 한다.
게이트하이 전압, 차징(Charging)

Description

액정표시장치{Liquid crystal display device}
도 1은 본 발명에 따른 액정표시장치를 나타낸 도면.
도 2는 도 1의 액정패널의 일부를 상세히 나타낸 도면.
도 3은 본 발명의 제 1 실시예에 따른 전압 변조 어레이를 상세히 나타낸 도면.
도 4는 본 발명에 따른 구동전압을 나타낸 파형도.
도 5는 도 2의 액정패널의 일부를 상세히 나타낸 회로도.
도 6은 본 발명의 제 2 실시예에 따른 전압변조 어레이를 상세히 나타낸 도면.
도 7은 도 6에 도시된 전압변조 어레이의 구동전압을 나타낸 파형도.
<도면의 주요부분에 대한 간단한 설명>
102:액정패널 104:게이트 드라이버
106:데이터 드라이버 108:타이밍 컨트롤러
110:전압변조 어레이 112:제 1 게이트 하이 전압 생성부
114:제 2 게이트 하이 전압 생성부 115a:제 1 화소전극
115b:제 2 화소전극 116:게이트 로우 전압 생성부
118-1 ~ 118-n, 218-1 ~ 218-n:제 1 내지 제 n 전압변조셀
120-1, 220-1:제 1 전압변조 제어셀
122-1, 222-1:제 1 출력버퍼셀
본 발명은 액정표시장치에 관한 것으로, 특히 화질을 향상시킬 수 있는 액정표시장치에 관한 것이다.
일반적인 액정표시장치는 복수의 게이트라인과 데이터라인이 교차로 배열되어 화상을 표시하는 액정패널과, 상기 액정패널을 구동하는 구동부로 이루어진다. 상기 액정패널에 배열된 데이터라인은 상기 구동부로부터 데이터 전압을 공급받아 상기 액정패널에 형성된 액정층을 구동한다.
상기 액정패널에 배열된 데이터라인수를 감소시킬 수록 화소수를 증가시킬 수 있고 제조 비용을 절감시킬 수 있으며, 상기 데이터라인과 대응되는 구동부의 채널수 또한 감소될 수 있다.
따라서, 상기 액정패널에 배열된 데이터라인수를 감소시킨 일예로, 하나의 데이터라인을 공유한 한쌍의 화소셀이 복수개로 구비된 액정패널이 있다.
이러한 액정패널에서, 상기 데이터라인의 좌측에 형성된 화소셀과 상기 데이터라인이 우측에 형성된 화소셀은 서로 상이한 구성을 갖는다.
상기 데이터라인의 좌측에 형성된 화소셀에는 2개의 박막트랜지스터와 상기 2개의 박막트랜지스터 중 어느 하나와 접속된 화소전극을 포함한다. 상기 데이터라 인의 우측에 형성된 화소셀에는 1개의 박막트랜지스터와 상기 박막트랜지스터와 접속된 화소전극을 포함한다.
상기 데이터라인의 좌측에 형성된 화소셀과 상기 데이터라인의 우측에 형성된 화소셀의 구동방법 역시 상이하다.
상기 데이터라인의 좌측에 형성된 화소셀은 인접하는 2개의 게이트라인으로 공급되는 게이트 스캔신호에 의해 구동되고, 상기 데이터라인의 우측에 형성된 화소셀은 하나의 게이트라인에 공급되는 게이트 스캔신호에 의해 구동된다.
구체적으로, 상기 데이터라인의 우측에 형성된 화소셀은 상기 2개의 게이트라인 중 전단 게이트라인에 공급되는 게이트 스캔신호에 의해 구동된다.
결국, 상기 데이터라인의 좌측에 형성된 화소셀은 상기 2개의 게이트라인에 모두 게이트 스캔신호가 공급되어야만 구동되고, 상기 데이터라인의 우측에 형성된 화소셀은 상기 2개의 게이트라인 중 전단 게이트라인에 게이트 스캔신호가 공급되는 경우에 구동된다.
이로인해, 상기 데이터라인의 좌측에 형성된 화소셀이 충전되는 시간과 상기 데이터라인의 우측에 형성된 화소셀이 충전되는 시간이 상이해 진다. 상기 데이터라인의 좌측에 형성된 화소셀이 충전되는 시간과 상기 데이터라인의 우측에 형성된 화소셀이 충전되는 시간이 상이해짐에 따라 각 화소셀별로 화질불량이 발생하게 된다.
본 발명은 화질을 향상시킬 수 있는 액정표시장치를 제공함에 그 목적이 있 다.
상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치는 다수의 게이트라인 및 다수의 데이터라인과, 상기 다수의 게이트라인 중 어느 한 게이트라인에 응답하는 제 1 화소셀들과, 상기 제 1 화소셀들 중 인접하는 데이터라인을 중심으로 대응되는 제 1 화소셀과 데이터라인을 공유함과 아울러 인접하는 두개의 게이트라인상의 신호에 응답하는 제 2 화소셀들을 구비한 액정패널과, 제 1 게이트 하이 전압 및 제 2 게이트 하이 전압을 생성하는 전압 생성부 및 상기 전압 생성부로부터의 제 1 및 제 2 게이트 하이 전압을 이용하여, 상기 제 1 및 제 2 게이트 하이 전압 중 어느 한 전압 레벨의 프리 펄스 및 상기 프리 펄스의 전압과 다른 게이트 하이 전압의 포스트 펄스가 스캔 주기마다 쉬프트 된 다수의 스캔신호를 상기 다수의 게이트라인에 공급하는 게이트 드라이버;를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 설명한다.
도 1은 본 발명에 따른 액정표시장치를 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명에 따른 액정표시장치는 복수의 게이트라인(GL1 ~ GLn) 및 복수의 데이터라인(DL1 ~ DLm/2)이 배열된 액정패널(102)과, 상기 복수의 게이트라인(GL1 ~ GLn)을 구동하는 게이트 드라이버(104)와, 상기 게이트 드라이버(104)로부터 공급된 일정한 레벨의 전압을 변조시키는 전압 변조 어레이(110)와, 상기 복수의 데이터라인(DL1 ~ DLm/2)을 구동하는 데이터 드라이버(106)와, 상기 게이트 드라이버(104) 및 상기 데이터 드라이버(106)를 제어하는 타이밍 컨트롤러(108)를 포함한다.
또한, 본 발명에 따른 액정표시장치는 상기 복수의 게이트라인(GL1 ~ GLn)으로 공급되는 제 1 및 제 2 게이트 하이 전압(VGH1, VGH2)을 생성하는 제 1 및 제 2 게이트 하이 전압 생성부(112, 114) 및 상기 복수의 게이트라인(GL1 ~ GLm)으로 공급되는 게이트 로우 전압(VGL)을 생성하는 게이트 로우 전압 생성부(116)를 포함한다.
상기 액정패널(102)은 도 2에 도시된 바와 같이, 복수의 게이트라인(GL2 ~ GL5)과 데이터라인(DL1, DL2)이 교차되어 배열되어 있다. 상기 액정패널(102)은 하나의 데이터라인(DL1, DL2)에 한쌍의 화소셀이 공유하는 형태로 이루어져 있다.
구체적으로 설명하면, 상기 데이터라인(DL1, DL2)의 좌측에 제 1 화소셀(P1)이 형성되어 있고, 상기 데이터라인(DL1, DL2)의 우측에 제 2 화소셀(P2)이 형성되어 있는 형태로 이루어져 있다.
상기 제 1 화소셀(P1)에는 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)와 상기 제 2 박막트랜지스터(TFT-2)와 접속된 제 1 화소전극(115a)이 형성되어 있고, 상기 제 2 화소셀(P2)에는 제 3 박막트랜지스터(TFT-3)와 상기 제 3 박막트랜지스터(TFT-3)와 접속된 제 2 화소전극(115b)이 형성되어 있다.
상기 제 1 박막트랜지스터(TFT-1)는 해당 게이트라인(GL3 ~ GL5)과 상기 게이트라인과 인접한 다음단 게이트라인(GL4, GL5)에 의해 제어된다. 상기 제 2 박막트랜지스터(TFT-2)는 상기 제 1 박막트랜지스터(TFT-1)에 의해 제어된다. 상기 제 3 박막트랜지스터(TFT-3)는 상기 해당 게이트라인에 의해 제어된다.
상기 제 1 박막트랜지스터(TFT-1)의 게이트 단자는 해당 게이트라인과 접속되고, 소스 단자는 상기 제 2 박막트랜지스터(TFT-2)의 게이트 단자와 접속되며, 드레인 단자는 상기 해당 게이트라인과 인접한 다음단 게이트라인과 접속된다.
상기 제 2 박막트랜지스터(TFT-2)의 소스 단자는 상기 제 1 화소전극(115a)과 접속되고, 드레인 단자는 상기 데이터라인(DL1, DL2)과 접속된다.
상기 제 3 박막트랜지스터(TFT-3)의 게이트 단자는 상기 해당 게이트라인과 접속되고 상기 제 3 박막트랜지스터(TFT-3)의 소스 단자는 상기 데이터라인(DL1, DL2)과 접속되고 상기 제 3 박막트랜지스터(TFT-3)의 드레인 단자는 상기 제 2 화소전극(115b)과 연결된다.
상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT2)가 이와 같이, 구성되기 때문에 상기 해당 게이트라인과 상기 해당 게이트라인과 인접한 다음단 게이트라인이 동시에 구동될때 턴-온(turn-on) 된다. 상기 제 3 박막트랜지스터(TFT-3)는 상기 해당 게이트라인이 구동될때 턴-온(turn-on) 된다.
상기 액정패널(102)의 구동에 대한 구체적인 설명은 상기 게이트라인(GL2 ~ GL5)으로 공급되는 게이트 스캔신호를 도시한 도 4를 통해 후술하도록 한다.
상기 게이트 드라이버(104)는 상기 타이밍 컨트롤러(108)로부터 공급된 게이트 제어신호에 따라 일정한 레벨의 스캔신호를 상기 전압 변조 어레이(110)로 공급한다.
상기 데이터 드라이버(106)는 상기 타이밍 컨트롤러(108)로부터 공급된 데이터 제어신호에 따라 상기 복수의 데이터라인(DL1 ~ DLm/2)으로 데이터 전압을 공급 한다.
상기 타이밍 컨트롤러(108)는 도시되지 않은 시스템으로부터 공급된 수직/수평동기신호(Vsync/Hsync)와 클럭신호(CLK)를 이용해서 상기 게이트 드라이버(104)를 제어하는 게이트 제어신호 및 상기 데이터 드라이버(106)를 제어하는 데이터 제어신호를 생성한다.
또한, 상기 타이밍 컨트롤러(108)는 상기 시스템으로부터 공급된 데이터를 상기 액정패널(102)의 모드에 맞도록 적절히 정렬하여 상기 데이터 드라이버(106)로 공급한다.
상기 제 1 게이트 하이 전압 생성부(112)는 제 1 게이트 하이 전압(VGH1)을 생성하여 상기 전압 변조 어레이(110)로 공급하고, 상기 제 2 게이트 하이 전압 생성부(114)는 제 2 게이트 하이 전압(VGH2)을 생성하여 상기 전압 변조 어레이(110)로 공급한다.
상기 게이트 로우 전압 생성부(116)는 게이트 로우 전압(VGL)을 생성하여 상기 전압 변조 어레이(110)로 공급한다.
이때, 상기 제 1 게이트 하이 전압(VGH1)은 상기 제 2 게이트 하이 전압(VGH2)보다 낮은 레벨의 전압이다.
상기 전압 변조 어레이(110)는 상기 제 1 및 제 2 게이트 하이 전압 생성부(112, 114)로부터 공급된 제 1 및 제 2 게이트 하이 전압(VGH1, VGH2)과 상기 게이트 로우 전압 생성부(116)로부터 공급된 게이트 로우 전압(VGL) 중 어느 하나를 선택적으로 상기 복수의 게이트라인(GL1 ~ GLn)으로 출력한다.
도 3은 본 발명의 제 1 실시예에 따른 전압 변조 어레이를 상세히 나타낸 도면이다.
도 1 및 도 3에 도시된 바와 같이, 상기 전압 변조 어레이(110)에는 상기 복수의 게이트라인(GL1 ~ GLn)과 대응되는 제 1 내지 제 n 전압변조셀(118-1 ~ 118-n)을 포함하고 있다. 상기 제 1 내지 제 n 전압변조셀(118-1 ~ 118-n)에는 상기 시스템으로부터 수직동기신호(Vsync) 및 상기 게이트 드라이버(106)로부터 쉬프트 게이트 펄스(SGP1 ~ SGPn)가 공급된다.
또한, 상기 제 1 내지 제 n 전압변조셀(118-1 ~ 118-n)에는 상기 제 1 및 제 2 게이트 하이 전압(VGH1, VGH2) 및 게이트 로우 전압(VGL)이 공급된다.
상기 쉬프트 게이트 펄스(SGP1 ~ SGPn)는 상기 제 1 내지 제 n 전압변조셀(118-1 ~ 118-n)로 각각 공급된다. 구체적으로, 제 1 쉬프트 게이트 펄스(SGP1)는 상기 제 1 전압변조셀(118-1)로 공급되고, 제 2 쉬프트 게이트 펄스(SGP2)는 상기 제 2 전압변조셀(118-2)로 공급되고, 제 n 쉬프트 게이트 펄스(SGPn)는 상기 제 n 전압변조셀(118-n)로 공급된다.
상기 제 1 내지 제 n 전압변조셀(118-1 ~ 118-n)의 구성은 서로 동일하므로 설명의 편의를 위해 상기 제 1 전압변조셀(118-1)에 대해서만 구체적으로 설명하도록 한다.
상기 제 1 전압변조셀(118-1)은 제 1 전압변조 제어셀(120-1)과 제 1 출력버퍼셀(122-1)을 포함한다.
상기 제 1 전압변조 제어셀(120-1)은 상기 시스템으로부터의 수직동기신 호(Vsync)와 제 1 쉬프트 게이트 펄스(SGP1)가 공급된다. 상기 제 1 전압변조 제어셀(120-1)은 상기 수직동기신호(Vsync) 및 상기 제 1 쉬프트 게이트 펄스(SGP1)를 이용해서 전압 선택신호를 생성한다.
상기 제 1 전압변조 제어셀(120-1)은 상기 수직동기신호(Vsync)에 의해 초기화된다.
상기 전압 선택신호는 상기 제 1 전압변조 제어셀(120-1)과 상기 제 1 출력버퍼셀(122-1) 사이에 접속된 스위치(SW)를 제어한다. 상기 스위치(SW)는 상기 전압 선택신호에 따라 상기 제 1 및 제 2 게이트 하이 전압(VGH1, VGH2) 중 어느 하나와 선택하여 상기 제 1 출력버퍼셀(122-1)로 공급한다.
상기 제 1 출력버퍼셀(122-1)에는 상기 제 1 쉬프트 게이트 펄스(SGP1) 및 상기 게이트 로우 전압(VGL)이 공급된다. 또한, 상기 제 1 출력버퍼셀(122-1)에는 상기 스위치(SW)로부터 선택된 게이트 하이 전압이 공급된다.
이때, 상기 제 1 출력버퍼셀(122-1)은 제 1 게이트라인(GL2)과 전기적으로 접속된다.
상기 제 1 전압변조 제어셀(120-1)은 제 1 쉬프트 게이트 펄스(SGP1)의 프리 및 포스트-펄스(pre, post-pulse) 구간에서 카운트를 하게 된다. 즉, 상기 제 1 전압변조 제어셀(120-1)은 상기 제 1 쉬프트 게이트 펄스(SGP1)의 프리-펄스(pre-pulse) 구간에서 한번 카운트 된 선택신호를 출력하고 상기 제 1 쉬프트 게이트 펄스(SGP1)의 포스트-펄스(post-pulse) 구간에 두번째 카운트 된 선택신호를 출력한다.
상기 제 1 전압변조 제어셀(120-1)은 상기 제 1 쉬프트 게이트 펄스(SGP1)의 프리-펄스(pre-pulse)구간에서 제 1 전압 선택신호를 생성한다. 상기 제 1 전압 선택신호는 상기 스위치(SW)로 공급된다.
상기 스위치(SW)는 상기 제 1 전압변조 제어셀(120-1)로부터 제 1 전압 선택신호가 공급되면 상기 제 1 게이트 하이 전압(VGH1)에 접속되어 상기 제 1 게이트 하이 전압(VGH1)을 상기 제 1 출력버퍼셀(122-1)로 공급한다.
상기 제 1 출력버퍼셀(122-1)은 상기 스위치(SW)를 통해 공급된 제 1 게이트 하이 전압(VGH1)을 상기 제 1 게이트라인(GL1)으로 공급한다.
도 4는 본 발명에 따른 구동전압을 나타낸 파형도이다.
도 2 내지 도 4에 도시된 바와 같이, 제 1 내지 제 4 게이트라인(GL1 ~ GL4)으로 공급되는 게이트 스캔신호는 제 1 및 제 2 게이트 하이 전압(VGH1, VGH2)과 게이트 로우 전압(VGL)이다.
상기 제 1 게이트라인(GL1)으로 공급된 제 1 게이트 스캔신호는 상기 제 1 쉬프트 게이트 펄스(SGP1)와 동일한 형태를 가진다. 즉, 상기 제 1 게이트 스캔신호의 제 1 게이트 하이 전압(VGH1)은 상기 제 1 쉬프트 게이트 펄스(SGP1)의 프리-펄스(pre-pulse) 구간에 상기 제 1 게이트라인(GL1)에 공급된다.
이때, 상기 제 1 게이트 하이 전압(VGH1)은 상기 제 1 게이트라인(GL1)으로 1/2 수평구간(1/2H) 동안 공급된다.
상기 제 1 게이트 스캔신호의 제 2 게이트 하이 전압(VGH2)은 상기 제 1 쉬프트 게이트 펄스(SGP1)의 포스트-펄스(post-pulse) 구간에 상기 제 1 게이트라 인(GL1)에 공급된다. 상기 제 1 게이트 스캔신호의 게이트 로우 전압(VGL)은 상기 제 1 쉬프트 게이트 펄스(SGP1)의 프리 및 포스트-펄스(pre, post-pulse) 구간이 아닌 경우에 상기 제 1 게이트라인(GL1)에 공급된다.
이때, 상기 제 2 게이트 하이 전압(VGH2)은 상기 제 1 게이트라인(GL2)으로 1 수평구간(1H) 동안 공급된다.
상기 제 2 게이트라인(GL2)으로 공급된 제 2 게이트 스캔신호는 상기 제 1 게이트 스캔신호와 마찬가지로 제 1 및 제 2 게이트 하이 전압(VGH1, VGH2)과 게이트 로우 전압(VGL)이다.
상기 제 2 게이트 스캔신호의 제 1 게이트 하이 전압(VGH1)은 상기 제 1 게이트 스캔신호의 제 2 게이트 하이 전압(VGH2)이 공급되는 구간 중 그의 절반 구간인 1/2 수평구간(1/2H) 동안 상기 제 2 게이트라인(GL2)으로 공급된다.
상기 제 2 게이트 스캔신호의 제 2 게이트 하이 전압(VGH2)은 상기 제 1 게이트 스캔신호의 제 2 게이트 하이 전압(VGH2)의 폴링 타임(falling time)에 동기되어 상기 제 2 게이트라인(GL2)으로 공급된다. 이때, 상기 제 2 게이트 하이 전압(VGH2)은 상기 제 2 게이트라인(GL2)으로 1 수평구간(1H) 동안 공급된다.
이와 같이, 상기 제 1 게이트라인(GL1)에 제 2 게이트 하이 전압(VGH2)이 공급될때 상기 제 1 게이트라인(GL1)의 다음단인 제 2 게이트라인(GL2)에는 제 1 게이트 하이 전압(VGH1)이 공급된다.
앞서 서술한 바와 같이, 상기 제 2 게이트 하이 전압(VGH2)은 상기 제 1 게이트 하이 전압(VGH1) 보다 레벨이 높은 전압이다.
결국, 해당 게이트라인에 레벨이 높은 제 2 게이트 하이 전압(VGH2)이 공급되는 동안 상기 해당 게이트라인의 다음단 게이트라인에는 상기 제 2 게이트 하이 전압(VGH2) 보다 레벨이 작은 제 1 게이트 하이 전압(VGH1)이 공급된다.
상기 해당 게이트라인에 제 2 게이트 하이 전압(VGH2)이 공급되고 상기 해당 게이트라인의 다음단 게이트라인에 제 1 게이트 하이 전압(VGH1)이 공급되는 1/2 수평구간(1/2H) 동안, 상기 해당 게이트라인의 상기 제 1 화소셀(도 2의 P1)에 형성된 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)가 동시에 턴-온(turn-on) 된다.
동시에, 상기 다음단 게이트라인의 제 2 화소셀(도 2의 P2)에 형성된 제 3 박막트랜지스터(TFT-3)가 턴-온(turn-on) 된다.
결국, 해당 게이트라인의 제 1 화소셀(P1)과 상기 해당 게이트라인의 다음단 게이트라인의 제 2 화소셀(P2)이 동시에 구동된다.
도 5는 도 2의 액정패널의 일부를 상세히 나타낸 회로도이다.
도 4 및 도 5에 도시된 바와 같이, 제 1 및 제 2 게이트라인(GL1, GL2)이 배열되고 상기 제 1 및 제 2 게이트라인(GL1, GL2) 상에 제 1 데이터라인(DL1)이 배열되어 있다.
상기 제 1 게이트라인(GL1)과 상기 제 1 데이터라인(DL1)에 의해 제 1 및 제 2 화소셀(P1, P2)이 정의되고, 상기 제 2 게이트라인(GL2)과 상기 제 1 데이터라인(DL1)에 의해 제 3 및 제 4 화소셀(P3, P4)이 정의된다.
상기 제 1 및 제 3 화소셀(P1, P3)에는 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)가 형성되어 있고, 상기 제 2 및 제 4 화소셀(P2, P4)에는 제 3 박막트랜지 스터(TFT-3)가 형성되어 있다.
상기 제 1 게이트라인(GL1)에 제 2 게이트 하이 전압(VGH2)이 공급되고 상기 제 2 게이트라인(GL2)에 제 1 게이트 하이 전압(VGH1)이 공급되는 1/2 수평구간(1/2H) 동안 상기 제 1 및 제 4 화소셀(P1, P4)이 구동된다.
즉, 상기 제 1 화소셀(P1)의 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)가 턴-온(turn-on) 되고, 상기 제 4 화소셀(P4)의 제 3 박막트랜지스터(TFT-3)가 턴-온(turn-on) 된다.
상기 제 1 박막트랜지스터(TFT-1)의 게이트 단자는 제 1 게이트라인(GL1)과 연결되고, 상기 제 1 박막트랜지스터(TFT-1)의 드레인 단자는 제 2 게이트라인(GL2)과 연결되고 상기 제 1 박막트랜지스터(TFT-1)의 소스 단자는 상기 제 2 박막트랜지스터(TFT-2)의 게이트 단자와 연결된다.
상기 제 2 박막트랜지스터(TFT-1)의 소스 단자는 상기 제 1 화소셀(P1)의 화소전극과 연결되고, 상기 제 2 박막트랜지스터(TFT-2)의 드레인 단자는 상기 제 1 데이터라인(DL1)과 연결된다.
일예로, 상기 제 1 게이트 하이 전압(VGH1)이 25V이고, 상기 제 2 게이트 하이 전압(VGH2)이 35V라고 가정하자.
상기 제 1 게이트라인(GL1)에 제 2 게이트 하이 전압(VGH2)이 공급되기 때문에 상기 제 1 박막트랜지스터(TFT-1)의 게이트 단자에는 35V의 제 2 게이트 하이 전압(VGH2)이 공급된다. 이로인해 상기 제 1 박막트랜지스터(TFT-1)의 채널층이 빨리 활성화된다. 또한, 상기 제 2 게이트라인(GL2)에 제 1 게이트 하이 전압(VGH1) 이 공급되기 때문에 상기 제 1 박막트랜지스터(TFT-1)의 드레인 단자에는 25V의 제 1 게이트 하이 전압(VGH1)이 공급된다.
상기 제 1 박막트랜지스터(TFT-1)의 채널층이 상기 35V의 제 2 게이트 하이 전압(VGH2)으로 인해 빨리 활성화 되기 때문에, 신호의 지연없이 상기 제 1 박막트랜지스터(TFT-1)의 드레인 단자로 공급된 제 1 게이트 하이 전압(VGH1)은 상기 제 2 박막트랜지스터(TFT-2)의 게이트 단자로 공급될 수 있다.
이로인해, 상기 제 2 박막트랜지스터(TFT-2)가 턴-온(turn-on) 되어 상기 제 1 화소셀(P1)이 빨리 구동될 수 있다.
따라서, 상기 제 2 게이트라인(GL2)에 제 1 게이트 하이 전압(VGH1)이 공급되는 동안 상기 제 1 게이트라인(GL1)에 레벨이 높은 제 2 게이트 하이 전압(VGH2)을 공급하여 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)를 빨리 구동시켜 충전시간을 충분히 확보한다.
결국 해당 게이트라인에 레벨이 높은 제 2 게이트 하이 전압(VGH2)이 공급되면, 상기 해당 게이트라인의 다음단 게이트라인에는 상기 제 2 게이트 하이 전압(VGH2) 보다 레벨이 작은 제 1 게이트 하이 전압(VGH1)이 공급되도록 하여 상기 제 1 화소셀의 충전시간을 충분히 확보하도록 한다.
이로인해, 하나의 데이터라인을 공유하는 한쌍의 화소셀이 충분한 충전시간을 갖게 됨에 따라 화질을 향상시킬 수 있다.
도 6은 본 발명의 제 2 실시예에 따른 전압변조 어레이를 상세히 나타낸 도면이고, 도 7은 도 6에 도시된 전압변조 어레이의 구동전압을 나타낸 파형도이다.
도 6 및 도 7에 도시된 바와같이, 상기 전압변조 어레이(210)에는 제 1 내지 제 n 전압변조셀(218-1 ~ 218-n)을 포함하고 있다. 상기 제 1 내지 제 n 전압변조셀(218-1 ~ 218-n)은 상기 액정패널(도 1의 102)의 복수의 게이트라인(GL1 ~ GLn)과 대응되어 접속된다.
상기 제 1 내지 제 n 전압변조셀(218-1 ~ 218-n)에는 제 1 및 제 2 게이트 하이 전압(VGH1, VGH2) 및 게이트 로우 전압(VGL)이 공급된다. 또한, 상기 제 1 내지 제 n 전압변조셀(218-1 ~ 218-n)에는 상기 게이트 드라이버(도 1의 104)로부터 제 1 내지 제 n 쉬프트 게이트 펄스(SGP1 ~ SGPn)가 각각 공급된다.
또한, 상기 제 1 내지 제 n 전압변조셀(218-1 ~ 218-n)에는 다음단 전압변조셀(218-2 ~ 218-n+1)에 공급되는 제 2 내지 제 n+1 쉬프트 게이트 펄스(SGP2 ~ SGPn+1)가 공급된다.
구체적으로, 제 1 전압변조셀(218-1)에는 제 1 쉬프트 게이트 펄스(SGP1) 및 제 2 전압변조셀(218-2)로 공급되는 제 2 쉬프트 게이트 펄스(SGP2)가 공급된다. 상기 제 2 전압변조셀(218-2)에는 상기 제 2 쉬프트 게이트 펄스(SGP2) 및 제 3 전압변조셀로 공급되는 제 3 쉬프트 게이트 펄스(SGP3)가 공급된다.
제 n 전압변조셀(218-n)에는 제 n 쉬프트 게이트 펄스(SGPn) 및 제 n+1 쉬프트 게이트 펄스(SGPn+1)가 공급된다.
상기 제 1 내지 제 n 전압변조셀(218-1 ~ 218-n)은 동일한 구성을 하기 때문에 상기 제 1 전압변조셀(218-1)로 한정하여 설명한다.
상기 제 1 전압변조셀(218-1)에는 제 1 전압변조 제어셀(220-1)과 상기 제 1 전압변조 제어셀(220-1)에서 출력된 전압변조 선택신호에 의해 스위칭 하는 스위치(SW)와 제 1 및 제 2 게이트 하이 전압(VGH1, VGH2)과 게이트 로우 전압(VGL) 중 어느 하나를 선택하여 제 1 게이트라인(GL1)으로 공급하는 제 1 출력버퍼셀(222-1)을 포함한다.
상기 스위치(SW)와 상기 제 1 출력버퍼셀(222-1)은 본 발명의 제 1 실시예와 동일한 기능을 한다. 상기 제 1 전압변조셀(218-1)에는 제 1 및 제 2 쉬프트 게이트 펄스(SGP1, SGP2)가 공급된다. 상기 제 1 및 제 2 쉬프트 게이트 펄스(SGP1, SGP2)는 프리-펄스(pre-pulse)와 포스트-펄스(post-pulse) 구간을 갖고 있다.
상기 제 1 전압변조 제어셀(220-1)은 상기 제 1 쉬프트 게이트 펄스(SGP1)의 포스트-펄스(post-pulse) 구간과 상기 제 2 쉬프트 게이트 펄스(SGP2)의 프리-펄스(pre-pulse) 구간인 경우에만 제 1 논리(예를 들어 하이 논리) 선택신호를 출력한다.
상기 제 1 전압변조 제어셀(220-1)은 상기 제 1 및 제 2 쉬프트 게이트 펄스(SGP1, SGP2)의 프리 및 포스트-펄스(pre, post-pulse) 구간 중 어느 하나의 구간만 해당되는 경우에는 제 2 논리(예를 들어 로우 논리) 선택신호를 출력한다.
상기 제 1 전압변조 제어셀(220-1)은 상기 제 1 및 제 2 쉬프트 게이트 펄스(SGP1, SGP2)의 프리 및 포스트-펄스(pre, post-pulse) 구간 중 어느 구간에도 해당되지 않는 경우에는 어떠한 선택신호도 출력하지 않는다.
상기 제 1 전압변조 제어셀(220-1)에서 출력되는 제 1 및 제 2 논리 선택신호는 상기 스위치(SW)로 공급된다. 상기 스위치(SW)는 상기 제 1 전압변조 제어 셀(220-1)로부터 제 1 논리 선택신호가 공급되면 제 2 게이트 하이 전압(VGH2)에 접속된다.
상기 스위치(SW)는 상기 제 1 출력버퍼셀(222-1)과 접속되기 때문에 상기 스위치(SW)에 접속된 제 2 게이트 하이 전압(VGH2)은 상기 스위치(SW)를 통해 상기 제 1 출력버퍼셀(222-1)로 공급된다.
상기 제 1 출력버퍼셀(222-1)은 상기 스위치(SW)로부터 제 2 게이트 하이 전압(VGH2)이 공급되면 제 1 게이트라인(GL1)으로 상기 제 2 게이트 하이 전압(VGH2)을 공급한다.
이때, 상기 제 2 게이트 하이 전압(VGH2)이 상기 제 1 게이트라인(GL1)으로 공급되는 구간은 상기 제 1 출력버퍼셀(222-1)로 공급되는 제 1 쉬프트 게이트 펄스(SGP1)의 포스트-펄스(post-pulse) 구간과 동시에 상기 제 2 쉬프트 게이트 펄스(SGP2)의 프리-펄스(pre-pulse) 구간에 해당되는 경우에만 한정된다.
정확히, 상기 제 2 게이트 하이 전압(VGH2)은 상기 제 1 게이트라인(GL1)으로 1/2 수평구간(1/2H) 동안 공급된다.
상기 스위치(SW) 상기 제 1 전압변조 제어셀(220-1)로부터 제 2 논리 선택신호가 공급되면 제 1 게이트 하이 전압(VGH1)에 접속된다.
상기 스위치(SW)는 상기 제 1 출력버퍼셀(222-1)과 접속되기 때문에 상기 스위치(SW)에 접속된 제 1 게이트 하이 전압(VGH1)은 상기 스위치(SW)를 통해 상기 제 1 출력버퍼셀(222-1)로 공급된다.
상기 제 1 출력버퍼셀(222-1)은 상기 스위치(SW)로부터 제 1 게이트 하이 전 압(VGH1)이 공급되면 상기 제 1 게이트라인(GL1)으로 상기 제 1 게이트 하이 전압(VGH1)을 공급한다.
이때, 상기 제 1 게이트 하이 전압(VGH1)이 상기 제 1 게이트라인(GL1)으로 공급되는 구간은 상기 제 1 및 제 2 쉬프트 게이트 펄스(SGP1, SGP2)의 프리 및 포스트-펄스(pre, post-pulse) 중 어느 하나의 구간에 해당되는 경우에만 한정된다.
상기 스위치(SW)가 상기 제 1 및 제 2 게이트 하이 전압(VGH1. VGH2) 중 어느 하나라도 접속되지 않는 경우, 상기 제 1 출력버퍼셀(222-1)은 상기 제 1 게이트라인(GL1)으로 게이트 로우 전압(VGL)을 공급한다.
이와 같이, 상기 제 1 게이트라인(GL1)에는 제 1 및 제 2 게이트 하이 전압(VGH1, VGH2)과 게이트 로우 전압(VGL)이 공급된다. 상기 제 1 게이트라인(GL1)에 제 2 게이트 하이 전압(VGH2)이 공급될때 제 2 게이트라인(GL2)으로 제 1 게이트 하이 전압(VGH1)이 공급된다.
상기 제 1 게이트라인(GL1)으로 제 2 게이트 하이 전압(VGH2)이 공급되고, 상기 제 2 게이트라인(GL2)으로 제 1 게이트 하이 전압(VGH1)이 공급될때, 액정패널(도 2의 102)에 형성된 제 1 및 제 2 박막트랜지스터(도 2의 TFT-1, TFT-2)가 동시에 턴-온(turn-on)된다.
상기 제 1 박막트랜지스터(TFT-1)의 게이트 단자로 상기 제 2 게이트 하이 전압(VGH2)이 공급되고, 상기 제 1 박막트랜지스터(TFT-1)의 드레인 단자로 제 1 게이트 하이 전압(VGH1)이 공급됨에 따라 상기 제 1 박막트랜지스터(TFT-1)의 채널층이 신속하게 활성화된다.
상기 제 1 박막트랜지스터(TFT-1)의 채널층이 신속하게 활성화됨에 따라 상기 제 2 박막트랜지스터(TFT-2)가 신속히 턴-온(turn-on) 된다.
상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)가 신속히 턴-온(turn-on)되어 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)가 형성된 제 1 화소셀(P1)은 충분한 충전시간을 확보하게 된다.
결국 해당 게이트라인에 레벨이 높은 제 2 게이트 하이 전압(VGH2)이 공급되면, 상기 해당 게이트라인의 다음단 게이트라인에는 상기 제 2 게이트 하이 전압(VGH2) 보다 레벨이 작은 제 1 게이트 하이 전압(VGH1)이 공급되도록 하여 상기 제 1 화소셀의 충전시간을 충분히 확보하도록 한다.
이로인해, 하나의 데이터라인을 공유하는 한쌍의 화소셀이 충분한 충전시간을 갖게 됨에 따라 화질을 향상시킬 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 액정표시장치는 소정구간 동안 인접하는 두개의 게이트라인 중 전단 게이트라인에 높은 레벨을 갖는 제 2 게이트 하이 전압을 공급하고 상기 전단 게이트라인의 다음단 게이트라인에 상기 게이트 스캔신호보다 낮은 레벨을 갖는 제 1 게이트 하이 전압을 공급함으로써, 각 화소셀 별로 충분한 충전시간을 확보할 수 있다.
또한, 본 발명에 따른 액정표시장치는 각 화소셀 별로 충전시간을 충분히 확보할 수 있기 때문에 화질을 향상시킬 수 있다.
본 발명은 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당 업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (11)

  1. 다수의 게이트라인 및 다수의 데이터라인과, 상기 다수의 게이트라인 중 어느 한 게이트라인에 응답하는 제 1 화소셀들과, 상기 제 1 화소셀들 중 인접하는 데이터라인을 중심으로 대응되는 제 1 화소셀과 데이터라인을 공유함과 아울러 인접하는 두개의 게이트라인상의 신호에 응답하는 제 2 화소셀들을 구비한 액정패널;
    제 1 게이트 하이 전압 및 제 2 게이트 하이 전압을 생성하는 전압 생성부; 및
    상기 전압 생성부로부터의 제 1 및 제 2 게이트 하이 전압을 이용하여, 상기 제 1 및 제 2 게이트 하이 전압 중 어느 한 전압 레벨의 프리 펄스 및 상기 프리 펄스의 전압과 다른 게이트 하이 전압의 포스트 펄스가 스캔 주기마다 쉬프트 된 다수의 스캔신호를 상기 다수의 게이트라인에 공급하는 게이트 드라이버;를 포함하는 것을 특징으로 하는 액정표시장치.
  2. 제 1항에 있어서,
    상기 제 2 게이트 하이 전압은 상기 제 1 게이트 하이 전압보다 큰 전압인 것을 특징으로 하는 액정표시장치.
  3. 제 1항에 있어서,
    상기 전압변조부는,
    상기 쉬프트 게이트 펄스의 프리 펄스 구간에 카운트하여 제 1 선택신호를 생성하고 상기 쉬프트 게이트 펄스의 포스트 펄스 구간에 카운트하여 제 2 선택신호를 생성하는 전압변조 제어부;
    상기 전압변조 제어부에서 출력된 제 1 및 제 2 선택신호에 따라 상기 제 1 및 제 2 게이트 하이 전압 중 어느 하나의 게이트 하이 전압과 선택적으로 접속하는 스위치부; 및
    상기 게이트라인과 대응되어 상기 스위치부에서 선택한 게이트 하이 전압을 상기 대응된 게이트라인으로 공급하는 출력버퍼부를 포함하는 것을 특징으로 하는 액정표시장치.
  4. 제 1항에 있어서,
    상기 게이트라인에 상기 제 2 게이트 하이 전압이 공급되는 소정구간동안 상기 게이트라인의 다음단 게이트라인에 제 1 게이트 하이 전압이 동시에 공급되는 것을 특징으로 하는 액정표시장치.
  5. 제 4항에 있어서,
    상기 소정구간은 1/2 수평구간 동안 인 것을 특징으로 하는 액정표시장치.
  6. 제 4항에 있어서,
    상기 제 2 게이트 하이 전압은 상기 게이트라인에 1 수평구간동안 공급되는 것을 특징으로 하는 액정표시장치.
  7. 제 3항에 있어서,
    상기 전압변조 제어부는 수직동기신호에 의해 초기화되는 것을 특징으로 하는 액정표시장치.
  8. 제 1항에 있어서,
    상기 전압변조부는,
    상기 제 1 쉬프트 게이트 펄스의 포스트 펄스 구간 및 상기 제 2 쉬프트 게이트 펄스의 프리 펄스 구간이 중첩되는 구간에 제 1 선택신호를 생성하고, 상기 제 1 쉬프트 게이트 펄스의 프리 및 포스트 펄스 구간과 상기 제 2 쉬프트 게이트 펄스의 프리 및 포스트 펄스 구간 중 어느 하나의 구간에 해당되는 구간에 제 2 선택신호를 생성하는 전압변조 제어부;
    상기 전압변조 제어부에서 출력된 제 1 및 제 2 선택신호에 따라 상기 제 1 및 제 2 게이트 하이 전압 중 어느 하나의 게이트 하이 전압과 선택적으로 접속하는 스위치부; 및
    상기 게이트라인과 대응되어 상기 스위치부에서 접속된 게이트 하이 전압을 상기 대응된 게이트라인으로 공급하는 출력버퍼부를 포함하는 것을 특징으로 하는 액정표시장치.
  9. 제 8항에 있어서,
    상기 게이트라인에 상기 제 2 게이트 하이 전압이 공급되는 소정구간동안 상기 게이트라인의 다음단 게이트라인에 제 1 게이트 하이 전압이 동시에 공급되는 것을 특징으로 하는 액정표시장치.
  10. 제 9항에 있어서,
    상기 소정구간은 1/2 수평구간 동안 인 것을 특징으로 하는 액정표시장치.
  11. 제 9항에 있어서,
    상기 제 2 게이트 하이 전압은 상기 제 2 게이트라인으로 1/2 수평구간동안 공급되는 것을 특징으로 하는 액정표시장치.
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KR20160048274A (ko) * 2014-10-23 2016-05-04 엘지디스플레이 주식회사 표시장치

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