KR20080032722A - Method for fabricating of cmos thin film transistor substrate - Google Patents

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Abstract

A method for manufacturing a CMOS(Complementary Metal Oxide Semiconductor) TFT(Thin Film Transistor) substrate is provided to form first and second photo resist patterns by using a transflective mask, thereby preventing deterioration of a PMOS TFT function caused by counter doping. An insulating layer(425) and a metal layer are formed on a silicon layer(410) divided into a PMOS(Positive MOS) and NMOS(Negative MOS) areas. By etching the metal layer at the PMOS area, a first gate electrode(430) is formed. By doping first impurities from an upper side of the first gate electrode, a first doping area is formed on the silicon layer of the PMOS area. By using a transflective mask, first and second photo resist patterns are formed. The first photo resist pattern is formed in the PMOS area. The second photo resist pattern is formed in a partial area on the metal layer of the NMOS area as having a thickness thinner than the first photo resist pattern. By etching the metal layer at the NMOS area, a second gate electrode(440) is formed. Through an ashing process, a partial thickness of the first photo resist pattern is reduced and the second photo resist pattern is fully removed. By doping second impurities from an upper side of the second gate electrode, a second doping area is formed in the silicon layer of the NMOS area. The first photo resist pattern is removed. A source electrode and a drain electrode are formed in correspondence with the first and second doping areas.

Description

시모스 박막트랜지스터 기판 제조방법{METHOD FOR FABRICATING OF CMOS THIN FILM TRANSISTOR SUBSTRATE}MOSH thin film transistor substrate manufacturing method {METHOD FOR FABRICATING OF CMOS THIN FILM TRANSISTOR SUBSTRATE}

도 1은 본 발명의 일 실시예에 따른 CMOS 박막트랜지스터 기판을 나타낸 단면도이다.1 is a cross-sectional view illustrating a CMOS thin film transistor substrate according to an exemplary embodiment of the present invention.

도 2a 내지 도 2g는 도 1에 도시된 CMOS 박막트랜지스터 기판의 일 실시예에 따른 제조방법을 설명하기 위한 단면도들이다. 2A through 2G are cross-sectional views illustrating a method of manufacturing a CMOS thin film transistor substrate illustrated in FIG. 1.

도 3a 및 도 3b는 도 1에 도시된 CMOS 박막트랜지스터 기판의 다른 실시예에 따른 제조방법을 설명하기 위한 단면도들이다.3A and 3B are cross-sectional views illustrating a method of manufacturing a CMOS thin film transistor substrate shown in FIG. 1 according to another embodiment.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : CMOS 박막트랜지스터 기판 200 : 절연 기판100: CMOS thin film transistor substrate 200: insulating substrate

300 : 차단층 400 : CMOS 박막트랜지스터300: blocking layer 400: CMOS thin film transistor

410 : 실리콘층 420 : 게이트 절연층410 silicon layer 420 gate insulating layer

430 : 제1 게이트전극 440 : 제2 게이트전극430: first gate electrode 440: second gate electrode

500 : 제1 감광패턴 600 : 제2 감광패턴500: first photosensitive pattern 600: second photosensitive pattern

700 : 마스크 800 : 제3 감광패턴700: mask 800: third photosensitive pattern

본 발명은 CMOS 박막트랜지스터 기판 제조방법에 관한 것으로써, 더욱 상세하게는 카운터 도핑을 방지할 수 있는 CMOS 박막트랜지스터 기판 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a CMOS thin film transistor substrate, and more particularly, to a method for manufacturing a CMOS thin film transistor substrate capable of preventing counter doping.

일반적으로, 액정표시장치는 어레이 기판, 컬러필터 기판 및 어레이 기판과 컬러필터 기판 사이에 형성된 액정층을 포함하여 영상을 표시하는 액정표시패널을 포함한다.In general, the liquid crystal display includes an array substrate, a color filter substrate, and a liquid crystal display panel for displaying an image including a liquid crystal layer formed between the array substrate and the color filter substrate.

어레이 기판에는 영상을 표시하기 위하여 복수의 화소 전극들이 형성된다. 이에, 어레이 기판에는 화소 전극을 스위칭하기 위하여 다수의 박막트랜지스터(Thin Film Transistor; 이하, TFT)가 형성된다. A plurality of pixel electrodes are formed on the array substrate to display an image. Accordingly, a plurality of thin film transistors (hereinafter referred to as TFTs) are formed on the array substrate to switch pixel electrodes.

이러한 TFT는 실리콘층의 제1 채널 영역에 5족 이온을 도핑하고 제1 채널 영역의 양측에 3족 이온을 도핑한 PMOS TFT, 실리콘층의 제2 체널 영역에 3족 이온을 도핑하고 제2 채널 영역의 양측에 5족 이온을 도핑한 NMOS TFT 및 PMOS TFT와 NMOS TFT가 같이 형성된 CMOS TFT으로 구분될 수 있다.Such a TFT is a PMOS TFT doped with Group 5 ions in the first channel region of the silicon layer and doped Group 3 ions on both sides of the first channel region, and doped Group 3 ions in the second channel region of the silicon layer and the second channel. NMOS TFTs doped with Group 5 ions on both sides of the region, and CMOS TFTs in which PMOS TFTs and NMOS TFTs are formed together.

여기서, CMOS TFT는 일반적으로, PMOS TFT를 형성한 다음, NMOS TFT를 형성하는 공정을 통해 제작된다. 구체적으로, 실리콘층의 제1 채널 영역에 5족 이온을 도핑하고 제1 채널 영역의 양측에 3족 이온이 도핑한 다음, 제2 채널 영역에 3족 이온을 도핑하고 제2 채널 영역의 양측에 5족 이온을 도핑한다.Here, a CMOS TFT is generally manufactured through a process of forming a PMOS TFT and then forming an NMOS TFT. Specifically, the group 5 ions are doped in the first channel region of the silicon layer, and the group 3 ions are doped in both sides of the first channel region, and the group 3 ions are doped in the second channel region, and both sides of the second channel region are doped. Doping Group 5 ions.

그러나, 종래에는 제2 채널 영역의 양측에 5족 이온을 도핑할 때, PMOS TFT를 보호하는 별도의 보호막이 형성되지 않아, 상기의 5족 이온이 제1 채널 영역의 양측으로 카운터 도핑되는 문제점을 갖는다. 이로써, PMOS TFT의 기능이 열화될 수 있다.However, conventionally, when doping Group 5 ions on both sides of the second channel region, a separate protective film for protecting the PMOS TFT is not formed, so that the Group 5 ions are counter-doped to both sides of the first channel region. Have As a result, the function of the PMOS TFT can be degraded.

따라서, 본 발명은 이와 같은 문제점을 감안한 것으로써, 본 발명은 카운터 도핑을 방지하여 PMOS TFT의 기능이 열화되는 것을 방지할 수 있는 CMOS TFT 기판 제조방법을 제공한다.Accordingly, the present invention has been made in view of such a problem, and the present invention provides a method of manufacturing a CMOS TFT substrate which can prevent counter doping and prevent deterioration of the function of the PMOS TFT.

상술한 본 발명의 일 특징에 따른 CMOS TFT 기판은 먼저, PMOS 영역과 NMOS 영역으로 구분된 실리콘층 상에 절연층과 금속층을 형성하고, 상기 PMOS 영역에서의 상기 금속층을 식각하여 제1 게이트전극을 형성한다. 이어, 상기 제1 게이트전극의 상측으로부터 제1 불순물을 도핑하여 상기 PMOS 영역의 상기 실리콘층에 제1 도핑영역을 형성한다. 이어, 상기 반투과성 마스크를 이용하여 상기 PMOS 영역에 형성되는 제1 감광패턴 및 상기 NMOS 영역의 상기 금속층 상의 일부 영역에 상기 제1 감광패턴보다 얇은 두께로 형성되는 제2 감광패턴을 형성한다. 이어, 상기 NMOS 영역에서의 상기 금속층을 식각하여 제2 게이트전극을 형성한다. 이어, 에싱 공정을 통해 상기 제1 감광패턴의 일부 두께를 감소시키고, 상기 제2 감광패턴을 완전히 제거한다. 이어, 상기 제2 게이트전극의 상측으로부터 제2 불순물을 도핑하여 상기 NMOS 영역의 상기 실리콘층에 제2 도핑영역을 형성한다. 이어, 상기 제1 감광패턴을 제거한다. 마지막으로, 상기 제1 및 제2 도핑영역에 대응하여 소오스전극과 드레인전극을 형성한다.In the CMOS TFT substrate according to the above-described aspect of the present invention, first, an insulating layer and a metal layer are formed on a silicon layer divided into a PMOS region and an NMOS region, and the first gate electrode is etched by etching the metal layer in the PMOS region. Form. Subsequently, a first doped region is formed in the silicon layer of the PMOS region by doping a first impurity from an upper side of the first gate electrode. Subsequently, a first photosensitive pattern formed in the PMOS region and a second photosensitive pattern formed with a thickness thinner than the first photosensitive pattern are formed in a portion of the NMOS region on the metal layer using the semi-transmissive mask. Subsequently, the metal layer in the NMOS region is etched to form a second gate electrode. Subsequently, a portion of the first photosensitive pattern may be reduced in thickness through an ashing process, and the second photosensitive pattern may be completely removed. Subsequently, a second doped region is formed in the silicon layer of the NMOS region by doping a second impurity from an upper side of the second gate electrode. Subsequently, the first photosensitive pattern is removed. Finally, source and drain electrodes are formed corresponding to the first and second doped regions.

상기 절연층은 상기 실리콘층으로부터 순차적으로 적층된 제1 및 제2 무기절연막을 포함한다. 또한, 상기 제2 게이트전극을 형성하는 단계는 습식 식각 공정으로 진행하여 상기 제2 게이트전극의 양측에 언더컷 영역을 발생시킨다.The insulating layer includes first and second inorganic insulating layers sequentially stacked from the silicon layer. The forming of the second gate electrode may be performed by a wet etching process to generate undercut regions on both sides of the second gate electrode.

이에, 상기 제1 및 제2 감광패턴을 통해 상기 제2 무기절연막을 식각하여 상기 제2 게이트전극의 외곽보다 상기 언더컷 영역만큼 연장된 도핑조절 영역을 포함하는 게이트 절연막을 형성하는 단계를 더 포함할 수 있다.Thus, the method may further include etching the second inorganic insulating layer through the first and second photosensitive patterns to form a gate insulating layer including a doping control region extending by the undercut region than an outer edge of the second gate electrode. Can be.

이때, 상기 제2 도핑영역을 형성하는 단계에서는 상기 도핑조절 영역에 상기 제2 불순물이 저농도로 도핑된 저농도 도핑영역과 상기 도핑조절 영역의 외측에 상기 제2 불순물이 고농도로 도핑된 고농도 도핑영역이 형성된다.In the forming of the second doped region, a low concentration doping region in which the second impurity is lightly doped in the doping control region and a high concentration doping region in which the second impurity is heavily doped outside the doping control region are formed. Is formed.

한편, 상기 제1 불순물은 3족 이온이고, 상기 제2 불순물은 5족 이온인 것을 특징으로 한다.On the other hand, the first impurity is a Group III ion, the second impurity is characterized in that the Group 5 ions.

반면에, 상기 절연층은 하나의 무기절연막으로 이루어질 수 있다. 이때, 상기 제2 불순물을 도핑하여 상기 제2 도핑영역을 형성하는 단계는 상기 제2 게이트전극의 상측으로부터 상기 제2 불순물을 저농도로 도핑하는 단계, 상기 제2 게이트전극 상에 패터닝된 제3 감광패턴을 형성하는 단계 및 상기 제3 감광패턴의 상측으로부터 상기 제2 불순물을 고농도로 도핑하여 상기 제2 게이트전극의 양측에 대응되는 상기 실리콘층에 저농도 도핑영역을 형성하고, 상기 저농도 도핑영역의 외측에 고농도 도핑영역을 형성하는 단계를 포함한다. On the other hand, the insulating layer may be made of one inorganic insulating film. In this case, the doping of the second impurity to form the second doped region may include the step of doping the second impurity at a low concentration from an upper side of the second gate electrode, and a third photosensitive patterned pattern on the second gate electrode. Forming a pattern and forming a low concentration doped region in the silicon layer corresponding to both sides of the second gate electrode by doping the second impurity at a high concentration from an upper side of the third photosensitive pattern, and forming an outer side of the low concentration doped region. Forming a high concentration doped region in the.

이러한 CMOS TFT 기판 제조방법에 따르면, 반투과성 마스크를 이용하여 PMOS 영역의 전체를 커버하는 제1 감광패턴과 NMOS 영역의 금속층 상의 일부 영역에 제1 감광패턴보다 얇은 두께의 제2 감광패턴을 형성함으로써, 공정 진행 중 제2 불순물이 PMOS 영역으로 카운터 도핑되는 것을 방지할 수 있다.According to the CMOS TFT substrate manufacturing method, by using a semi-transmissive mask to form a first photosensitive pattern covering the entire PMOS region and a second photosensitive pattern having a thickness thinner than the first photosensitive pattern in some regions on the metal layer of the NMOS region, During the process, the second impurity may be prevented from being counter-doped to the PMOS region.

이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시예들을 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 CMOS TFT 기판을 나타낸 단면도이다.1 is a cross-sectional view illustrating a CMOS TFT substrate according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 CMOS TFT 기판(100)은 절연 기판(200), 차단층(300) 및 CMOS TFT(400)를 포함한다.Referring to FIG. 1, a CMOS TFT substrate 100 according to an embodiment of the present invention includes an insulating substrate 200, a blocking layer 300, and a CMOS TFT 400.

절연 기판(200)은 광을 투과시키기 위해 유리나 석영, 사파이어 등과 같은 투명한 재질로 이루어진 기판이다.The insulating substrate 200 is a substrate made of a transparent material such as glass, quartz, sapphire, or the like to transmit light.

차단층(300)은 절연 기판(200) 상에 형성된다. 차단층(300)은 실리콘산화물질로 이루어진다. 차단층(300)은 절연 기판(200) 내의 각종 불순물들이 CMOS TFT(400)로 침투하는 것을 방지한다.The blocking layer 300 is formed on the insulating substrate 200. The blocking layer 300 is made of silicon oxide. The blocking layer 300 prevents various impurities in the insulating substrate 200 from penetrating into the CMOS TFT 400.

CMOS TFT(400)는 차단층(300) 상에 형성된다. CMOS TFT(400)는 실리콘층(410), 게이트 절연층(420), 제1 게이트전극(430) 및 제2 게이트전극(440)을 포함한다. 실리콘층(410)은 차단층(300)과 접하며, 4족 원소인 실리콘(Si)으로 이루진다.The CMOS TFT 400 is formed on the blocking layer 300. The CMOS TFT 400 includes a silicon layer 410, a gate insulating layer 420, a first gate electrode 430, and a second gate electrode 440. The silicon layer 410 is in contact with the blocking layer 300 and is made of silicon (Si), which is a Group 4 element.

CMOS TFT(400)는 실리콘층(410)에 도핑되는 이온에 따라 PMOS TFT와 NMOS TFT로 구분된다. 여기서, PMOS TFT와 NMOS TFT는 서로 중첩되는 것이 아니고, 나란하게 형성되므로, PMOS 영역(PMOS)과 제2 MOS 영역(NMOS)으로 구분하여 설명하기로 한다. The CMOS TFT 400 is divided into a PMOS TFT and an NMOS TFT according to ions doped in the silicon layer 410. Here, since the PMOS TFT and the NMOS TFT are not overlapped with each other but are formed side by side, the PMOS TFT and the NMOS TFT will be described as being divided into a PMOS region and a second MOS region NMOS.

PMOS TFT는 PMOS 영역(PMOS)의 제1 채널 영역(NCA)에 대응되는 실리콘층(410)에 5족 이온이 도핑되고, NMOS TFT는 NMOS 영역(NMOS)의 제2 채널 영역(PCA)에 대응되는 실리콘층(410)에 3족 이온이 기본적으로, 도핑된다. The PMOS TFT is doped with group 5 ions in the silicon layer 410 corresponding to the first channel region NCA of the PMOS region PMOS, and the NMOS TFT corresponds to the second channel region PCA of the NMOS region NMOS. Group 3 ions are basically doped in the silicon layer 410.

여기서, 5족 이온은 일 예로, 인(P), 비소(As) 및 안티몬(Sb)을 포함하며, 4족의 실리콘에 비해 최외곽 전자가 하나 더 존재하므로, N으로 표기한다. 또한, 3족 이온은 일 예로, 붕소(B), 갈륨(Ga) 및 인듐(In)을 포함하며, 4족의 실리콘에 비해 최외곽 전자가 하나 부족하여 정공이 형성되므로, P로 표기한다.Here, the Group 5 ions include phosphorus (P), arsenic (As), and antimony (Sb), for example, and since there is one more outermost electron than the Group 4 silicon, it is designated as N. In addition, Group 3 ions include, for example, boron (B), gallium (Ga) and indium (In), and because of the lack of one of the outermost electrons compared to the Group 4 silicon, it is referred to as P.

게이트 절연층(420)은 PMOS 영역(PMOS)과 제2 MOS 영역(NMOS) 사이에 형성된다. 즉, 게이트 절연층(420)은 PMOS TFT와 NMOS TFT를 구분하는 역할을 한다. 또한, 게이트 절연층(420)은 제1 및 제2 채널 영역(NCA, PCA)에 대응하여 형성된다. The gate insulating layer 420 is formed between the PMOS region PMOS and the second MOS region NMOS. That is, the gate insulating layer 420 serves to distinguish between the PMOS TFT and the NMOS TFT. In addition, the gate insulating layer 420 is formed corresponding to the first and second channel regions NCA and PCA.

게이트 절연층(420)은 일 예로, 산화실리콘(SiO2)이나 질화실리콘(Si3N4)과 같은 무기물로 이루어진다. 이러한 게이트 절연층(420)은 두 개의 제1 및 제2 게이트 절연막(422, 424)으로 이루어진다. 이와 달리, 게이트 절연층(420)은 단층으로 이루어질 수도 있다.For example, the gate insulating layer 420 is formed of an inorganic material such as silicon oxide (SiO 2 ) or silicon nitride (Si 3 N 4 ). The gate insulating layer 420 is formed of two first and second gate insulating layers 422 and 424. Alternatively, the gate insulating layer 420 may be formed of a single layer.

제1 및 제2 게이트전극(430, 440)은 게이트 절연층(420) 상에서 각각 제1 및 제2 채널 영역(NCA, PCA)에 대응하여 형성된다. 제1 및 제2 게이트전극(430, 440)은 금속 재질로 이루어진다. 제1 및 제2 게이트전극(430, 440)은 제1 및 제2 채널 영역(NCA, PCA)에 대응되는 실리콘층(410)에 게이트 전압을 인가하는 역할을 한다.The first and second gate electrodes 430 and 440 are formed on the gate insulating layer 420 to correspond to the first and second channel regions NCA and PCA, respectively. The first and second gate electrodes 430 and 440 are made of a metal material. The first and second gate electrodes 430 and 440 serve to apply a gate voltage to the silicon layer 410 corresponding to the first and second channel regions NCA and PCA.

한편, 제1 게이트전극(430)의 양측에 대응되는 실리콘층(410)에는 제1 불순 물이 고농도로 도핑되어 제1 도핑영역(PD)이 형성된다. 또한, 제2 게이트전극(440)의 양측에 대응되는 실리콘층(410)에는 제2 불순물이 도핑되어 제2 도핑영역(ND)이 형성된다. 여기서, 제1 불순물은 3족 이온(P)을 의미하고, 제2 불순물은 5족 이온(N)을 의미하며, 동일한 참조 번호를 사용한다.Meanwhile, first impurities are heavily doped in the silicon layer 410 corresponding to both sides of the first gate electrode 430 to form a first doped region PD. In addition, a second dopant region ND is formed by doping a second impurity on the silicon layer 410 corresponding to both sides of the second gate electrode 440. Here, the first impurity means a group III ion (P), the second impurity means a group 5 ion (N), and the same reference numerals are used.

여기서, 제2 도핑영역(ND)은 제2 채널 영역(PCA)의 양측에 제2 불순물(N)이 저농도로 도핑된 저농도 도핑영역(NLDD)과 저농도 도핑영역(NLDD)의 외측에 제2 불순물(N)이 고농도로 도핑된 고농도 도핑영역(NHDD)으로 구분된다. 한편, 제1 도핑영역(PD)에는 전체적으로, 제1 불순물(P)이 고농도로 도핑된다. Here, the second doped region ND is formed of the lightly doped region NLDD and the lightly doped region NLDD in which the second impurity N is lightly doped on both sides of the second channel region PCA. (N) is divided into a high concentration doped region NHDD. Meanwhile, the first dopant P is heavily doped in the first doped region PD.

또한, CMOS TFT(400)는 실리콘층(410)과 제1 및 제2 게이트전극(430, 440) 상에 형성된 유기절연층(450), 제1 도핑영역(PD)에 전기적으로 연결된 제1 소오스전극(460)과 제1 드레인전극(470) 및 제2 도핑영역(ND)에 전기적으로 연결된 제2 소오스전극(480)과 제2 드레인전극(490)을 포함한다. 정확하게, 제2 소오스전극(480)과 제2 드레인 전극은 고농도 도핑영역(NHDD)에 연결된다. In addition, the CMOS TFT 400 may include a first source electrically connected to the silicon layer 410 and the organic insulating layer 450 and the first doped region PD formed on the first and second gate electrodes 430 and 440. The second source electrode 480 and the second drain electrode 490 are electrically connected to the electrode 460, the first drain electrode 470, and the second doped region ND. Accurately, the second source electrode 480 and the second drain electrode are connected to the heavily doped region NHDD.

이를 위해, 유기절연층(450)에는 콘택홀(452)이 형성된다. 또한, 제1 드레인전극(470)과 제2 소오스전극(480)은 CMOS TFT(400)의 특성상 서로 전기적으로 연결된다. To this end, a contact hole 452 is formed in the organic insulating layer 450. In addition, the first drain electrode 470 and the second source electrode 480 are electrically connected to each other due to the characteristics of the CMOS TFT 400.

도 2a 내지 도 2g는 도 1에 도시된 CMOS TFT 기판의 일 실시예에 따른 제조방법을 설명하기 위한 단면도들이다. 2A to 2G are cross-sectional views illustrating a method of manufacturing the CMOS TFT substrate shown in FIG. 1 according to an embodiment.

도 2a를 참조하면, 먼저, 절연 기판(200) 상에 차단층(300)을 형성한다. 이어, 차단층(300) 상에 PMOS 영역(PMOS)과 NMOS 영역(NMOS)으로 구분된 실리콘 층(410)을 형성한다. 이때, 실리콘층(410)에는 기본적으로, 5족 이온(N)가 도핑된다. 이에. NMOS 영역(NMOS)에는 3족 이온(P)이 추가적으로, 도핑된다. 즉, 실리콘층(410)의 PMOS 영역(PMOS)에는 5족 이온(N)가 도핑되고, NMOS 영역(NMOS)에는 3족 이온(P)이 도핑된다.Referring to FIG. 2A, first, a blocking layer 300 is formed on an insulating substrate 200. Subsequently, a silicon layer 410 divided into a PMOS region PMOS and an NMOS region NMOS is formed on the blocking layer 300. At this time, the silicon layer 410 is basically doped with Group 5 ions (N). Therefore. Group III ions P are additionally doped in the NMOS region NMOS. That is, the Group 5 ions N are doped in the PMOS region PMOS of the silicon layer 410, and the Group 3 ions P are doped in the NMOS region NMOS.

이어, 실리콘층(410) 상에 절연층(425)과 금속층(445)을 순차적으로 형성한다. 절연층(425)은 실리콘층(410)으로부터 순차적으로 적층된 두 개의 제1 및 제2 무기절연막(426, 427)으로 이루어진다. 이는, 추후에 NMOS 영역(NMOS)에 대응되는 실리콘층(410)에 제2 불순물(N)이 저농도로 도핑되는 저농도 도핑영역과 고농도로 도핑되는 고농도 도핑영역을 한번의 제2 불순물(N)의 도핑 공정을 통해 형성시키기 위해서이다. 여기서, 제1 무기절연막(426)은 질화실리콘(Si3N4)이고, 제2 무기절연막(427)은 산화실리콘(SiO2)일 수 있다.Subsequently, the insulating layer 425 and the metal layer 445 are sequentially formed on the silicon layer 410. The insulating layer 425 is composed of two first and second inorganic insulating layers 426 and 427 sequentially stacked from the silicon layer 410. This means that a low concentration doping region in which the second impurity N is doped with low concentration and a high concentration doping region in which the second impurity N is doped in the silicon layer 410 corresponding to the NMOS region NMOS is formed of one second impurity N. To form through a doping process. Here, the first inorganic insulating layer 426 may be silicon nitride (Si 3 N 4 ), and the second inorganic insulating layer 427 may be silicon oxide (SiO 2 ).

이어, PMOS 영역(PMOS)에서의 금속층(445)을 식각하여 제1 게이트전극(430)을 형성한다. 이때, 제1 게이트전극(430)은 제1 채널 영역(NCA)에 대응하여 형성된다. 이어, 제1 게이트전극(430)의 양측에 대응되는 실리콘층(410)에 제1 불순물(P)을 고농도로 도핑한다. 즉, 제1 불순물(P)을 도핑하여 실리콘층(410)에 제1 도핑영역(PD)을 형성한다. Subsequently, the metal layer 445 in the PMOS region PMOS is etched to form the first gate electrode 430. In this case, the first gate electrode 430 is formed corresponding to the first channel region NCA. Next, the first impurity P is heavily doped into the silicon layer 410 corresponding to both sides of the first gate electrode 430. That is, the first doped region PD is formed in the silicon layer 410 by doping the first impurity P.

이로써, PMOS 영역(PMOS)에 대응되는 실리콘층(410)은 제1 채널 영역(NCA)에 대응해서는 5족 이온(N)이 도핑되고, 그 양측의 제1 도핑영역(PD)에는 3족 이온(P)이 도핑된다. 즉, 제1 도핑영역(PD)의 양측에 도 1에 도시된 제1 소오스전극(460) 과 제1 드레인전극(470)을 전기적으로 연결시킴으로써, PMOS TFT의 기본 구조가 완성된다. 이때, NMOS 영역(NMOS)에 대응되는 금속층(445)은 그대로 유지된다.Accordingly, in the silicon layer 410 corresponding to the PMOS region PMOS, the group 5 ions N are doped in correspondence to the first channel region NCA, and the group 3 ions are formed in the first doped regions PD on both sides thereof. (P) is doped. That is, the basic structure of the PMOS TFT is completed by electrically connecting the first source electrode 460 and the first drain electrode 470 shown in FIG. 1 to both sides of the first doped region PD. In this case, the metal layer 445 corresponding to the NMOS region NMOS is maintained as it is.

도 2b를 참조하면, 절연층(425) 및 제1 게이트전극(430) 상에 전체적으로, 제1 두께(t1)를 갖는 제1 감광패턴(500)을 형성한다. 또한, 금속층(445)의 일부를 커버하면서 제1 두께(t1)보다 얇은 제2 두께(t2)를 갖는 제2 감광패턴(600)을 형성한다. 즉, 제1 감광패턴(500)은 PMOS 영역(PMOS)에 대응해서 형성되고, 제2 감광패턴(600)은 제1 감광패턴(500)과 이격되어 NMOS 영역(NMOS)의 일부에 대응해서 형성된다.Referring to FIG. 2B, a first photosensitive pattern 500 having a first thickness t1 is formed on the insulating layer 425 and the first gate electrode 430. In addition, a second photosensitive pattern 600 having a second thickness t2 that is thinner than the first thickness t1 while covering a portion of the metal layer 445 is formed. That is, the first photosensitive pattern 500 is formed to correspond to the PMOS region PMOS, and the second photosensitive pattern 600 is spaced apart from the first photosensitive pattern 500 to correspond to a portion of the NMOS region NMOS. do.

여기서, 제1 두께(t1)는 일 예로, 약 2㎛ 내지 약 2.5㎛이며, 바람직하게는 약 2.3㎛이다. 또한, 제2 두께(t2)는 일 예로, 약 1㎛ 내지 약 1.25㎛이며, 바람직하게는 약 1.15㎛이다. 이러한 제1 및 제2 감광패턴(500, 600)은 반투과성 마스크(700)를 통한 노광 공정을 통해 형성된다.Here, the first thickness t1 is, for example, about 2 μm to about 2.5 μm, and preferably about 2.3 μm. In addition, the second thickness t2 is, for example, about 1 μm to about 1.25 μm, and preferably about 1.15 μm. The first and second photosensitive patterns 500 and 600 are formed through an exposure process through the semi-transparent mask 700.

마스크(700)는 투명 기판(710) 상에 반투과층(720) 및 차광층(730)이 형성된 구조를 갖는다. 반투과층(720)은 약 30% 내지 약 60%의 투과율을 갖는다. 이를 통해, 제1 감광패턴(500)은 PMOS 영역(PMOS)에 대응해서 반투과층(720)과 차광층(730)이 개구되어 형성되고, 제2 감광패턴(600)은 NMOS 영역(NMOS)에 대응해서 차광층(730)만 개구되어 형성된다. 다시 말해, 제1 감광패턴(500)에 대응하는 투과율은 100%이고, 제2 감광패턴(600)에 대응되는 투과율은 약 30% 내지 약 60%이다.The mask 700 has a structure in which a transflective layer 720 and a light shielding layer 730 are formed on the transparent substrate 710. Transflective layer 720 has a transmittance of about 30% to about 60%. As a result, the first photosensitive pattern 500 is formed by opening the transflective layer 720 and the light blocking layer 730 corresponding to the PMOS region PMOS, and the second photosensitive pattern 600 is formed by the NMOS region NMOS. Correspondingly, only the light shielding layer 730 is opened and formed. In other words, the transmittance corresponding to the first photosensitive pattern 500 is 100%, and the transmittance corresponding to the second photosensitive pattern 600 is about 30% to about 60%.

여기서, 제1 및 제2 감광패턴(500, 600)은 마스크(700)로부터의 노광에 경화 되는 특징을 갖는다. 즉, 제1 및 제2 감광패턴(500, 600)의 모체가 되는 메인 감광패턴에 마스크(700)로부터 광을 투과하면 제1 감광패턴(500)에 대응해서는 전부 경화되고, 제2 감광패턴(600)에 대응해서는 상기의 투과율에 비례하여 일부만 경화된다. 이렇게 경화된 부분은 별도의 식각액을 통해서도 제거되지 않고 그대로 남아 결과적으로 도 2b에서의 제1 및 제2 감광패턴(500, 600)이 형성되는 것이다.Here, the first and second photosensitive patterns 500 and 600 may be cured by exposure from the mask 700. That is, when light is transmitted from the mask 700 to the main photosensitive patterns, which are the mothers of the first and second photosensitive patterns 500 and 600, the first photosensitive pattern 500 is completely cured to correspond to the first photosensitive pattern 500. 600), only a part is cured in proportion to the above transmittance. The cured portion is not removed even through a separate etching solution, and as a result, the first and second photosensitive patterns 500 and 600 of FIG. 2B are formed.

도 2c를 참조하면, 금속층(445)을 식각하여 제2 게이트전극(440)을 형성한다. 구체적으로, 제2 게이트전극(440)은 제2 채널 영역(PCA)에 대응해서 형성된다. 이때의 식각 공정은 습식 식각 방식으로 진행된다.Referring to FIG. 2C, the metal layer 445 is etched to form the second gate electrode 440. In detail, the second gate electrode 440 is formed to correspond to the second channel region PCA. At this time, the etching process is performed by a wet etching method.

습식 식각 방식은 건식 식각 방식과는 달리, 식각 용액을 사용함으로써, 언더컷 영역(under cut, UCA)이 발생된다. 언더컷 영역(UCA)은 식각 용액이 제2 감광패턴(600)의 하부로 침투함으로써, 제2 감광패턴(600)과 제2 게이트전극(440) 사이에 단차를 형성시킨다. 이러한 습식 식각 공정은 등방성 특징을 갖는다.Unlike the dry etching method, the wet etching method uses an etching solution to generate an under cut area (UCA). In the undercut region UCA, an etching solution penetrates into the lower portion of the second photosensitive pattern 600, thereby forming a step between the second photosensitive pattern 600 and the second gate electrode 440. This wet etching process has isotropic characteristics.

도 2d를 참조하면, 제2 무기절연막(427)을 제1 및 제2 감광패턴(500, 600)을 통해 식각하여 제1 게이트 절연막(422)을 형성한다. 여기서, 식각 공정은 건식 식각 방식을 통해 이루어진다. Referring to FIG. 2D, the second inorganic insulating layer 427 is etched through the first and second photosensitive patterns 500 and 600 to form the first gate insulating layer 422. Here, the etching process is performed through a dry etching method.

이와 같은 식각 공정을 통하면, 제2 감광패턴(600)과 제2 게이트전극(440) 사이에 형성된 도 2c의 언더컷 영역(UCA)만큼 제1 게이트 절연막(422)에는 도핑조절 영역(DA)이 형성된다. 구체적으로, 도핑조절 영역(DA)은 제1 게이트 절연막(422) 중 제1 게이트전극(440)의 외곽보다 언더컷 영역(UCA)만큼 연장된 영역이다.Through the etching process, the doping control region DA is formed in the first gate insulating layer 422 as much as the undercut region UCA of FIG. 2C formed between the second photosensitive pattern 600 and the second gate electrode 440. Is formed. In detail, the doping control area DA is an area of the first gate insulating layer 422 that extends by an undercut area UCA than an outer edge of the first gate electrode 440.

도 2e를 참조하면, 제1 및 제2 감광패턴(500, 600)을 동일한 두께로 에싱(ashing)한다. 에싱은 일반적인 식각 공정과 유사한 특징을 가지며, 단지 감광패턴의 재질 특성상 에싱이라는 용어를 사용한다. 에싱 공정에도 식각 공정과 같이, 건식 방식과 습식 방식이 포함된다. Referring to FIG. 2E, the first and second photosensitive patterns 500 and 600 are ashed to the same thickness. Ashing has similar characteristics to the general etching process, and only the term ashing is used due to the material property of the photosensitive pattern. Like the etching process, the ashing process includes dry and wet methods.

이로써, 제2 감광패턴(600)은 전부 제거하면서, 제1 감광패턴(500)은 제3 두께(t3)만큼 남겨둔다. 여기서, 제3 두께(t3)는 약 1㎛ 내지 약 1.5㎛이며, 바람직하게는 1.25㎛이다. As a result, all of the second photosensitive pattern 600 is removed while leaving the first photosensitive pattern 500 by the third thickness t3. Here, the third thickness t3 is about 1 µm to about 1.5 µm, and preferably 1.25 µm.

도 2f를 참조하면, 제2 게이트전극(440)의 상측으로부터 제2 불순물(N)을 도핑하여 제2 도핑영역(ND)를 형성한다. 구체적으로, 제2 불순물(N)은 고농도로 도핑한다.Referring to FIG. 2F, the second doped region ND is formed by doping the second impurity N from the upper side of the second gate electrode 440. Specifically, the second impurity N is doped at a high concentration.

이러면, 도핑조절 영역(DA)의 외측에는 제2 불순물(N)이 고농도로 도핑된 고농도 도핑영역(NHDD)이 형성되고, 도핑조절 영역(DA)에는 고농도 도핑영역(NHDD)보가 상대적으로 적은 농도로 도핑된 저농도 도핑영역(NLDD)이 형성된다. 이는, 도핑조절 영역(DA)에서 제1 게이트 절연막(422)과 제1 무기절연막(426)이 중첩된 구조를 가지기 때문이다.In this case, a high concentration doping region NHDD is formed on the outside of the doping control region DA with a high concentration of the second impurity N, and a relatively low concentration doping region NHDD beam is formed in the doping control region DA. A lightly doped region NLDD doped with is formed. This is because the first gate insulating layer 422 and the first inorganic insulating layer 426 overlap each other in the doping control region DA.

이와 같이, 제2 도핑영역(ND)을 고농도 도핑영역(HLDD)과 저농도 도핑영역(NLDD)으로 구분하는 이유는 저농도 도핑영역(NLDD)이 고농도 도핑영역(HLDD)과 제2 채널 영역(PCA) 사이에서 소정의 저항 역할을 하기 위해서이다. 즉, 제2 게이트전극(440)의 게이트 전압에 의한 상기 사이의 전류 흐름이 보다 안정적이면서 정밀하게 이루어지도록 하기 위해서이다.As such, the reason for dividing the second doped region ND into the high concentration doping region HLDD and the low concentration doping region NLDD is that the low concentration doping region NLDD is a high concentration doping region HLDD and the second channel region PCA. This is to serve as a predetermined resistance between. That is, the current flow therebetween by the gate voltage of the second gate electrode 440 is made to be more stable and accurate.

이때, PMOS 영역에 대응해서는 제1 감광패턴(500)이 그대로 유지된다. 이에 따라, 제2 불순물(P)이 고농도로 도핑될 때, 제1 불순물(N)이 도핑된 PMOS 영역(PMOS)의 제1 도핑영역(PD)으로 카운터 도핑되는 것을 방지할 수 있다. 즉, 카운터 도핑으로 인한 PMOS TFT의 기능 열화를 방지할 수 있다.At this time, the first photosensitive pattern 500 is maintained as it corresponds to the PMOS region. Accordingly, when the second impurity P is heavily doped, it is possible to prevent the first impurity N from being counter-doped to the first doped region PD of the doped PMOS region PMOS. That is, the functional deterioration of the PMOS TFT due to counter doping can be prevented.

도 2g를 참조하면, PMOS 영역(PMOS)에 대응하여 형성된 제1 감광패턴(500)을 제거한다. 이때, 제1 감광패턴(500)을 제거하는 공정은 도 2e에서 언급한 에싱 방식을 사용할 수 있다.Referring to FIG. 2G, the first photosensitive pattern 500 formed corresponding to the PMOS region PMOS is removed. In this case, the process of removing the first photosensitive pattern 500 may use the ashing method mentioned in FIG. 2E.

이후, 도 1에서와 같이 제1 무기절연막(426)을 식각하여 제2 게이트 절연막(424)을 형성하고, 제1 도핑영역(PD)에 대응해서 제1 소오스전극(460)과 제1 드레인전극(470) 및 제2 도핑영역(ND)에 대응해서 제2 소오스전극(480)과 제2 드레인전극(490)을 형성함으로써, CMOS TFT 기판(100)은 완성된다.Thereafter, as shown in FIG. 1, the first inorganic insulating layer 426 is etched to form a second gate insulating layer 424, and the first source electrode 460 and the first drain electrode correspond to the first doped region PD. The CMOS TFT substrate 100 is completed by forming the second source electrode 480 and the second drain electrode 490 corresponding to the 470 and the second doped region ND.

도 3a 및 도 3b는 도 1에 도시된 CMOS TFT 기판의 다른 실시예에 따른 제조방법을 설명하기 위한 단면도들이다.3A and 3B are cross-sectional views illustrating a method of manufacturing a CMOS TFT substrate in accordance with another embodiment of FIG. 1.

본 실시예에서, CMOS TFT 기판은 절연층의 무기절연막 수와 제2 도핑영역의 저농도 도핑영역과 고농도 도핑영역을 형성하는 방법 외에는 도 2a 내지 도 2g에서 설명한 방법과 동일하므로, 동일한 참조 번호를 사용하며, 그 중복되는 상세한 설명은 생략하기로 한다.In this embodiment, the CMOS TFT substrate is the same as the method described with reference to FIGS. 2A to 2G except for the number of inorganic insulating films of the insulating layer, the method of forming the low concentration doping region and the high concentration doping region of the second doping region, and therefore the same reference numerals are used. The overlapping detailed description will be omitted.

도 3a를 참조하면, 제2 게이트전극(440)의 상측으로부터 제2 불순물(N)을 제2 도핑영역(ND) 전체에 대하여 저농도로 도핑한다. 이때, 절연층(428)은 기본적으 로, 하나의 무기절연막으로 이루어진다. 즉, 절연층(428)은 질화실리콘(Si3N4) 및 산화실리콘(SiO2) 중 어느 하나일 수 있다.Referring to FIG. 3A, the second impurity N is doped at low concentration with respect to the entire second doped region ND from the upper side of the second gate electrode 440. At this time, the insulating layer 428 basically consists of one inorganic insulating film. That is, the insulating layer 428 may be any one of silicon nitride (Si 3 N 4 ) and silicon oxide (SiO 2 ).

또한, NMOS 영역(NMOS)에 대해서 절연층(428)을 식각하여 게이트 절연막(423)을 형성한다. 게이트 절연막(423)은 제2 채널 영역(PCA)에 대응해서 형성된다.In addition, the insulating layer 428 is etched into the NMOS region NMOS to form a gate insulating layer 423. The gate insulating layer 423 is formed corresponding to the second channel region PCA.

도 3b를 참조하면, 제2 게이트전극(440)이 포함되도록 패터닝된 제3 감광패턴(800)을 형성한다. 제3 감광패턴(800)은 제1 감광패턴(500)과 이격되도록 형성한다. 이어, 제3 감광패턴(800)의 상측으로부터 제2 불순물(N)을 고농도로 도핑한다. Referring to FIG. 3B, a third photosensitive pattern 800 patterned to include the second gate electrode 440 is formed. The third photosensitive pattern 800 is formed to be spaced apart from the first photosensitive pattern 500. Subsequently, the second impurity N is heavily doped from the upper side of the third photosensitive pattern 800.

이로써, 제2 도핑영역(ND)은 제3 감광패턴(800)에 의해 저농도 도핑영역(NLDD)과 고농도 도핑영역(NHDD)으로 구분될 수 있다. 즉, 제2 채널 영역(PCA)에 인접하게는 제3 감광패턴(800)에 의해 가려져 저농도의 도핑이 그대로 유지되어 저농도 도핑영역(NLDD)이 형성되고, 고농도 도핑에 노출된 영역은 저농도 도핑에 추가 도핑되어 고농도 도핑영역(NHDD)이 형성된다.Thus, the second doped region ND may be divided into the lightly doped region NLDD and the heavily doped region NHDD by the third photosensitive pattern 800. That is, the low concentration doping is maintained by the third photoresist pattern 800 adjacent to the second channel region PCA so that the low concentration doping region NLDD is formed, and the region exposed to the high concentration doping is exposed to the low concentration doping. It is further doped to form a highly doped region (NHDD).

이때, PMOS 영역(PMOS)에는 제1 감광패턴(500)이 그대로 유지되어 제2 불순물(N)이 제1 도핑영역(PD)으로 카운터 도핑되는 것을 방지할 수 있다.In this case, the first photosensitive pattern 500 may be maintained in the PMOS region PMOS to prevent the second impurity N from being counter-doped to the first doped region PD.

이와 같은 CMOS TFT 기판 제조방법에 따르면, 반투과성 마스크를 이용하여 제1 게이트전극 상에서 PMOS 영역에 형성된 제1 감광패턴 및 NMOS 영역의 금속층 상에서 제1 감광패턴과 이격되며 상기 제1 감광패턴보다 얇은 두께의 제2 감광패턴을 형성함으로써, NMOS 영역에서 제2 불순물을 도핑시, 제1 도핑영역으로 카운터 도핑되는 것을 방지할 수 있다. 이로써, 카운터 도핑에 의해 PMOS TFT의 기능이 열화되는 것을 방지할 수 있다.According to the CMOS TFT substrate manufacturing method, the first photosensitive pattern formed in the PMOS region on the first gate electrode and the first photosensitive pattern spaced apart from the first photosensitive pattern on the metal layer of the NMOS region by using a semi-transmissive mask is thinner than the first photosensitive pattern. By forming the second photosensitive pattern, when the second impurity is doped in the NMOS region, counter doping into the first doped region can be prevented. This can prevent the function of the PMOS TFTs from being deteriorated by counter doping.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. Although the detailed description of the present invention has been described with reference to the preferred embodiments of the present invention, those skilled in the art or those skilled in the art will have the idea of the present invention described in the claims to be described later. It will be understood that various modifications and variations can be made in the present invention without departing from the scope of the present invention.

Claims (8)

PMOS 영역과 NMOS 영역으로 구분된 실리콘층 상에 절연층과 금속층을 형성하고, 상기 PMOS 영역에서의 상기 금속층을 식각하여 제1 게이트전극을 형성하는 단계;Forming an insulating layer and a metal layer on a silicon layer divided into a PMOS region and an NMOS region, and etching the metal layer in the PMOS region to form a first gate electrode; 상기 제1 게이트전극의 상측으로부터 제1 불순물을 도핑하여 상기 PMOS 영역의 상기 실리콘층에 제1 도핑영역을 형성하는 단계;Doping a first impurity from an upper side of the first gate electrode to form a first doped region in the silicon layer of the PMOS region; 상기 반투과성 마스크를 이용하여 상기 PMOS 영역에 형성되는 제1 감광패턴 및 상기 NMOS 영역의 상기 금속층 상의 일부 영역에 상기 제1 감광패턴보다 얇은 두께로 형성되는 제2 감광패턴을 형성하는 단계;Forming a first photosensitive pattern formed in the PMOS region and a second photosensitive pattern formed having a thickness thinner than the first photosensitive pattern in a portion of the NMOS region on the metal layer using the semi-transmissive mask; 상기 NMOS 영역에서의 상기 금속층을 식각하여 제2 게이트전극을 형성하는 단계;Etching the metal layer in the NMOS region to form a second gate electrode; 에싱 공정을 통하여 상기 제1 감광패턴의 일부 두께를 감소시키고, 상기 제2 감광패턴을 완전히 제거하는 단계;Reducing a portion of the thickness of the first photosensitive pattern through an ashing process and completely removing the second photosensitive pattern; 상기 제2 게이트전극의 상측으로부터 제2 불순물을 도핑하여 상기 NMOS 영역의 상기 실리콘층에 제2 도핑영역을 형성하는 단계; Doping a second impurity from an upper side of the second gate electrode to form a second doped region in the silicon layer of the NMOS region; 상기 제1 감광패턴을 제거하는 단계; 및Removing the first photosensitive pattern; And 상기 제1 및 제2 도핑영역에 대응하여 소오스전극과 드레인전극을 형성하는 단계를 포함하는 CMOS 박막트랜지스터 기판 제조방법. And forming a source electrode and a drain electrode corresponding to the first and second doped regions. 제1항에 있어서, 상기 절연층은 상기 실리콘층으로부터 순차적으로 적층된 제1 및 제2 무기절연막을 포함하는 것을 특징으로 하는 CMOS 박막트랜지스터 기판 제조방법. The method of claim 1, wherein the insulating layer comprises first and second inorganic insulating layers sequentially stacked from the silicon layer. 제2항에 있어서, 상기 제2 게이트전극을 형성하는 단계는 습식 식각 공정으로 진행하여 상기 제2 게이트전극의 양측에 언더컷 영역을 발생시키는 것을 특징으로 하는 CMOS 박막트랜지스터 기판 제조방법. The method of claim 2, wherein the forming of the second gate electrode is performed by a wet etching process to generate undercut regions on both sides of the second gate electrode. 제3항에 있어서, 상기 제1 및 제2 감광패턴을 통해 상기 제2 무기절연막을 식각하여 상기 제2 게이트전극의 외곽보다 상기 언더컷 영역만큼 연장된 도핑조절 영역을 포함하는 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 박막트랜지스터 기판 제조방법. 4. The method of claim 3, wherein the second inorganic insulating layer is etched through the first and second photosensitive patterns to form a gate insulating layer including a doping control region extending by the undercut region from the periphery of the second gate electrode. CMOS thin film transistor substrate manufacturing method further comprising. 제4항에 있어서, 상기 제2 도핑영역을 형성하는 단계에서는 상기 도핑조절 영역에 상기 제2 불순물이 저농도로 도핑된 저농도 도핑영역과 상기 도핑조절 영역의 외측에 상기 제2 불순물이 고농도로 도핑된 고농도 도핑영역이 형성되는 것을 특징으로 하는 CMOS 박막트랜지스터 기판 제조방법. 5. The method of claim 4, wherein the forming of the second doped region comprises a lightly doped region in which the second impurity is lightly doped in the doping control region and a high concentration of the second impurity outside the doping control region. A method for manufacturing a CMOS thin film transistor substrate, characterized in that a high concentration doped region is formed. 제1항에 있어서, 상기 제1 불순물은 3족 이온이고, 상기 제2 불순물은 5족 이온인 것을 특징으로 하는 CMOS 박막트랜지스터 기판 제조 방법.The method of claim 1, wherein the first impurity is a Group 3 ion, and the second impurity is a Group 5 ion. 제1항에 있어서, 상기 절연층은 하나의 무기절연막으로 이루어진 것을 특징으로 하는 CMOS 박막트랜지스터 기판 제조방법. The method of claim 1, wherein the insulating layer is formed of one inorganic insulating layer. 제7항에 있어서, 상기 제2 불순물을 도핑하여 상기 제2 도핑영역을 형성하는 단계는The method of claim 7, wherein the forming of the second doped region by doping the second impurity comprises 상기 제2 게이트전극의 상측으로부터 상기 제2 불순물을 저농도로 도핑하는 단계;Doping the second impurity at a low concentration from an upper side of the second gate electrode; 상기 제2 게이트전극 상에 패터닝된 제3 감광패턴을 형성하는 단계; 및Forming a patterned third photosensitive pattern on the second gate electrode; And 상기 제3 감광패턴의 상측으로부터 상기 제2 불순물을 고농도로 도핑하여 상기 제2 게이트전극의 양측에 대응되는 상기 실리콘층에 저농도 도핑영역을 형성하고, 상기 저농도 도핑영역의 외측에 고농도 도핑영역을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 박막트랜지스터 기판 제조 방법.Doping the second impurity at a high concentration from the upper side of the third photosensitive pattern to form a low concentration doped region in the silicon layer corresponding to both sides of the second gate electrode, and a high concentration doped region outside the low concentration doped region CMOS thin film transistor substrate manufacturing method comprising the step of.
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