KR20080031995A - 발광관 어레이의 구동 방법 - Google Patents

Abstract

본 발명은 전면(前面) 기판과 배면(背面) 기판 사이에 끼워진 발광관의 내벽(內壁)에 형광체층이 배치되는 동시에 방전 가스가 봉입(封入)되고, 상기 전면 기판과 상기 배면 기판에 상기 발광관 내부에 방전을 발생시키기 위한 복수의 전극을 형성한, ADS 서브필드 방식의 구동을 갖는 발광관 어레이에서는, 방전 공간의 넓이가 플라스마 디스플레이 패널과 비교하여 현격하게 넓은 것이나, 발광관에서 방전 공간이 구획되어 있는 것으로 인해, 방전 미스가 발생하여 발광되어야 할 셀이 발광되지 않는다는 문제가 있었다. 발명자는 상기와 같은 구조를 갖고, ADS 서브필드 방식의 구동을 행하는 발광관 어레이의 구동 방법에서, 서스테인 기간의 최초의 펄스의 전위 및 인가 시간인 폭을 연구함으로써 방전 미스를 방지하는 구동 방법을 발명했다.

전면 기판, 배면 기판, 형광체층, 내벽, 발광관

Description

발광관 어레이의 구동 방법{METHOD OF DRIVING ARC TUBE ARRAY}

본 발명은 복수의 가늘고 긴 발광관을 병렬 설치하고, 발광관 내부에 방전을 발생시킴으로써 표시를 행하는 발광관 어레이에 대하여, 표시 품질이 높은 표시를 실현하기 위한 구동 방법에 관한 것이다.

본 발명의 배경으로서, 우선, 발광관 어레이의 현재의 주류로 되어 있는 구성을, 도 1을 참조하면서 설명한다. 발광관 어레이(1)는 전면(前面) 기판(11)과 배면(背面) 기판(12) 사이에 복수의 발광관(13)을 삽입한 구조이고, 전면 기판(11)에는, 복수의 표시 전극(14x)과 표시 전극(14y)이 배치되어 있다. 이 표시 전극(14x, 14y)은 쌍으로 이루어지고, 이 쌍으로 이루어진 전극 사이에서 면 방전을 발생시키는 역할을 갖는다.

배면 기판(12)에는, 전면 기판(11)에 설치된 표시 전극(14x)과 직교하는 방향으로 복수의 어드레스 전극(15)이 형성되어 있다. 발광관(13)의 내부에는, 표시 전극(14x, 14y)과 대향하는 내벽 측에 도 1에는 도시하지 않은 MgO막의 보호층(도 2의 부호 21)이 형성되고, 발광관(13)의 배면 기판(12) 측의 내벽에는 도 1에는 도시하지 않은 형광체층(도 2의 부호 22)이 설치되어 있다. 형광체층은 발광관(13) 마다 적색, 녹색, 청색의 형광체가 도포되어 있다. 형광체는 발광관(13)과는 별개 의 보드(board)(도 2의 부호 23)라는 가늘고 긴 부재에 미리 도포된 후, 발광관(13) 내에 삽입되는 경우도 있다. 또한, 발광관(13)은 양쪽 단부(端部)가 밀봉되고, 방전 공간으로 되는 내부에는 Ne-Xe 가스가 봉입(封入)되어 있다.

도 2에, 발광관(13)의 길이 방향으로 자른 단면으로부터 본 방전 공간(발광 영역 또는 셀이라고도 함)의 방전 시의 모습을 나타낸다. 인접하는 2개의 표시 전극(14x, 14y)에 전압을 인가함으로써, 발광관(13) 내의 영역(셀)에 방전(24)이 생기고, 방전 공간에 봉입된 Xe가 여기(勵起)되며, 진공 자외선(25)을 방출한다. 발광관(13)의 보드(23) 상(上)에 미리 도포된 형광체(22)에 진공 자외선(25)이 조사됨으로써 가시광(26)을 발(發)한다. 이와 같이, 발광관(13) 내의 방전 공간(발광 영역)인 셀에 대응하는 표시 전극쌍(14)에 전압을 인가함으로써 진공 자외선(25)을 제어하여 가시광(26)을 발함으로써, 디스플레이로서 동작한다.

상술한 구조를 갖는 발광관 어레이(1)의 구동 방법은, 일반적으로는 플라스마 디스플레이 패널의 구동 방법과 동일한 방법이 사용되어 왔다. 주류로 되는 구동 방법을, 도 3을 참조하면서 설명한다. 계조 표시를 실현하기 위해 일반적으로 사용되는 ADS 서브필드 방식의 구동을 행할 때, 도 3에 나타낸 어드레스 기간(Ta)에서는 표시 전극(14y)을 차례로 스캔하면서 어드레스 전극(15)을 라인 앳 어 타임(line-at-a-time) 방식으로 선택 구동하고, 서스테인 기간(Ts)에서는 표시 전극쌍(14)에 일제히 교번(交番) 유지 펄스를 공급하여 표시를 행하는 구동 방법이다. 즉, 도 3 중 Tr은 리셋 기간이라는 것이고, 표시 전극(14y) 또는 어드레스 전극(15) 상의 벽전하(壁電荷) 양을 적절한 양으로 조절하는 역할을 한다.

본 발명은 발광관 어레이를 구동할 때의 상기 서스테인 기간에서 방전 미스를 방지하는 구동 방법이다. 발광관 어레이에서의 방전 미스의 발생 원인을 발명자들이 발견하고, 그 원인을 해결하는 방법을 이하에 서술한다.

우선, 발광관 어레이(1)와 종래의 플라스마 디스플레이 패널의 방전 공간의 공간 넓이의 비교에 대해서 설명한다. 우선, 표시 공간의 폭에 대해서 검토한다. 표시 공간의 폭에 상당하는 플라스마 디스플레이 패널의 격벽 사이는 일반적으로 80㎚ 내지 500㎚이고, 발광관 어레이(1)에서의 표시 공간의 폭에 상당하는 각 발광관(13)의 가로 폭은 일반적으로는 0.5㎜ 내지 5㎜이다. 표시 공간의 깊이 방향 길이인 표시 전극 사이는 플라스마 디스플레이 패널에서는 대략 200㎚ 내지 1500㎚이고, 발광관 어레이(1)에서는 대략 0.8㎜ 내지 10㎜이다. 실제로는, 방전이 확장되는 깊이 방향 길이는 표시 전극 사이로 한정되는 것은 아니지만, 상대 비교를 위해 이번에는 표시 전극 사이만을 채용하고 있다. 또한, 표시 공간의 높이에 상당하는 플라스마 디스플레이 패널의 격벽 높이는 80㎚ 내지 200㎚이고, 발광관 어레이(1)의 각 발광관(13)의 높이는 0.3㎜ 내지 5㎜이다.

이에 따라, 표시 공간의 폭에 대해서는 발광관 어레이(1)가 플라스마 디스플레이의 약 6천 배 내지 약 1만 배의 크기, 표시 공간의 깊이에 대해서는 발광관 어레이(1)가 약 4천 배 내지 약 7천 배의 크기, 표시 공간의 높이에 대해서는 발광관 어레이(1)가 약 4천 배 내지 약 2만 5천 배의 크기를 갖는 것을 알 수 있다. 이것들로부터 계산하면, 발광관 어레이(1)의 방전 공간의 공간 넓이는 실질적으로 일반적인 플라스마 디스플레이 패널의 방전 공간의 넓이의 수백억 배가 된다.

이와 같이 방전 공간의 공간 넓이가 플라스마 디스플레이 패널의 수백억 배에 이르는 발광관 어레이(1)를 구동할 때에, 플라스마 디스플레이 패널과 동일한 구동 방법으로는, 발광(방전)시키기 원하는 방전 공간임에도 불구하고 발광(방전)되지 않는 방전 미스가 생기는 경우가 있었다. 발명자들이 이 원인을 추구(追究)한 결과, 주로 2개의 원인을 발견할 수 있었다.

우선, 첫 번째 원인은 방전 공간 내에서의 전하 밀도의 차이이다. 방전 공간의 공간 넓이가 플라스마 디스플레이 패널보다도, 매우 넓게 형성되어 있음에도 불구하고, 발광관 어레이(1)의 인가 전압은 플라스마 디스플레이의 인가 전압의 겨우 1.1배 내지 2배이다. 발광관 어레이(1)에 플라스마 디스플레이 패널의 인가 전압의 2배 이상의 전압을 인가하는 것은 전압을 인가할 드라이버의 성능면이나 안전성 면에서 바람직하지 않다. 또한, 전력 절약화를 목표로 하여 인가 전압을 작게 하는 방향으로 진행되고 있고, 높은 전압을 인가하지 않고 표시 품질이 좋은 표시 장치가 요구되고 있다. 이와 같이 방전 공간의 공간 넓이와 비교하여 인가되는 전압이 낮기 때문에, 당연히 방전 후의 방전 공간 내의 전계 밀도는 플라스마 디스플레이 패널의 방전 후의 전계 밀도보다도 상당히 작아지게 된다.

다음으로, 이 전계 밀도가 작아지는 것이 표시 품질을 저하시키는 원인이 되는 것을 설명한다. 일반적으로 사용되는 ADS 서브필드 방식의 구동을 행할 때에, 발광관 어레이(1)의 구동에서의 어드레스 기간에서는, 발광 대상으로 되는 방전 공간(셀)에 벽전하를 축적하기 위해, 발광 대상으로 되는 방전 공간에만 방전(어드레스 방전이라고 함)을 발생시킨다. 그러나, 발광관 어레이(1)에서는, 상술한 바와 같이 방전 공간 내의 전계 밀도가 작기 때문에, 어드레스 방전에 의해 발생한 하전(荷電) 입자가 발광관(13)의 내벽에 축적되기 어렵다. 즉, 하전 입자가 벽전하가 되기 어려운 구성으로 되어 있다. 이것에 의해, 충분한 벽전하가 축적되지 않은 발광 대상 방전 공간(셀)은 다음 서스테인 기간에서 표시 전극에 전압을 인가해도 방전에 충분한 전위가 구비되어 있지 않기 때문에 방전 발광되지 않는 경우가 있었다.

또한, 서스테인 기간에서도, 면 방전을 시키는 표시 전극쌍(14)에 대하여 방전에 충분한 전압이 인가되어 있지 않은 기간(인터벌 기간 또는 휴지(休止) 기간이라고도 함)에서, 방전 공간 중에 떠도는 많은 하전 입자와 내벽에 축적된 일부의 벽전하에서 미소한 방전이 발생하고, 다음 방전을 위한 벽전하가 일부 소실되게 되는 경우가 있었다. 이에 따라, 본래, 축적되어야 할 충분한 벽전하의 양에는 미치지 않고, 발광되어야 할 방전 공간(셀)이 다음 표시 전극쌍으로의 전압 인가 시(서스테인 펄스 인가 시)에서 방전되지 않는다(발광되지 않는다)는 문제가 있었다.

다음으로, 두 번째 원인에 대해서 설명한다. 두 번째 원인에 대해서는, 색이 상이한 형광체를 도포한 발광관에 의해, 형광체 재료의 특성이 원인으로 방전 개시 전압이 상이하게 되는 것이다. 이에 따라, 방전시키기 위해 동일한 전압을 인가해도, 도포된 형광체 재료에 의해 방전하는 공간과 방전하지 않는 공간이 나타나는 것을 알 수 있었다. 그러나, 형광체 재료는 플라스마 디스플레이 패널에서도 동일한 재료를 사용하고 있다. 플라스마 디스플레이 패널에서는 형광체 재료에 의한 방전 미스가 생기기 어렵고, 발광관 어레이에서는 형광체 재료에 의한 방전 미스가 생기기 쉬운 원인을 발명자들은 발견할 수 있었다.

도 4를 참조하면서 그 원인을 설명한다. 도 4는 플라스마 디스플레이 패널의 방전 공간을 격벽의 길이 방향으로 직교하도록 자른 단면의 일부를 나타낸 것이다. 도 4에 나타낸 바와 같이, 전면(前面) 기판(41)과 배면(背面) 기판(42)이 복수의 격벽(43)을 삽입하고, 격벽(43)과 격벽(43) 사이에 형광체(44R, 44G, 44B)가 도포된 구조로 되어 있다. 격벽(43)의 제조 방법으로서는, 다양한 것이 존재하지만, 일반적으로는, 저융점 유리 등의 배면 기판(42)의 원형(元型)에 절삭 가공을 실시함으로써 요철을 형성하여 볼록부를 격벽으로 하는 방법이나, 평면을 갖는 배면 기판(42)에 격벽 재료를 인쇄에 의해 배면 기판(42) 상에 형성하는 방법 등이 알려져 있다. 그러나, 어떤 방법을 채용해도, 모든 격벽(43)이 완전히 동일한 높이를 갖도록 제조하는 것은 정밀도 상 곤란하고, 실제로는 가장 높은 높이를 갖는 몇 개의 격벽(43)이 전면 기판(41)을 지지하고 있는 것이 명백해졌다. 따라서, 실제의 플라스마 디스플레이 패널에는, 도 4에 나타낸 바와 같이, 인접하는 격벽(43)에서 미소한 높이의 차이가 있고, 따라서, 낮은 격벽(43)과 전면 기판 사이에는 근소한 간극(間隙)(b)이 보여지는 것을 알 수 있었다.

다음으로, 발광관 어레이(1)의 방전 공간을 발광관(13)의 길이 방향으로 직교하는 방향으로 자른 단면의 일부를 도 5에 나타낸다. 도 5에 나타낸 바와 같이, 전면 기판(11)과 배면 기판(12)이 그들 사이에 복수의 발광관(13)을 삽입하고, 각각의 발광관(13)의 내벽의 배면 기판(12) 측에 형광체(22R, 22G, 22B)가 도포된 구조로 되어 있다. 발광관 어레이(1)의 발광관(13)은 유리를 신장(伸張)하여 제조하기 때문에, 정밀도 상의 문제에 의해, 높이의 차이가 도 4와 같이 존재하는 경우가 있지만, 전면 기판(11)이 휘는 성질을 갖는 기판으로 함으로써, 전면 기판(11)과 발광관(13)의 간극은 실질적으로 존재하지 않는다.

도 4와 도 5를 비교하면 알 수 있는 바와 같이, 도 4에서 나타낸 바와 같은 플라스마 디스플레이 패널의 방전 공간에서는, 도면 중 횡 방향(실제로는 표시 전극의 길이 방향)은 격벽을 가로질러 인접하는 방전 공간으로 통하는 간극(b)이 존재하는 것에 대해, 도 5에서 나타낸 바와 같은 발광관 어레이의 방전 공간의 경우에는, 도면 중 횡 방향(실제로는 표시 전극의 길이 방향)은 발광관(13)의 벽에 의해 완전히 이간되어 있다.

다음으로, 이 구조의 차이에서의 방전 미스의 차이에 대해서 도 6과 도 7을 참조하면서 설명한다. 도 6은 플라스마 디스플레이 패널에서의 방전 발생 직후의 모습을 도 4에서 나타낸 단면과 동일한 방향으로부터 본 도면이고, 도 7은 발광관 어레이에서의 방전 발생 직후의 모습을 도 5에서 나타낸 단면과 동일한 방향으로부터 본 도면이다. 각 색에서의 형광체 재료는 플라스마 디스플레이 패널과 발광관 어레이는 동일한 것을 이용하고 있는 것으로 한다.

그래서, 예를 들어, 녹색의 발광 색을 갖는 형광체 재료(22G, 44G)가 도포된 방전 공간(61, 71)이 청색의 발광 색을 갖는 형광체 재료(22B, 44B)가 도포된 방전 공간(62, 71)보다도 방전에 필요한 전압이 높다고 한다. 그리고, 또한, 방전 공간(61과 62; 71과 72)은 동일한 타이밍에서 발광하도록 전압이 인가된다고 한다. 이 경우에는, 당연히 낮은 전압에서 방전이 개시되는 방전 공간(62, 72)이 방전 공간(61, 71)보다도 먼저 방전(63, 73)이 발생한다.

그 경우에, 도 6에 나타낸 바와 같은 플라스마 디스플레이 패널의 구조에서는, 방전 공간(61)과 방전 공간(62)을 구획하는 격벽 상에 존재하는 근소한 간극을 통하여, 먼저 방전한 방전 공간(62)으로부터 하전 입자(64)를 아직 방전이 발생하지 않은 방전 공간(61)으로 주입할 수 있다. 이 하전 입자(64)가 격벽 상의 간극을 통하여 인접하는 방전 공간에 주입됨으로써, 형광체 재료에 의한 전압차가 작아지는 동시에, 프라이밍(priming) 효과를 초래하고, 방전 공간(61)의 방전을 조장할 수 있다.

그러나, 도 7에 나타낸 바와 같은 발광관 어레이의 구조에서는, 발광관(13)의 벽에 의해 방전 공간이 (표시 전극의 길이 방향으로) 완전히 구획되어 있고, 하전 입자가 발광관(13)의 벽을 가로질러 인접하는 방전 공간으로 주입될 수 없다. 이에 따라, 발광관 어레이는 플라스마 디스플레이 패널에 비해, 형광체 재료에 의한 전압차를 작게 할 수 없고, 형광체 재료에 의해 방전하기 위한 전압이 높아지게 된 방전 공간(71)은 그대로 방전하기 어려운 상태가 유지된다. 이것이 방전 미스를 생기게 하는 제 2 원인이다.

본 발명은 상기와 같은 과제를 해결하기 위해, 발광관 어레이에서의 구동 방법에서, 서스테인 기간에서의 표시 전극으로의 최초의 인가 전압을, 후속하는 인가 전압에 비하여 전위를 높게 함으로써, 서스테인 기간에서의 방전을 용이하게 발생시키는 것을 특징으로 한 것이다.

더 나아가서는, 서스테인 기간에서의 표시 전극으로의 최초의 인가 전압의 펄스 폭을, 후속하는 인가 전압의 펄스 폭보다도 넓게 함으로써, 서스테인 기간에서의 최초의 방전을 용이하게 발생시키는 것을 특징으로 하는 것이다.

본 발명에 의하면, 서스테인 기간에서의 표시 전극으로의 최초의 전압 인가 방법을 상기한 바와 같이 연구함으로써, 전계 밀도가 낮기 때문에 벽전하가 적은 상태에서도 충분히 방전을 발생시킬 수 있는 동시에, 형광체 재료에 의한 방전 개시 전압의 차이를 충분히 보충하는 것이 가능해진다.

도 1은 발광관 어레이의 전체 구조를 나타내는 도면.

도 2는 발광관 어레이의 방전 상태를 나타내는 도면.

도 3은 ADS 서브필드 방법을 사용한 구동 파형의 일부.

도 4는 플라스마 디스플레이 패널의 단면도.

도 5는 발광관 어레이의 단면도.

도 6은 플라스마 디스플레이 패널의 방전 후의 모습을 나타내는 도면.

도 7은 발광관 어레이의 방전 후의 모습을 나타내는 도면.

도 8은 발광관 어레이의 전극과 드라이버 구성을 나타내는 도면.

도 9는 ADS 서브필드 방법의 구동 방법에 관한 1필드의 구성을 나타내는 도면.

도 10은 본 발명의 구동 파형의 일례를 나타내는 도면.

도 11은 본 발명의 구동 파형의 응용예 중 하나를 나타내는 도면.

도 12는 본 발명의 구동 파형의 응용예 중 하나를 나타내는 도면.

도 13은 본 발명의 구동 파형의 응용예 중 하나를 나타내는 도면.

도 14는 본 발명의 구동 파형의 응용예 중 하나를 나타내는 도면.

도 15는 본 발명의 구동 파형의 응용예 중 하나를 나타내는 도면.

도 16은 본 발명의 구동 파형의 응용예 중 하나를 나타내는 도면.

도 17은 본 발명의 구동 파형의 응용예 중 하나를 나타내는 도면.

도면의 주요 부분에 대한 부호의 설명

1: 발광관 어레이 11: 전면(前面) 기판

12: 배면(背面) 기판 13: 발광관

14: 표시 전극쌍 15: 어드레스 전극

21: 보호층 22: 형광체층

23: 보드 24: 방전

25: 자외선 26: 가시광

41: 플라스마 디스플레이 패널의 전면 기판

42: 플라스마 디스플레이 패널의 배면 기판

43: 플라스마 디스플레이 패널의 격벽

61, 62: 플라스마 디스플레이 패널의 방전 공간

63, 73: 방전 64: 전하 입자

71, 72: 발광관 어레이의 방전 공간

81: 스캔 드라이버 82: 서스테인 드라이버

83: 어드레스 드라이버

본 발명의 실시예에 대해서 설명한다.

본 발명에서 사용되는 발광관 어레이의 구조는 도 1이나 도 2에 나타낸 것으로 된다. 구체적으로는, 도 1에서 나타낸 바와 같이, 복수의 가늘고 긴 발광관(13)을 병렬로 배치하고, 그들 복수의 발광관(13)을 전면(前面) 기판(11)과 배면(背面) 기판(12) 사이에 삽입한다. 발광관(13)의 내부에는 형광체층(22)이 설치되고, Ne-Xe 가스가 봉입(封入)되어 있다. 어드레스 전극(15)은 배면 기판(12)의 발광관(13) 측에 형성되고, 발광관 어레이(1)의 길이 방향을 따라 설치되어 있다. 또한, 표시 전극쌍(14)이 전면 기판(11) 상에 어드레스 전극(15)과 교차하는 방향으로 설치되어 있다.

표시 전극(14x, 14y)은 ITO 등의 투명 전극과 금속으로 이루어지는 버스(bus) 전극으로 형성되거나, 또는 복수의 개구부를 갖는 메시(mesh) 형상의 금속막으로 형성되는 것이 바람직하다. 또한, 어드레스 전극(15)은 광을 투과할 필요가 없는 배면 기판(12) 상에 배치되기 때문에, 금속만으로 형성되는 것이 바람직하다. 각 전극의 재료로서는, Ag나 Cr/Cu/Cr의 적층 구조 등의 재료가 사용된다. 이들 전극은 당해(當該) 분야에서 공지의 인쇄법이나 증착법 등에 의해 형성된다. 또한, 각 발광관(13)의 내부에는, 상면(上面)에 형광체층(13)이 형성된 보드(board)(12)가 배치되어 있는 것이 바람직하다.

발광관(13)의 내벽의 표시 전극쌍 측에는, MgO막으로 이루어지는 보호층(21) 이 형성되어 있다.

이 발광관 어레이(1)를 평면적으로 본 경우, 어드레스 전극(15)과 표시 전극쌍(14)의 교차부가 단위 발광 영역으로 된다. 표시는 표시 전극(14y)을 스캔 전극으로서 사용하고, 스캔 전극과 어드레스 전극(15) 사이에서 어드레스 방전을 발생시켜 발광 영역을 선택하는 어드레스 기간과, 그 어드레스 방전에 따라 당해 영역의 발광관 내벽에 형성된 벽전하를 이용하여, 표시 전극쌍(14)에서 표시 방전을 발생시키는 서스테인 기간을 갖는 ADS 서브필드 방식의 구동에 의해 표시를 행한다.

도 8은 도 1에서 나타낸 발광관 어레이의 전극과 드라이버(구동 회로)의 접속 상태를 나타내는 설명도이다. 이 도면에서, 부호 1은 발광관 어레이, 부호 81은 스캔 전극을 겸하는 표시 전극(14y)에 주사(스캔) 전압을 인가하는 스캔 드라이버, 부호 82는 표시 전극(14x) 및 표시 전극(14y)에 각각 서스테인 방전용의 전압을 인가하는 서스테인 드라이버, 부호 83은 어드레스 전극(15)에 전압을 인가하는 어드레스 드라이버이다.

이 도면에 나타낸 바와 같이, 스캔 전극을 겸하는 표시 전극(14y)은 스캔 드라이버(81)를 통하여 서스테인 드라이버(82)에 접속되고, 표시 전극(14x)은 서스테인 드라이버(82)에 접속되고, 또한 어드레스 전극(15)은 어드레스 드라이버(83)에 접속되며, 각 드라이버에 의해 전압이 인가된다.

도 9는 본 발광관 어레이(1)의 계조 표시 방법을 나타내는 설명도이다. 이 도면은 1매의 화상을 표시하기 위한 기간을 나타내고 있다. 이 기간은 통상 1프레임(도면 중 f)이라고 하지만, 1프레임이 복수의 필드로 이루어지는 경우가 있기 때 문에, 이하에서는 이 기간을 1필드로 하여 설명한다. 또한, 도면은 계조 표시의 대표적인 방법인 ADS 서브필드법의 프레임 구성을 나타내는 것이고, 현실의 표시 패널에 적용하여 양호한 화질을 얻기 위해서는, 더 세밀한 기간으로 나누어 전압을 인가하는 경우도 있다.

본 발광관 어레이(1)의 계조 표시 방법은, 당해 분야에서 통상적으로 사용되고 있는 공지의 방법, 예를 들어 3전극 면 방전 반사형의 플라스마 디스플레이 장치에서 사용되고 있는 방법을 적용한다.

개요를 설명하면, 1필드(f)를 1:2:4:8:16:32:64:128로 가중치를 부여한 기간이 상이한 8개의 서브필드(sf1 내지 sf8)로 구성한다. 또한, 각 서브필드(sfn) 를, 화면을 구성하는 전체 셀에 대응한 발광관(13)의 내벽 위의 벽전하 상태를 그것에 이어지는 어드레스 기간에 의한 방전이 균일하게 되도록 조정하는 리셋 기간(Tr), 발광시키는 셀 대응의 발광관(13)의 내벽 위에 벽전하를 형성하여 데이터를 기억하는 어드레스 기간(Ta), 상기 어드레스 기간(Ta)에 의해 벽전하가 형성된 셀의 발광을 유지하는 서스테인 기간(Ts)으로 구성한다.

AC형 구동의 발광관 어레이에서는, 발광시킬 셀을 지정하거나, 발광 표시를 행하거나 하기 위해, 셀을 획정하는 발광관 내벽 위에 벽전하를 축적하는 방법을 사용한다. 이 벽전하를 축적하는 주된 부분은 발광관 내벽의 표시 전극(14y)에 대향하는 부위와, 발광관 내벽의 어드레스 전극(15)에 대향하는 부위이고, 이들 방전 전극부 사이에서 방전을 발생시킨다.

우선, 리셋 기간(Tr)에, 전체 셀의 표시 전극(14x)과 표시 전극(14y) 사이에 서 방전(리셋 방전)을 발생시켜, 전체 셀의 벽전하를 이어지는 어드레스 기간(Ta)에서 방전이 균일하게 되는 상태로 한다. 그리고, 어드레스 기간(Ta)에, 표시 전극(14y)을 스캔 전극으로서 사용하여, 라인 순서대로 스캔 펄스를 인가하는 동시에, 이에 동기하여 어드레스 전극(15)에 어드레스 펄스를 인가함으로써, 발광시키는 셀의 표시 전극(14y)과 어드레스 전극(15)의 직교부 근방의 발광관 내부에서 방전을 발생시켜, 선택 셀에 벽전하를 형성한다. 또한, 리셋 기간(Tr)에서는, 어드레스 전극(15)에도 전압을 인가하여 벽전하 양을 조정할 수도 있다.

그리고, 서스테인 기간(Ts)에, 벽전하가 형성된 셀에서만 방전이 발생되는 전압의 서스테인 펄스를, 인접하는 표시 전극(14x)과 표시 전극(14y)에 번갈아 인가시킴으로써, 표시 방전을 발생시켜, 셀의 발광을 유지한다.

서브필드(sfn) 내의 서스테인 기간(Ts)의 길이는 서브필드(sfn)의 가중치에 따라 미리 정해져 있고, 서스테인 기간(Ts)에는, 표시 전극(14x)과 표시 전극(14y) 사이에, 서스테인 방전용의 서스테인 펄스를 가중치가 부여된 수만큼 인가한다. 따라서, 휘도에 따른 발광 유지 횟수의 서브필드(sfn)를 선택함으로써, 표시하는 화상의 계조를 표현할 수 있다.

또한, 도 9에서는 서스테인 펄스 수가 적은 순서(가중치가 작은 순서)로 서브필드(sfn)를 배치한 예를 나타냈지만, 서브필드(sfn)의 나열 순서는 임의로 변환하는 것이 가능하다.

또한, 어드레스 기간(Ta)에서 발광시키기를 원하는 셀에 벽전하를 형성하기 위한 어드레스 방전을 발생시키는 설명을 했지만, 이것은 발광시킬 셀의 지정에 소 위 기입 어드레스 방식을 채용한 경우의 예로서, 리셋 기간(Tr)에 있어서, 서스테인 기간(Ts)에서 전체 셀에서 방전하는 벽전하 상태로 한 후, 발광시키기를 원하지 않는 셀의 벽전하를 소거하기 위한 어드레스 방전을 발생시키는, 소위 소거 어드레스 방식을 채용하여 발광시킬 셀을 지정할 수도 있다.

다음으로, 본 발명의 구동 방법의 실시예를 서술한다.

[실시예]

도 10의 (a), (b), (c)는 1개의 서브필드에서 표시 전극(14x)과 표시 전극(14y)과 어드레스 전극(15)에 인가하는 전압 파형을 나타내고 있다. 도 10의 (a)는 스캔 전극을 겸하는 1개의 표시 전극(14y)에 인가하는 전압 파형을 나타내고, 도 10의 (b)는 표시 전극(14y)과 쌍으로 이루어져 표시 방전을 발생시키는 1개의 표시 전극(14x)에 인가하는 전압 파형을 나타내며, 도 10의 (c)는 1개의 어드레스 전극(15)에 인가하는 전압 파형을 나타내고 있다.

리셋 기간(Tr)에서는, 표시 전극(14x)과 표시 전극(14y)에 이들 표시 전극의 전위차가 방전 개시 전압(V3)보다 높아지는 플러스 극성의 전압의 리셋 펄스(101, 102)를 거의 동시에 인가한다. 어드레스 기간(Ta)에서는, 표시 전극(14y)에 주사(스캔) 펄스(103)를 순차 인가하고, 그 사이에 어드레스 전극(15)에 셀 지정용의 어드레스 펄스(104)를 인가한다. 서스테인 기간(Ts)에서는, 우선, 표시 전극(14y)에 후속하여 반복되는 서스테인 펄스(Vs)의 전압(V2)보다도 높은 전압(V1)을 갖는 제 1 서스테인 펄스(fp)를 인가한다. V1은 V2의 1.3배 이상인 것이 바람직하고, 예를 들어 서스테인 펄스(Vs)가 200V인 경우, 제 1 서스테인 펄스(fp)는 260V 이상 으로 된다.

이와 같이, 제 1 서스테인 펄스(fp)를 후속하는 서스테인 펄스(Vs)보다도 높은 전위를 갖는 것으로 함으로써, 서스테인 기간(Ts)에서의 첫 번째 방전이 발생하기 쉬워진다.

제 1 서스테인 펄스(fp)의 인가 이후에는, 표시 전극(14x)과 표시 전극(14y)에 번갈아 동일한 전위의 서스테인 펄스(Vs)를 인가한다. 또한, 그라운드 전위(GND)는 본 발광관 어레이(1)의 기준 전위이다. 또한, 기준 전위는 그라운드 전위(0볼트)에 한정되지 않는다.

각 기간에서의 전압 인가와 그에 따른 벽전하의 상황을 설명한다. 리셋 기간(Tr)에서, 표시 전극(14y, 14x)에 인가되는 리셋 펄스(101, 102)는 이전의 서브필드에서 발광하고 있던 셀의 내벽 위에 축적되어 있는 벽전하를 소거하고, 전체 셀을 균일한 벽전하 상태(거의 0(zero)의 상태)로 하기 위해 인가되는 것이다. 리셋 펄스(101, 102)를 인가하면, 리셋 펄스(101, 102)의 상승에서 표시 전극(14x)과 표시 전극(14y) 사이에 상당하는 발광관의 내벽에서 큰 방전이 발생하여, 다량의 벽전하를 형성한 후, 그 다량의 벽전하에 전계가 생기고, 그 전위차가 방전 개시 전압을 초과하여, 소위 자기 소거 방전을 일으킨다. 이에 따라, 전극 근방의 내벽 위 및 형광체층 위의 벽전하는 공간에서 중화 소거되고, 결과적으로 셀 내의 전하는 거의 0으로 된다. 또한, 상기 리셋 기간에서의 인가 파형에 대해서는 그 외에 몇개의 변형예가 있고, 도 3에서 나타낸 바와 같은 방전 개시 전압을 초과할 때까지 완만하게 상승하는 램프파를 사용하거나, 전압이 상승하는 램프파에 이어서 역 위상(逆位相)으로 전압이 감소하는 램프파를 조합시킨 파형 등을 사용하여 벽전하를 초기 상태로 세트할 수 있다.

리셋 펄스(101, 102)의 인가 후, 어드레스 기간(Ta)에서는, 표시 전극(14y)에 마이너스 극성의 스캔 펄스(103)를 인가한다. 이 인가 시에, 어드레스 전극(15)에 플러스 극성의 어드레스 펄스(104)를 인가하면, 표시 전극(14y)과 어드레스 전극(15)의 교점에 대응하는 셀에서 셀 지정용의 기입 방전(어드레스 방전)이 일어난다. 어드레스 기간(Ta)에서는, 표시 전극(14y)에는 그라운드 전위에 대하여 마이너스의 전압을 인가하기 때문에, 어드레스 방전 이후에는, 표시 전극(14y)에 대향하는 발광관의 내벽 위에는 플러스의 벽전하가 축적된다. 이 셀은 발광셀로 된다.

한편, 표시 전극(14y)에 스캔 펄스(103)를 인가했을 때, 어드레스 전극(15)이 그라운드 전위이면 기입 방전은 일어나지 않기 때문에, 벽전하가 축적되지 않고, 그 셀은 비(非)발광 셀로 된다.

서스테인 기간(Ts)에서는, 제 1 서스테인 펄스(fp)를 스캔 펄스(103)와 반대인 플러스 극성으로 하여 표시 전극(14y)에 인가하면, 어드레스 기간(Ta)의 방전에서 축적된 벽전하에 의해 형성된 전위차와 제 1 서스테인 펄스의 전압(V1)을 더한 실효 전압차가 방전 공간에 생긴다. 그 실효 전압차가 방전 개시 전압(V3)을 크게 초과하도록, 더 바람직하게는, 제 1 서스테인 펄스의 전압(V1)이 방전 개시 전압(V3)을 약간 하회(下回)하도록 설정해두면, 서스테인 기간(Ts)의 최초의 방전이 발생하기 쉬워진다. 일례로서, 제 1 서스테인 전압(V1)을 260V, 방전 개시 전 압(V3)을 270V로 설정해두면 된다. 물론, 후속하는 서스테인 펄스(Vs)와 서스테인 기간(Ts) 중의 방전에 의해 축적되는 벽전하와의 실효 전압차도 방전 개시 전압(V3)을 초과할 필요가 있기 때문에, 예를 들어 서스테인 전압(V2)을 200V로 한다(벽전하가 80V 정도의 전위를 갖는 설계).

도 10의 (c)에 나타낸 바와 같이, 본 실시예에서는, 방전을 유지하는 서스테인 기간(Ts)에서 어드레스 전극(15)의 전위를 그라운드 전위로 유지하고 있다. 또한, 본 실시예에서는, 기준 전위를 그라운드 전위로 하고 있지만, 이 전위는 그라운드 전위에 한정되지 않고, 서스테인 기간(Ts) 중에 면 방전을 효율적으로 행할 수 있도록 근소한 전위를 부여할 수도 있다. 결과적으로, 표시 전극(14y 또는 14x)의 전위와, 벽전하에 의해 형성된 전위와의 실효 전압차가 방전 개시 전압(V3)을 초과하는 것이면 된다.

또한, 서스테인 기간 내에서의 방전을 유지하기 위해, 도 1O의 (a) 및 (b)와 같이 표시 전극(14y, 14x)에 번갈아 서스테인 펄스(Vs)를 반복 인가한다.

통상, 발광관 어레이(1)에서의 서스테인 기간(Ts)에서 인가되는 서스테인 펄스(Vs(V2))는 약 200 내지 약 240볼트이고, 어드레스 기간(Ta)에서 인가되는 어드레스 펄스(104)는 약 100볼트이다.

본 실시예를 채용함으로써 어드레스 기간(Ta)에 조금이라도 벽전하가 축적되어 있으면, 서스테인 기간의 최초의 펄스로서, 후속하는 서스테인 펄스의 1.3배 이상의 파고치(波高値)를 갖는 제 1 서스테인 펄스(fp)를 인가함으로써 방전이 발생한다. 당연히, 벽전하가 축적되어 있지 않은 셀에서 방전이 발생하지 않도록, 제 1 서스테인 펄스(fp)의 전위(V1)는 방전 개시 전압(V3)보다도 약간 낮게 설정되어 있는 것이 바람직하다. 이러한 구동으로 함으로써, 발광관 어레이(1)에서의 서스테인 기간(Ts)에서의 방전 미스를 감소시키는 것이 가능해진다.

또한, 도 10에서는 선두 펄스의 파고치를 후속 서스테인 펄스(Vs)보다도 높게 했지만, 선두의 몇개의 펄스에 대해서, 선두 펄스로부터 서서히 파고치가 낮아지도록 펄스를 인가하여, V2의 파고치의 펄스에 이르도록 할 수도 있다.

서스테인 기간(Ts)에서의 제 1 서스테인 펄스(fp)의 파형으로서는 다양한 것을 생각할 수 있지만, 응용예를 도 11 내지 도 17에 나타낸다. 또한, 도 11 내지 도 17의 리셋 기간(Tr)과 어드레스 기간(Ta)은 도 10과 동일한 것으로 되기 때문에, 도 11 내지 도 17에서는 생략하고 있다.

도 11에 나타낸 파형은 서스테인 기간(Ts)에서, 제 1 서스테인 펄스(fp)의 펄스 폭을 후속 서스테인 펄스(Vs)의 폭보다도 넓게 한 것이다. 이와 같이 서스테인 펄스 폭을 넓게 하면, 전압이 인가되는 시간이 길어지고, 방전 확률을 높일 수 있다. 제 1 서스테인 펄스(fp)의 폭의 넓이는 서스테인 펄스(Vs)의 폭의 2배 이상인 것이 바람직하다.

그러나, 모든 서스테인 기간(Ts)의 모든 서스테인 펄스의 펄스 폭을 넓게 하면, 구동 시간이 길어져, 주파수(서스테인 펄스 인가 횟수)를 높게 할 수 없고, 휘도나 계조 표현에 지장을 초래한다는 문제가 생긴다. 본 발명에서는, 서스테인 기간(Ts)에서의 선두 펄스의 폭을 넓게 함으로써, 휘도나 계조 표현에 지장을 초래하지 않고, 방전 미스를 감소할 수 있다.

도 12는 서스테인 기간(Ts)의 제 1 서스테인 펄스(fp)의 파고치를 후속 서스테인 펄스(Vs)보다도 높게 하고, 또한 제 1 서스테인 펄스(fp)의 펄스 폭을 후속 서스테인 펄스(Vs)보다도 넓게 한 것이다.

도 13은 서스테인 기간(Ts)의 제 1 서스테인 펄스(fp)의 파고치가 2치(値)를 갖고, 제 1 서스테인 펄스(fp)의 전반(前半)은 후속 펄스와 동일한 파고치를 가지며, 후반(後半)에서 전반보다도 높은 파고치를 갖는 펄스이다. 도 10 내지 도 12의 파형을 사용한 경우, 구동 전압이 낮은 셀에서는, 발광해야 할 셀이 아님에도 불구하고 발광하게 된다는 오방전이 생길 가능성이 있기 때문에, 도 13과 같이 부가 전압분(V1-V2)의 인가 타이밍을 어긋나게 하고 있다. 이에 따라, 구동 전압이 낮은 셀은 V2(제 1 서스테인 펄스(fp)의 전반)에서 방전하여 역(逆)극성의 벽전하가 형성되기 때문에, 부가 전압분이 인가된 후반에는 방전할 수 없고, 물론, 후속 서스테인 펄스(Vs)의 인가 시에도 방전하는 경우는 없다.

도 14는 도 13의 부가 전압분(V4, 도 13에서의 V1-V2)을 표시 전극(14x)에 역전위로 인가하도록 한 것이다. 이 파형에서도 도 13과 동일한 효과를 얻을 수 있다.

도 15는 서스테인 기간(Ts)에서의 선두의 2개의 펄스의 폭을 후속하는 서스테인 펄스(Vs)의 폭보다도 넓게 한 것이다. 도 15에서는, 표시 전극(14y)에 인가되는 제 1 서스테인 펄스(fp)와, 표시 전극(14x)에 인가되는 제 2 서스테인 펄스(sp)의 펄스 폭이 후속 펄스보다도 넓게 설정되어 있다. 또한, 제 1 서스테인 펄스(fp)와 제 2 서스테인 펄스(sp)의 폭은 동일하게 되어 있지만, 제 1 서스테인 펄스(fp)의 인가에서 방전이 발생한 경우에 방전 안정성이 향상되어 있기 때문에, 제 2 서스테인 펄스(sp)의 폭을 제 1 서스테인 펄스(fp)보다도 좁게 할 수도 있다. 이와 같이 폭이 서서히 좁아지는 서스테인 펄스를 선두로부터 차례로 인가하는 것이어도 관계없다.

도 16은 서스테인 기간(Ts)의 제 1 서스테인 펄스(fp)의 파고치와, 제 2 서스테인 펄스(sp)의 파고치가 각각 2치를 갖고, 각각의 펄스의 후반에서 전반보다도 높은 파고치로 되도록 한 것이다. 이 도 16에서도, 제 2 서스테인 펄스(sp)의 폭이 제 1 서스테인 펄스(fp)보다도 좁아질 수도 있다. 물론, 파고치에 대해서도, 제 1 서스테인 펄스(fp)보다도 제 2 서스테인 펄스(sp)가 낮게 설정될 수도 있다.

도 17은 도 16에서의 부가 전압분(V4, 도 16에서의 V1-V2)을 다른 쪽의 표시 전극에 인가시킨 것이다. 이 파형에서도 도 16과 동일한 효과를 얻을 수 있다.

본 발명은 표시 전극쌍이 형성된 전면 기판과, 어드레스 전극이 형성된 배면기판과, 상기 양쪽 기판 사이에 끼워진 복수의 발광관에 의해 구성되는 발광관 어레이의 구동 방법에 관하여, 방전 미스가 적은 메모리 표시를 행하는 구동 방법의 개량에 관한 것이다.

Claims (5)

1. 전면(前面) 기판과 배면(背面) 기판 사이에 끼워진 발광관의 내벽(內壁)에 형광체층이 배치되는 동시에 방전 가스가 봉입(封入)되고, 상기 전면 기판과 상기 배면 기판에 상기 발광관 내부에 방전을 발생시키기 위한 복수의 전극을 형성하고, 상기 발광관 내부의 획정된 방전 셀을 선택적으로 어드레스하는 어드레스 기간과 일제히 표시시키는 서스테인 기간으로 시간적으로 분리하여 구동하는 발광관 어레이의 구동 방법으로서,

   상기 서스테인 기간 중 최초로 인가되는 서스테인 펄스의 폭이 후속 서스테인 펄스의 폭보다도 넓은 것을 특징으로 하는 발광관 어레이의 구동 방법.
2. 제 1 항에 있어서,

   상기 최초로 인가되는 서스테인 펄스의 폭이, 후속하여 반복되는 서스테인 펄스의 폭의 2배 이상인 것을 특징으로 하는 발광관 어레이의 구동 방법.
3. 전면 기판과 배면 기판 사이에 끼워진 발광관의 내벽에 형광체층이 배치되는 동시에 방전 가스가 봉입되고, 상기 전면 기판과 상기 배면 기판에 상기 발광관 내부에 방전을 발생시키기 위한 복수의 전극을 형성하고, 상기 발광관 내부의 획정된 방전 셀을 선택적으로 어드레스하는 어드레스 기간과 일제히 표시시키는 서스테인 기간으로 시간적으로 분리하여 구동하는 발광관 어레이의 구동 방법으로서,

   상기 서스테인 기간 중 최초로 인가되는 서스테인 펄스의 파고치(波高値)가 후속하여 반복되는 서스테인 펄스의 파고치보다도 높은 것을 특징으로 하는 발광관 어레이의 구동 방법.
4. 제 3 항에 있어서,

   상기 최초로 인가되는 서스테인 펄스의 파고치가, 후속하여 반복되는 서스테인 펄스의 파고치의 1.3배 이상인 것을 특징으로 하는 발광관 어레이의 구동 방법.
5. 제 1 항 또는 제 3 항에 있어서,

   상기 최초로 인가되는 서스테인 펄스의 파고치가 펄스 후반에 높아지는 것을 특징으로 하는 발광관 어레이의 구동 방법.

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